第 5章 时序逻辑电路的分析与设计
X Z
Q W
组合电路存储电路外部输入信号 外部输出信号驱动信号状态信号时序电路的框图：
描述时序电路的三组方程：
输出方程,Z(tn)=F[X(tn),Q (tn)]
驱动方程,W(tn)=G[X(tn),Q (tn)]
状态方程,Q(tn+1)=H[W(tn),Q (tn)]
时序电路分类：
根据存储单元的状态改变是否在 统一 的 时钟脉冲 控制下 同时 发生来分,同步 时序电路； 异步 时序电路。
根据输出信号的特点来分：
米里 (Mealy)型,输出信号 不仅仅 取决于存储电路的状态，而且还取决于外部输入信号。
摩尔 (Moore)型,输出信号 仅仅 取决于存储电路的状态，
而和该时刻的外部输入信号无关。
5.1 MSI构成的时序逻辑电路
5.1.1 寄存器和移位寄存器
1,寄存器寄存器用途,暂时存放二进制数码,
① 4位 D触发器寄存器 (74175)
1D
C1
Q
QR
1D
C1
Q
QR
1D
C1
Q
QR
1D
C1
Q
QR
1
1CP
RD
d1
d2
d3
d4
Q1
Q1
Q2
Q2
Q3
Q3
Q4
Q4
输入 输出
RD CP d Qn+1 Qn+1
0 × × 0 1
1 ↑ 1 1 0
1 ↑ 0 0 1
1 0 × Qn Qn
Q1
Q1
Q2
Q2
Q3
Q3
Q4
Q4
d1
d2
d3
d4
1D
R
C1
RD
CP
② 具有 三态输出 的四位 缓冲 数据寄存器 (74173)
74173功能表
RD CP G1 G2 M N Q1 Q2 Q3 Q4
1 × × × 0 0 0 0 0 0
0 0 0 0 0 d1 d2 d3 d4
0 1 × 0 0 Q1 Q2 Q3 Q4
0 × 1 0 0 Q1 Q2 Q3 Q4
1 ×
× 1× Z1D? ▽d
1 Q1
d2 Q2
d3 Q3
d4 Q4
M
N
G1
G2
CP
&
&
R
EN
C1
RD
：为缓冲器符号；
,三态符号 。
③ 8位可选址寄存器 (74259)
输 入
RD EN
1 0 D Qi 选址锁存
1 1 Qi Qi 保持
0 0 D L DMUX
0 1 L L 清零选址锁存输出未选址锁存输出功能
n n
n
功能表地址输入
A2 A1 A0
0 0 0 0
0 0 1 1
0 1 0 2
0 1 1 3
1 0 0 4
1 0 1 5
1 1 0 6
1 1 1 7
地址锁存地址选择表
9,0D
10,0 D Q0
9,1D
10,1 D Q1
9,2D
10,2 D Q2
9,3D
10,3 D Q3
9,4D
10,4 D Q4
9,5D
10,5 D Q5
9,6D
10,6 D Q6
9,7D
10,7 D Q7
Z10Z9
G8
21
0}M 0
7
A0A
1A
2
END
RD
逻辑符号
2,移位寄存器功能,存放代码 ; 移位,
分类,
1) 按移位方向分类,① 单向移位寄存器 ;
② 双向移位寄存器,
2) 按输入输出的方式分类,
① 串入 ---串出 ; ② 串入 ---并出 ;
③ 并入 ---串出 ; ④ 并入 ---并出,
移位寄存器组成,
移位寄存器中的存储电路可用时钟控制的无空翻的 D、
RS或 JK触发器组成。
(1) 单向移位寄存器
a) 串入 ---串 /并出单向移存器
1D
C1
Q
F0
1D
C1
Q
F1
1D
C1
Q
F2
1D
C1
Q
F3
Vi
串行输入
CP
移位脉冲
Q0 Q1 Q2 Q3
串行输出
V0
各触发器初态为 0,Vi依次输入
1→0→1→1时的波形图
CP
Vi
Q0
Q1
Q2
Q3
1 0 1 1
0 1 0 1 1
0 0 1 0 1
0 0 0 1 0
0 0 0 0 1
一,在连续四个 CP脉冲后,在 Q0,Q1,Q2和 Q3端得到并行输出信号；
二,若再连续输入 CP脉冲,可在串行输出端得到串行输出信号,
b) 串 /并入 ---串出单向移存器
R
S
1D
C1
Q
R
S
1D
C1
Q
R
S
1D
C1
Q
R
S
1D
C1
Q
&
D0
SD
&
D1
SD
&
D2
SD
&
D3
SD
RD
Vi
CP
接收
V0
串行输出串行输入移位脉冲
F0 F1 F2 F3
工作原理,1) 串行输入
R
S
1D
C1
Q
R
S
1D
C1
Q
R
S
1D
C1
Q
R
S
1D
C1
Q
&
D0
SD
&
D1
SD
&
D2
SD
&
D3
SD
RD
Vi
CP
接收
V0
串行输出串行输入移位脉冲
0
1
1111
2) 并行输入,
R
S
1D
C1
Q
R
S
1D
C1
Q
R
S
1D
C1
Q
R
S
1D
C1
Q
&
D0
SD
&
D1
SD
&
D2
SD
&
D3
SD
RD
Vi
CP
接收
V0
串行输出串行输入移位脉冲
0
0
1111
0000
① 清零
② 接收 (以 D0D1D2D3=1010为例 )
11
1
11 10 0
0 0
(2) 双向移位寄存器多功能双向移位寄存器 74194
3,4DD0
Q1
Q2
Q3
Q0
RRD
1,4D
3,4D
3,4D
3,4D
2,4D
D1
D2
D3
DSR
DSL
C4
1→/2←
1
0}M 0
3S
A
SB
CP
SRG4
74194
RD SA SB CP 功能
0 清零
1 0 0 保持
1 0 1 右移
1 1 0 左移
1 1 1 并行置数
× × ×
↑
↑
↑
↑
注意：
清零为 异步 ；
置数为 同步 。
74194逻辑电路结构示意：
1D
Q
C1
Fi
D0 D1 D2 D3
A1
A0
SA
SB
1D
Q
C1
Fi+1
1D
Q
C1
Fi-1
Qi-1 Qi Qi+1
Qi+1Qi Qi-1
Di
CP
R R R
RD
用两片 74194接成八位双向移位寄存器
3,4DD0 Q
1
Q2
Q3
Q0
RRD
1,4D
3,4D
3,4D
3,4D
2,4D
D1
D2
D3
DSR
DSL
C4
1→/2←
1
0}M 0
3SA
SB
CP
SRG4
74194(1)
3,4DD4 Q
5
Q6
Q7
Q4
R
1,4D
3,4D
3,4D
3,4D
2,4D
D5
D
6D7
DSR
DSL
C4
1→/2←
1
0}M 0
3
SRG4
74194(2)
3.移位寄存器的应用举例 (1)可编程分频器
3,4D Q
1
Q2
Q3
Q0
RRD
1,4D
3,4D
3,4D
3,4D
2,4D
DSR
DSL
C4
1→/2←
1
0}M 0
3SA
SB
CP
SRG4
74194(1)
3,4D Q
5
Q6
Q7
Q4
R
1,4D
3,4D
3,4D
3,4D
2,4D
DSR
C4
1→/2←
1
0}M 0
3
SRG4
74194(2)&
BIN/OCT
7
6
5
4
3
2
1
0
1
2
4
1
A0
A1
A2
74138
EN
1
Z’
Z
1
(2) 串行加法器
n位移存器
(1)
n位移存器
(2) n+1位移存器 (3)
FA
Q 1D
C1
R
Xn
Yn
DSR
DSR
Ci-1 C
i
Si
xi
yi
Z
n+1
n
n
置数清零移位脉冲串行输出并行输出
(3) 串行累加器
n位移存器
(1)
n位移存器
(2)
FA
Q 1D
C1
R
Xn
Ci-1 C
i
Si
xi
yi
n
清零移位脉冲串行输出并行输出Z
n
5.1.2 计数器计数器功能,统计输入脉冲的个数,
计数器除了直接用于计数外,还可以用于定时器、分频器、程序控制器、信号发生器等多种数字设备中,
计数器分类,A：同步计数器；异步计数器。
B：二进制计数器；非二进制计数器。
1,同步二进制计数器
1) 电路组成和逻辑功能分析以由 T触发器构成的 四位 同步 二进制 加法 计数器为例进行讨论,
CP,计数脉冲 ; Q3Q2Q1Q0,计数器的输出状态 ;
C,计数器的进位标志,
1J 1KC1
F0 Q
Q0
T0=1
1J 1KC1
F1 Q
Q1
T1
1J 1KC1
F2 Q
Q2
T2
1J 1KC1
F0 Q
Q3
T3
& &
&
CP
C
G3
G2G1
Q3为高位 ;
Q0为低位,
计数器的驱动方程和输出方程
T0=1
T1=Q0
T2=Q1Q0
T3=Q2Q1Q0
C=Q3Q2Q1Q0
n
n n
nnn
n n n n
Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 C
0 0 0 0 0 0 0 1 0
0 0 0 1 0 0 1 0 0
0 0 1 0 0 0 1 1 0
0 0 1 1 0 1 0 0 0
0 1 0 0 0 1 0 1 0
0 1 0 1 0 1 1 0 0
0 1 1 0 0 1 1 1 0
0 1 1 1 1 0 0 0 0
1 0 0 0 1 0 0 1 0
1 0 0 1 1 0 1 0 0
1 0 1 0 1 0 1 1 0
1 0 1 1 1 1 0 0 0
1 1 0 0 1 1 0 1 0
1 1 0 1 1 1 1 0 0
1 1 1 0 1 1 1 1 0
1 1 1 1 0 0 0 0 1
Qn Qn+1
状态表
CP
根据 T触发器的特性方程,
Qn+1=TQn+TQn
=T⊕ Qn
状态方程,
Qn+1=Qn
Qn+1=Qn ⊕ Qn
Qn+1=Qn ⊕ (QnQn)
Qn+1=Qn ⊕ (QnQnQn)
0 0
0
0
01
1
11
2 2
233
2) 同步二 进制加法计数器的特点
(1)由 n 个触发器构成的同步二进制加法计数器的模为 2n,
没有多余状态,状态 利用率最高 ;
(2) 用 T 触发器构成的同步二进制加法计数器,其电路结构有两条规则,
① T0=1;
② Ti=Qi-1Qi-2…Q 0 (i≠0).
(3) 同步计数器工作速度快,这种计数器的最高工作频率可达 f
max=
1
tPF+tPG
3) MSI同步二进制加法计数器
MSI同步二进制加法计数器典型器件有 74161,74163等,
它们都是四位同步加法计数器,
CP RD LD ENP ENT 功能
0 异步清 零
1 0 同步 置 数
1 1 0 1 保持 (包括 CO的状态 )
1 1 0 保持 (CO=0)
1 1 1 1 同步计数
× × × ×
××
××
×
↑
↑
74161功能表
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
74161
VCC CO Q0 Q1 Q2 Q3 ENT LD
RD CP D0 D1 D2 D3 ENP GND
D0
Q1
Q2
Q3
Q0
R
1,5D
D1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
RD
LD
ENT
ENP
CP
3CT=15 CO
[1]
[2]
[4]
[8]
74161
74161内部电路分析：
以计数器中间某一位为例：
≥1
& &
&1
…
LD
Qi-1…Q 0 &
& &
Fi
Di
&Q
Qi
Qn-1…Q 0
…
ENP ENT
CO
CP
1J 1K
C1
RD
0
0
1
0
1
1
DiDi
1
0
1 1
0
0
0
1
11
1
利用多片 74161实现计数器的位数扩展,
D0
Q1
Q2
Q3
Q0
R
1,5D
D1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
ENT
ENP
CP
3CT=15 CO
[1]
[2]
[4]
[8]
74161
D4
Q5
Q6
Q7
Q4
R
1,5D
D5
D6
D7
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
3CT=15 CO
[1]
[2]
[4]
[8]
74161
D8
Q9
Q10
Q11
Q8
R
1,5D
D9
D10
D11
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
3CT=15 CO
[1]
[2]
[4]
[8]
74161
ENT
ENP
ENT
ENP
1
1
1
1
1
1
1
1 1 1
实现模 212计数器方案之一问题,能否将后两个芯片的 ENP和 ENT的接法置换?
D0
Q1
Q2
Q3
Q0
R
1,5D
D1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
ENT
ENP
CP
3CT=15 CO
[1]
[2]
[4]
[8]
74161
D4
Q5
Q6
Q7
Q4
R
1,5D
D5
D6
D7
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
3CT=15 CO
[1]
[2]
[4]
[8]
74161
D8
Q9
Q10
Q11
Q8
R
1,5D
D9
D10
D11
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
3CT=15 CO
[1]
[2]
[4]
[8]
74161
ENP
ENT
ENP
ENT
1
1
1
1
1
1
1
1 1 11
1
1
1
1
0
0
0
0
D0
Q1
Q2
Q3
Q0
R
1,5D
D1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
ENT
ENP
CP
3CT=15
CO
[1]
[2]
[4]
[8]
74161
D4
Q5
Q6
Q7
Q4
R
1,5D
D5
D6
D7
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
3CT=15 CO
[1]
[2]
[4]
[8]
74161
D8
Q9
Q10
Q11
Q8
R
1,5D
D9
D10
D11
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
3CT=15 CO
[1]
[2]
[4]
[8]
74161
ENT
ENP
ENT
ENP
1
1
1
1
1
1
1
1
1
实现模 212计数器方案之二问题,方案一和方案二相比,哪一种计数 速度快,
2.异步二进制计数器
1) 电路组成和功能分析由 下降边沿 触发的 T’触发器 构成的四位二进制 加法 计数器,
1J
1K
C1
R
Q
Q
1 F0
Q0
1
1J
1K
C1
R
Q
Q
F1
Q1
1J
1K
C1
R
Q
Q
1 F2
Q2
1J
1K
C1
R
Q
Q
1 F3
Q3
RD
CP电路图波形图
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0
CP
Q0
Q1
Q2
Q3
如将电路改为：
1J
1K
C1
R
Q
Q
1 F0
Q0
1
1J
1K
C1
R
Q
Q
F1
Q1
1J
1K
C1
R
Q
Q
1 F2
Q2
1J
1K
C1
R
Q
Q
1 F3
Q3
RD
CP
即将前一级的 Q端和后一级的 CP端相连，则输出波形为：
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0
0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0
0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0
CP
Q0
Q1
Q2
Q3
为二进制减法计数器
2) 异步二进制计数器的特点
(1)异步二进制计数器可由 T’触发器构成,触发器之间串接,
低位触发器的输出,作为高位触发器的时钟,
当采用 下降 边沿触发器时,如将 Qi和 CPi+1相连,则构成加法 计数器 ;如将 Qi和 CPi+1相连,则构成 减法 计数器 ;
当采用 上升 边沿触发器时,如将 Qi和 CPi+1相连,则构成减法 计数器 ;如将 Qi和 CPi+1相连,则构成 加法 计数器 ;
● 用 D触发器构成二进制计数器的例子,
1D
C1
Q
Q
F0
Q0
CP
1D
C1
Q
Q
F1
Q1
1D
C1
Q
Q
F2
Q2
1D
C1
Q
Q
F3
Q3
异步二进制减法计数器问,为何种类型计数器
(2) 异步二进制计数器,由于触发器的状态翻转是由低位向高位逐级进行的，因此,计数 速度较低,
(3) 若 CP脉冲的频率为 f,则 Q0,Q1,Q2,Q3 输出脉冲的频率分别为 f,f,f,f 。常称这种计数器为 分频器 。1412 18 116
3,二进制可逆计数器可逆计数器具有两种形式,
① 有加减控制的可逆计数器,这种电路有 一个 CP脉冲输入端,有一个 加减控制端,电路作何种计数,由加减控制端的 控制信号 来决定 ;
② 双时钟可逆计数器,这种电路有 两个 CP脉冲输入端,
电路作不同计数时,分别从不同的 CP端 输入,
有 加 /减控制 的同步二进制可逆计数器电路的设计思路：
以 T触发器设计例
1J 1KC1
Fi Q
Qi
Q
Qi
MUX
CP
U/D
Qi-1Qi-2…Q 0
1 0
Qi-1Qi-2…Q 0
Ti
(1) i=0 T0=1;
(2) i≠0 Ti如图所示：
有加 /减控制的同步 4位二进制可逆计数器电路
1J 1KC1
F0 Q
Q0
1
1J 1KC1
F1 Q
Q1
1J 1KC1
F2 Q
Q2
1J 1KC1
F0 Q
Q3
CP
Q Q
Q0 Q1
Q
Q3
&
&&
&
&&
&
&&
Q0 Q0 Q1 Q1 Q2 Q2
1U/D
Q2
Q
当 U/D=0时,各触发器的驱动方程为,
T0=1
T1=Q0
T2=Q1Q0
T3=Q2Q1Q0
符合减法计数器的驱动方程 ;
当 U/D=1时,各触发器的驱动方程为,
T0=1
T1=Q0
T2=Q1Q0
T3=Q2Q1Q0
符合加法计数器的驱动方程 ;
双时钟二进制可逆计数器设计思想示意,
以 T’触发器设计为例
(1) i=0 CP0=CPU+CPD
1J 1KC1
Fi Q
Qi
Q
Qi
CPi
Qi-1Qi-2…Q 0 Qi-1Qi-2…Q 0
1
≥
& &
CPU
CPD
当作加计数时,CPD=0;
当作减计数时,CPU=0.
(2) i≠0 CPi如图示,
4.同步十进制 8421BCD码计数器
1) 电路组成和逻辑功能分析
1J 1KC1
F0 Q
Q0
1
1J 1KC1
F1 Q
Q1
1J 1KC1
F2 Q
1J 1KC1
F0 Q
CP
Q Q Q
Q3Q2
Q
& &
&
C
≥1
& &Q
3 Q0 Q1 Q0
Q3 Q0
Q3Q0Q2Q1Q0
驱动方程和输出方程：
T0=1
T1=Q3Q0nn
T2=Q1Q0n n
T3=Q2Q1Q0+Q3Q0n n n n n C=Q3Q0
n n
电路状态方程
Q2 =Q2⊕ （ Q1Q0）n nn+1 n
Q0 =Q0n+1 n
Q3 =Q3⊕ （ Q2Q1Q0+Q3Q0）n n n n nnn+1
Q1 =Q1⊕ （ Q3Q0）n nnn+1
Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 C
0 0 0 0 0 0 0 1 0
0 0 0 1 0 0 1 0 0
0 0 1 0 0 0 1 1 0
0 0 1 1 0 1 0 0 0
0 1 0 0 0 1 0 1 0
0 1 0 1 0 1 1 0 0
0 1 1 0 0 1 1 1 0
0 1 1 1 1 0 0 0 0
1 0 0 0 1 0 0 1 0
1 0 0 1 0 0 0 0 1
1 0 1 0 1 0 1 1 0
1 0 1 1 0 1 1 0 1
1 1 0 0 1 1 0 1 0
1 1 0 1 0 1 0 0 1
1 1 1 0 1 1 1 1 0
1 1 1 1 0 0 1 0 1
n+1 n+1 n+1 n+1n n n n
状态表无效状态同步十进制加法计数器状态图有效状态圈无效状态无效状态
0000 0001 0010 0011
0100
0101011001111000
1001
1110 1111
1100
1101
10111010
1
0
00
0
0 0 0
0
0
0
0
1
1
0
Q3Q2Q1Q0
/C
/1
2） 同步十进制计数器的设计方法：
目的：根据十进制计数器的状态表（即设计要求），
求电路结构图（即驱动方程和输出方程） 。
以 T触发器构成 8421BCD码加法计数器为例讨论
(1) 列出 8421BCD码加法计数器的状态表 ;
(2) 根据 8421BCD码加法计数器的状态表,列出各触发器所需要的 驱动信号 ;
(3) 根据状态表,求 输出方程 和 驱动方程 并化简 ;
(4) 画电路图设计步骤,
Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 C
0 0 0 0 0 0 0 1 0
0 0 0 1 0 0 1 0 0
0 0 1 0 0 0 1 1 0
0 0 1 1 0 1 0 0 0
0 1 0 0 0 1 0 1 0
0 1 0 1 0 1 1 0 0
0 1 1 0 0 1 1 1 0
0 1 1 1 1 0 0 0 0
1 0 0 0 1 0 0 1 0
1 0 0 1 0 0 0 0 1
1 0 1 0 × × × × ×
1 0 1 1 × × × × ×
1 1 0 0 × × × × ×
1 1 0 1 × × × × ×
1 1 1 0 × × × × ×
1 1 1 1 × × × × ×
n+1 n+1 n+1 n+1n n n n
状态表
T3 T2 T1 T0
0 0 0 1
0 0 1 1
0 0 0 1
0 1 1 1
0 0 0 1
0 0 1 1
0 0 0 1
1 1 1 1
0 0 0 1
1 0 0 1
× × × ×
× × × ×
× × × ×
× × × ×
× × × ×
× × × ×
驱动信号 由表可得驱动方程和输出方程,
例 T3的驱动方程为
Q1Q0
Q3Q2 00 01 11 10
00
01
11
10
1
1
× × × ×
××
T3=Q3Q0+Q2Q1Q0
3) 计数器的自启动特性时序电路由于某种原因进入 无效状态,若在若干个时钟脉冲作用下,能自行返回到某个 有效状态,进入有效循环圈,
则称该电路 具有 自启动特性,否则就 不具有 自启动特性,
在上述设计中，从最简化的角度进行电路设计，得到的结果 正好 能自启动。否则要 修改 设计。
4) MSI同步十进制计数器
D0
Q1
Q2
Q3
Q0
R
1,5D
D1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV10
RD
LD
ENT
ENP
CP
3CT=9 CO
[1]
[2]
[4]
[8]
74160
74160为中规模集成同步十进制加法计数器,其逻辑符号、功能表、引脚图均和同步二进制计数器 74161
类同,
5,异步十进制计数器
1) 电路组成和逻辑功能分析由 下降边沿 触发的 T’触发器 构成的异步十进制 加法 计数器,
1J
1K
C1
R
Q
Q
1 F0
Q0
1
1J
1K
C1
R
Q
Q
F1
Q1
1J
1K
C1
R
Q
Q
1 F2
Q2
1J
1K
C1
R
Q
Q
1 F3
Q3
CP电路图
&
1 2 3 4 5 6 7 8 9 10
CP
QQ
Q1
Q2
Q3
波形图
0000 0001 0010 0011
0100
0101011001111000
1001
11101111 11001101
1011
1010
Q3Q2Q1Q0
状态图
2) MSI异步十进制计数器
MSI异步十进制计数器的型号有 74290,74176,74196
等，这些计数器的共同特点是：每个电路内部有两组彼此独立的计数器，一组为模 2计数器，另一组为模 5计数器，通过外电路连接，可构成十进制计数器。
74290(二 — 五 — 十进制计数器 )
Q0
Q1
Q2
Q3
DIV2
DIV5
&
&
R0(1)
R0(2)S
9(1)
S9(2)
CTR
CP
0
CP1
模 5计数器状态图,
000 001 010
011100
Q3Q2Q1
下降边沿翻转
① R0(1)=R0(2)=1,异步清零 有效,输出清零 ;
② S9(1)=S9(2)=1,异步置 9有效,输出置 9,Q3Q2Q1Q0=1001;
③ 将 Q0和 CP1相连,计数脉冲从 CP0输入,Q3Q2Q1Q0输出,
构成 8421BCD码计数器 ;
④ 将 Q3和 CP0相连,计数脉冲从 CP1输入,Q0Q3Q2Q1输出,
构成 5421BCD码计数器 ;
Q0
Q1
Q2
Q3
DIV2
DIV5
&
&
R0(1)
R0(2)S
9(1)
S9(2)
CTR
CP
CP1
0
0000 0001 0010 0011
0100
0101011001111000
1001
Q3Q2Q1Q0
Q0
Q1
Q2
Q3
DIV2
DIV5
&
&
R0(1)
R0(2)S
9(1)
S9(2)
CTR
CP
0
0000 0001 0010 0011
0100
1000100110101011
1100
Q0Q3Q2Q1
*异步模 5计数器电路工作原理,
1
1J
1K
C1
Q
Q
F1
Q1
1J
1K
C1
Q
Q
1
F2
Q2
1J
1K
C1
Q
Q
1
F3
Q3
CP电路图
&
(2) 当 Q2Q1≠11时,J3=0,Q3将保持 0状态不变,J1=1不变,
(1)当 Q3=0时,Q3=1,F1和 F2构成异步二进制加法计数器,
在 CP脉冲的作用下,Q2 Q1按 00,01,10,11,00..变化,
1 1 00 0 1
(3) 当 Q2Q1=11时,J3=1,在下一个 CP作用下,Q3将由 0状态变为 1状态,同时 J1变为 0.这时,Q3Q2Q1=100,J1=J3=0.
(4) 在上述条件下,在下一个 CP脉冲作用下,电路回到
Q3Q2Q1=000状态,完成一个循环周期,
综上所述，电路状态图为,000 001 010
011100
Q3Q2Q1
自启动特性讨论：
(1)当 Q3Q2Q1=101时,J3J1=00，则下 一个状态为 010；
(2) 当 Q3Q2Q1=110时,J3J1=00，则下一个状态为 010；
(3) 当 Q3Q2Q1=111时,J3J1=10，则下一个状态为 000；
1
1J
1K
C1
Q
Q
F1
Q1
1J
1K
C1
Q
Q
1
F2
Q2
1J
1K
C1
Q
Q
1
F3
Q3
CP电路图
&
电路能自启动
1 0 10 1 1
由 74290构成 模 100(两位十进制 )计数器,
Q0
Q1
Q2
Q3
DIV2
DIV5
&
&
R0(1)
R0(2)S
9(1)
S9(2)
CTR
CP
0
CP1
Q0
Q1
Q2
Q3
DIV2
DIV5
&
&
R0(1)
R0(2)S
9(1)
S9(2)
CTR
CP
0
CP1
6,任意进制计数器利用已有的中规模集成计数器,经外电路的不同连接,以得到所需 任意进制计数器,是数字电路中的一项 关键 技术,
1) 反馈复位法控制异步清零端 RD来获得任意进制计数器。
CP
Q0
Q
1Q
2 波形图
000 001 010
011100101
110
Q2Q1Q0
状态图
D0 Q
1
Q2
Q3
Q0
R
1,5D
D1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV10
ENT
ENP
CP
3CT=9 CO
[1]
[2]
[4]
[8]
74160
&
原理图
1
1
RD
LD 1
例：试用 74160构成模 6加法计数器。
例：试用四位二进制计数器 74161构成模 10计数器。
D0 Q
1
Q2
Q3
Q0
R
1,5D
D1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV10
ENT
ENP
CP
3CT=15 CO
[1]
[2]
[4]
[8]
74161
&
原理图
1
1
RD
LD 1
0000 0001 0010 0011
0100
0101011001111000
1001
1010
Q3Q2Q1Q0
状态图复位法的缺点：
① 存在一个极短的过渡状态；
② 清零的可靠性较差。
提高清零可靠性的改进电路,当 CP上升沿到达，
使输出为 0110时，
门 G1输出为 0,G2
输出为 1,G3输出为 0。 G3输出的 0
信号使清零有效，
该信号在 CP=1期间不变。
D0 Q
1
Q2
Q3
Q0
R
1,5D
D1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV10
ENT
ENP
CP
3CT=9 CO
[1]
[2]
[4]
[8]
74160
&
1
1
RD
LD 1
& &
G1
G2 G3
2) 反馈置位法 (置数法 )
利用计数器的预置数控制端来获得任意进制计数器,
例,试用 74161实现模 10计数器,
0000 0001 0010 0011
0100
0101011001111000
1001
Q3Q2Q1Q0
状态图
D0
Q1
Q2
Q3
Q0
R
1,5DD
1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV10
ENT
ENP
CP
3CT=15 CO
[1]
[2]
[4]
[8]
74161
&
原理图
1
1
RD
LD
1
0110 0111 1000 1001
1010
1011110011011110
1111
Q3Q2Q1Q0
状态图
D0
Q1
Q2
Q3
Q0
R
1,5DD
1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV10
ENT
ENP
CP
3CT=15 CO
[1]
[2]
[4]
[8]
74161
1
原理图
1
1
RD
LD
1
0
1
1
0
模 10计数器的另一种方案例,用 74161构成 5421BCD
码计数器,
0000 0001 0010 0011
0100
1000100110101011
1100
Q3Q2Q1Q0
状态图方案一：在同一电路中既采用置数，又采用清零方法。
方案二：只采用置数法，在不同的位置置不同的数。
D0
Q1
Q2
Q3
Q0
R
1,5DD
1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV10
ENT
ENP
CP
3CT=15 CO
[1]
[2]
[4]
[8]
74161
1
1
1
RD
LD
1
0
0
0
1
例,试用 74161构成一个可控模 10 计数器,要求,
X=1,电路为 5421BCD码计数器 ;
X=0,电路为 8421BCD码计数器,
D0
Q1
Q2
Q3
Q0
R
1,5DD
1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV10
ENT
ENP
CP
3CT=15 CO
[1]
[2]
[4]
[8]
74161
&
1
1
RD
LD
0
0
0
1
X
&
X
用置数法构成 5421BCD
码计数器用复位法构成 8421BCD
码计数器例：试用 74161构成模 100同步计数器。
分析,模 100计数器需用两片 74161构成 (8位二进制计数器的模值为 256),模 100计数器可从 0计到 99,而 99的二进制数为 01100011.
Q1
Q2
Q3
Q0
R
1,5D
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
ENT
ENP
CP
3CT=15 CO
[1]
[2]
[4]
[8]
74161
Q5
Q6
Q7
Q4
R
1,5D
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
3CT=15 CO
[1]
[2]
[4]
[8]
74161
ENT
ENP
1 1
1
1 1
&
模 100同步计数器
5.1.3 移位寄存器型计数器移位寄存器型计数器,是指在移位寄存器的基础上加反馈电路而构成的具有特殊编码的同步计数器,
移位寄存器型计数器的状态转移符合移位寄存器的规律,即除去第一级外,其余各级满足,Qi =Qi-1n+1 n
移位寄存器型计数器框图
1D
C1 Q
F0
CP
1D
C1 Q
F1
1D
C1 Q
Fn-1
反馈逻辑电路
1,环形计数器
1) 电路组成
1D
C1 Q
F0
CP
1D
C1 Q
F1
1D
C1 Q
F3
1D
C1 Q
F2
(以四位环形计数器为例 )
特点,
将串行输出端和串行输入端相连,
2)环形计数器状态图
1110 0111
1101 1011
1100 0110
1001 0011
1000 0100
0001 0010
0101 1010
0000 1111
有效循环 无效循环
3) 实现自启动的方法
① 可利用触发器的置位和复位端，将电路初始状态预置成有效循环中的某一状态；
② 重新设计反馈电路，
使电路具有自启动特性。设计方法如下：
(1) 列表确定反馈函数 f;
Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3 f
1 0 0 0 0 1 0 0 0
0 1 0 0 0 0 1 0 0
0 0 1 0 0 0 0 1 0
0 0 0 1 1 0 0 0 1
0 0 0 0 1 0 0 0 1
0 0 1 1 0 0 0 1 0
0 1 0 1 0 0 1 0 0
0 1 1 0 0 0 1 1 0
0 1 1 1 0 0 1 1 0
1 0 0 1 0 1 0 0 0
1 0 1 0 0 1 0 1 0
1 0 1 1 0 1 0 1 0
1 1 0 0 0 1 1 0 0
1 1 0 1 0 1 1 0 0
1 1 1 0 0 1 1 1 0
1 1 1 1 0 1 1 1 0
n+1 n+1 n+1 n+1n n n n
(2) 作反馈函数 f 的卡诺图,求 f 的最简表达式 ;
00 01 11 10
00
01
11
10
Q0Q1Q2Q3
1 1
f=Q0Q1Q2
(3) 画逻辑图 1D
C1 Q
F0
CP
1D
C1 Q
F1
1D
C1 Q
F3
1D
C1 Q
F2
&
Q Q Q Qf
4) 用 MSI构成的能自启动环形计数器
3,4D Q
1
Q2
Q3
Q0
R
1,4D
3,4D
3,4D
3,4D
2,4D
DSR
C4
1→/2←
1
0}M 0
3SA
SB
CP
SRG4
74194
1
0
0
0
≥1
1
1
如输出均为 0,则通过 DSR移入 1,进入有效 循环 ;否则经过移位,总会将 1移到 Q3处,电路进入置数状态,置入 1000,
进入有效循环状态
5) 环形计数器的特点
① 环形计数器附带有译码器功能 ;
② 环形计数器的输出波形为 顺序脉冲 ;
CP
Q0
Q1
Q2
Q3
常称环形计数器为顺序脉冲发生器,
③ 环形计数器的缺点是状态利用效率低,n 个触发器构成的环形计数器仅有 n 个有效状态,有 2n-n个无效状态,
2,扭环形计数器
1) 电路组成和逻辑功能分析
1D
C1 Q
F0
CP
1D
C1 Q
F1
1D
C1 Q
F3
1D
C1 Q
F2
D0=Q3
0010 1001 0100 1010
0101 1011 0110 1101
无效循环
0000 1000 1100 1110
0001 0011 0111 1111
有效循环可在无效循环圈内选合适的状态,通过修改反馈函数,达到自启动的目的,
00 01 11 10
00
01
11
10
Q0Q1Q2Q3
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
原状态图
D0=Q3
00 01 11 10
00
01
11
10
Q0Q1Q2Q3
1 0 0 1
1 0 0 1
1 1 0 1
1 1 0 1
修改后的状态图
D0=Q3+Q0Q2
(可有多种方案 )
2) 实现自启动的方法
0010 1001 0100 1010
0101 1011 0110 1101
0000 1000 1100 1110
0001 0011 0111 1111
3) 用中规模集成移位计数器构成扭环形计数器
3,4D Q
1
Q2
Q3
Q0
R
1,4D
3,4D
3,4D
3,4D
2,4D
DSR
C4
1→/2←
1
0}M 0
3SA
SB
CP
SRG4
74194
0
0
0
0
1
1
0
&
&
1
1
0010 1001 0100 1010
0101 1011 0110 1101
0000 1000 1100 1110
0001 0011 0111 1111
Q0Q1Q2Q3
DSR=Q3+Q1Q2Q3
4) 扭环形计数器的特点
① 扭环形计数器输出码为循环码，能有效防止冒险现象 ;
② 扭环形计数器的输出波形为,
CP
Q0
Q1
Q2
Q3
③ 扭环形计数器状态的利用效率比环形计数器高,n 个触发器构成的环形计数器有 2n个有效状态,有 2n-2n个无效状态,
5.2 时序逻辑电路的分析方法分析目的,所谓分析，就是由给定电路，来找出电路的 功能 。对时序逻辑电路而言，本质上是求 电路在不同的外部输入和当前状态条件下的输出情况和状态转换规律,
同步 时序逻辑电路和 异步 时序逻辑电路有不同的分析方法。
5.2.1 同步 时序逻辑电路的分析方法由于在同步时序电路中，各触发器的动作变化是在 CP
脉冲作用下 同时 发生的，因此，在同步电路的分析中,只要知道了在 当前状态下各触发器的输入 （即 驱动信号 ）,
就能根据触发器的 特性方程,求得电路的 下一个状态,最终找到电路的 状态转换规律 。
(3) 根据 状态方程 和 输出方程,列出 状态表 ;
(4) 根据 状态表 画出 状态图 或 时序图 ;
(5) 由 状态表 或 状态图 (或 时序图 )说明电路的 逻辑功能,
分析步骤,
(1)列出时序电路的 输出方程 和 驱动方程 (即该时序电路中组合电路部分 的逻辑函数表达式 );
(2) 将上一步所得的 驱动方程 代入触发器的 特性方程,导出电路的 状态方程 ;
例,分析下列时序电路,=1
=1 & ≥1
Q Q
1J 1KC1
CP
A
B
Z
(1) 写出 输出方程 和 驱动方程,
Z=A⊕ B⊕ Qn
J=AB,K=A+B
(2) 写出 状态方程,
Qn+1=JQn+KQn
=ABQn+(A+B)Qn
=ABQn+AQn+BQn
(3) 列出 状态表,A B Q
n Qn+1 Z
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
(4) 列 状态图,
0 1
11/0
00/1
00/0
01/1
10/1
01/0
10/0
11/1
Q AB/Z
=1
=1 & ≥1
Q Q
1J 1KC1
CP
A
B
Z
A B Qn Qn+1 Z
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
(5) 说明 逻辑功能,
串行输入串行输出 的时序全加器,A和 B为两个二进制加数,Qn为低位来的进位,Z表示相加的结果,Qn+1表示向高位的进位,
问题：全加器如何工作？
例,分析下列时序电路的逻辑功能,
1J
1K
C1
Q
Q
F0
1J
1K
C1
Q
Q
F1
CP
&1
&
& Z
X
输出方程,Z=XQ0Q1nn
驱动方程,
J0=XQ1,K0=X
J1=X,K1=X+Q0
n
n
状态方程,
Q0 =XQ1Q0+XQ0
=X(Q0+Q1)
Q1 =XQ1+X+Q0Q1
=X(Q0+Q1)
n+1
n+1
n n n
n n
nnn
n n
由 JK触发器的特性方程：
Qn+1=JQn+KQn
状态表
X Q1 Q0 Q1 Q0 Z
0 0 0 0 0 0
0 0 1 0 0 0
0 1 0 0 0 0
0 1 1 0 0 0
1 0 0 1 0 0
1 0 1 1 1 0
1 1 0 0 1 0
1 1 1 1 1 1
n n n+1 n+1
状态图
00 10
0111
0/0
0/0 0/0
0/0
1/0
1/0
1/01/1
Q1Q0 X/Z
功能,1111序列检测器输出方程,Z=XQ0Q1nn
状态方程：
Q0 =XQ1Q0+XQ0
=X(Q0+Q1)
Q1 =XQ1+X+Q0Q1
=X(Q0+Q1)
n+1
n+1
n n n
n n
nnn
n n
5.2.2 异步时序逻辑电路的分析方法异步时序逻辑电路分类,
1) 脉冲型,用脉冲的有无表示信号 ;
2) 电位型,用电位的高低表示信号 ;
分析异步时序电路的规定,
1) 输入信号只有在电路 稳定状态 时才发生变化 ;
2) 每一个时刻仅允许 一个输入变量 发生变化,
0 1 0 1 1 0 0 1 0
0 1 0 1 1 0 0 1 0
1,脉冲型异步时序电路的分析方法 (通过举例说明 )
逻辑方程：
1D
C1
Q
&
Q
F1
1D
C1
Q
Q
F2
&x
y1
y1
y2
z
c1
c2
x为脉冲信号
D1=y1,D2=y1,z=xy1y2
C1=xy2,C2=x
修改 D触发器的特性方程,
Qn+1=DCP+QnCP
CP=0,表示触发脉冲 没来到 ；
CP=1,表示触发脉冲 来到。
例,试分析异步时序逻辑电路状态方程为：
Y1=D1C1+y1C1
= y1 xy2 +y1 xy2
= xy1 y2 + x y1 + y1 y2
Y2=D2C2+y2C2
= y1 x + y2x
由状态方程和输出方程画 状态表
Y1= xy1 y2 + x y1 + y1 y2
Y2= y1 x + y2x
z=xy1y2
{ * Y1,Y2式中的 x表示脉冲的 有无。
* z式中的 x表示电平值。
x y1 y2 Y1 Y2 z
0 0 0 0 0 0
0 0 1 0 1 0
0 1 0 1 0 0
0 1 1 1 1 0
1 0 0 0 1 0
1 0 1 1 1 0
1 1 0 1 0 0
1 1 1 0 0 1
状态表 x
y1
y2
D1=D2
C1
C2
z
0 0 1 0 0
0 1 1 0 1
1
讨论,
1) 由于在 x=0时 (即 x脉冲没来到 ),电路状态不改变,所以讨论 x=0时的电路状态是无意义的,
2) 可以把 x作为隐含条件从状态表和状态方程中去除,
x y1 y2 Y1 Y2 z
0 0 0 0 0 0
0 0 1 0 1 0
0 1 0 1 0 0
0 1 1 1 1 0
1 0 0 0 1 0
1 0 1 1 1 0
1 1 0 1 0 0
1 1 1 0 0 1
状态表
y1 y2 Y1 Y2
0 0 0 1
0 1 1 1
1 0 1 0
1 1 0 0
状态表
Y1=y1? y2
Y2=y1
例,试分析下列异步时序电路的逻辑功能
1J
1K
C1
Q
Q
F0
1J
1K
C1
Q
Q
F2
X
&1J
1K
C1
Q
Q
F1
1 1
1&
1
解,1) 写 驱动方程 J0=Q2Q1=Q2+Q1,K0=1
J1=K1=1
J2=Q1Q0,K2=1
n n n n
n n
2) 写触发器 F0和 F2的 状态方程 (由于触发器 F0和 F2是在 X 脉冲作用下同步工作的,列方程时将 X隐含 )
Q2 =J2Q2+K2Q2=Q1Q0Q2
Q0 =J0Q0+K0Q0=(Q2+Q1)Q0
n n n n n
nnnnn
n+1
n+1
1J
1K
C1
Q
Q
F0
1J
1K
C1
Q
Q
F2
X
&1J
1K
C1
Q
Q
F1
1 1
1&
1
3) 修正触发器 F1的特性方程
Q1 =(J1Q1+K1Q1)CP1+Q1CP1n nn+1 n
注意,CP1的含义为
CP1脉冲 有效,
为写出 F1的状态方程,必须先求 CP1.由电路图已知,Q0的 负边沿 (等效于 Q0的上升边沿 )为 F1触发脉冲的 有效边沿,
1J
1K
C1
Q
Q
F0
1J
1K
C1
Q
Q
F2
X
&1J
1K
C1
Q
Q
F1
1 1
1&
1
00 01 11 10
0
1
Q2
Q1Q0
1
11
CP1=Q2Q0+Q1Q0n n n n
Q2 Q1 Q0 Q2 Q1 Q0 CP1
0 0 0 1 0 0
0 0 1 0 0 0
0 1 0 0 1 1
0 1 1 0 0 0
1 0 0 0 1 1
1 0 1 0 0 0
1 1 0 0 1 1
1 1 1 0 0 0
n n n n+1 n+1n+1
4) 求 CP1
Q2 =J2Q2+K2Q2=Q1Q0Q2
Q0 =J0Q0+K0Q0=(Q2+Q1)Q0
n n n n n
nnnnn
n+1
n+1由 Q2,Q0的状态方程
5) 将驱动方程 J1,K1和时钟方程 CP1代入触发器 F1的特性方程,求得 F1的状态方程,
Q1 =(J1Q1+K1Q1)CP1+Q1CP1 （ J1=K1=1)n nn+1 n
=Q1(Q2Q0+Q1Q0)+Q1(Q2Q0+Q1Q0)
= Q2Q1Q0+Q1Q0
n n n n n n n n n n
n n n n n
根据状态方程,补齐上述状态表,
Q2 Q1 Q0 Q2 Q1 Q0 CP1
0 0 0 1 0 0
0 0 1 0 0 0
0 1 0 0 1 1
0 1 1 0 0 0
1 0 0 0 1 1
1 0 1 0 0 0
1 1 0 0 1 1
1 1 1 0 0 0
n n n n+1 n+1n+1
0
0
0
1
1
0
0
1
6) 画出状态图,分析电路功能,
101 000 100 011
110 001 010 111
Q2Q1Q0
功能,
能自启动的五进制减法计数器
5.3 同步时序逻辑电路设计方法
5.3.1 用 SSI设计同步时序逻辑电路
1,同步时序逻辑电路的一般步骤例,用 D触发器设计满足下列状态表所示的同步电路,
表中 S为状态,共有 A,B,C,D
四个状态； X 为输入变量。A A/0 B/0B A/0 C/1
C B/0 D/0
D C/1 D/0
0 1XS
原始状态表
① 根据 原始状态表,对状态进行 编码
② 画出编码后的 状态表 （为方便起见,画成卡诺图形状 );
③ 分离状态表,求 输出方程,状态方程 (对 D触发器而言,就是驱动方程 );
④ 根据 驱动方程 和 输出方程 画出 逻辑图,（电路略）
S Q1 Q2
A 0 0
B 0 1
C 1 1
D 1 0
00/0 01/0
00/0 11/1
01/0 10/0
11/1 10/0
00
01
11
10
0 1XQ
1Q2n
n
Q1 Q2 /Zn+1 n+1
00
01
11
10
0 1XQ
1Q2n
n
Z
0 0
0 1
0 0
1 0
00
01
11
10
0 1XQ
1Q2n
n
Q1n+1
0 0
0 1
0 1
1 1
=D1
00
01
11
10
0 1XQ
1Q2n
n
Q2n+1
0 1
0 1
1 0
1 0
=D2
Z=XQ1Q2+XQ1Q2nnnn
D1=Q1Q2+XQ2n n n
D2=XQ1+XQ1=X⊕ Q1nnn
A A/0 B/0
B A/0 C/1
C B/0 D/0
D C/1 D/0
0 1XS
原始状态表由触发器设计同步时序逻辑电路的一般步骤：
(1) 根据逻辑要求,建立原始状态表或原始状态图 ;
(2) 利用状态化简技术,简化原始状态表,消去多余状态 ;
(3) 状态分配或状态编码,即将简化后的状态用二进制代码表示 ;
(4) 选择触发器类型,并根据编码后的状态表求出驱动方程和输出方程 ;
(5) 检查自启动性,若在所设计电路中存在无效状态,则必须检查电路能否自启动,如果不能自启动,则需修改设计 ;
(6) 画出逻辑图,
例,试设计一个,111”序列检测器,要求,当连续输入 三个或 三个以上,1”时,输出为,1”,否则输出为,0”.
X,0 1 1 0 1 1 1 0 1 1 1 1 0
Z,0 0 0 0 0 0 1 0 0 0 1 1 0
解,(1) 建立原始状态表 S0 S0/0 S1/0S
1 S0/0 S2/0
S2 S0/0 S3/1
S3 S0/0 S3/1
0 1XS
S0,输入 0以后的状态 ;(即未收 到一个,1”以前的状态 )
S1,输入一个,1”以后的状态 ;
S2,连续输入二个,1”以后的状态 ;
S3,连续输入三个或三个以上,1” 以后的状态
S0 S1
S3 S2
1/0
1/0
1/1
0/0
0/0
0/0
0/0
1/1
X/Z
原始状态图
S0 S1
S3 S2
1/0
1/0
1/1
0/0
0/0
0/0
0/0
1/1
X/Z
状态 S2和 S3 在相同的输入下有相同的输出,而次态也相同,
称 S2和 S3两个状态等价,等价状态仅需保留一个,这里,去除
S3,保留 S2,可得简化状态图,
(2) 状态化简
S0 S1
S2
1/0
1/0
1/1
0/0
0/0
0/0
X/Z
S0 S1
S2
1/0
1/0
1/1
0/0
0/0
0/0
X/Z
(3) 状态编码
3个状态,需要 2个触发器,每个状态用 2位二进制编码,
00 01
10
1/0
1/0
1/1
0/0
0/0
0/0
X/Z
00 00/0 01/0
01 00/0 10/0
11
10 00/0 10/1
0 1XQ1Q0
× × /× × × /×
nn
Q1 Q0 /Zn+1 n+1
S0 S0/0 S1/0
S1 S0/0 S2/0
S2 S0/0 S3/1
S3 S0/0 S3/1
0 1XS
(4) 选择触发器类型,求驱动方程和输出方程 ;
当触发器选定以后，可根据状态表,对照触发器的 输入表,
求出驱动方程,
Qn Qn+1 D
0 0 0
0 1 1
1 0 0
1 1 1
Qn Qn+1 T
0 0 0
0 1 1
1 0 1
1 1 0
Qn Qn+1 S R
0 0 0
0 1 1 0
1 0 0 1
1 1 0
×
×
Qn Qn+1 J K
0 0 0
0 1 1
1 0 1
1 1 0
×
×
×
×
四种常用触发器的输入表本例如选用 D触发器,对照状态表和 D触发器的输入表,可列出驱动卡诺图和输出卡诺图,
00 00/0 01/0
01 00/0 10/0
11
10 00/0 10/1
0 1XQ1Q0
× × /× × × /×
nn
Q1 Q0 /Zn+1 n+1
Qn Qn+1 D
0 0 0
0 1 1
1 0 0
1 1 1
00 0 0
01 0 1
11
10 0 1
0 1XQ
1Q0
nn
× ×
D1=X(Q0+Q1)n n
00 0 1
01 0 0
11
10 0 0
0 1XQ
1Q0
nn
× ×
D0=XQ0Q1n n
00 0 0
01 0 0
11
10 0 1
0 1XQ
1Q0
nn
× ×
Z=XQ1n
(5) 检查自启动特性本例存在无效状态 Q1Q0=11,由上面卡诺图可见,
当 Q1Q0=11时,若 X=0,则 D1D0=00,次态为 00;
当 Q1Q0=11时,若 X=1,则 D1D0=10,次态为 10;
结论,能自启动,
(6) 画逻辑图和完整的状态图,
1D
C1 Q
F0
CP
1D
C1 Q
F1
&
Q Q
≥1
X
& &
Z
00 01
11 10
1/0
1/0
1/1
0/0
0/0
0/0
0/0
1/1
完整状态图
Q1Q0 X/Z
例,试设计一个模 4可逆计数器,X为控制信号,当 X=0时,
电路做 加计数 ;当 X=1时,电路做 减计数,(用 JK触发器 实现 )
解,电路有 4个状态,S0,S1,S2和 S3,状态图和状态表为,
S0 S1
S3 S2
0
1
0
0 0
1
1
1 S0 S1 S3S
1 S2 S0
S2 S3 S1
S3 S0 S2
0 1XS
由于有四个状态，
需用两个触发器，
定义,S0 00
S1 01
S2 10
S3 11
Q1Q0 0 1
0 0 01 11
0 1 10 00
1 0 11 01
1 1 00 10
Xnn
编码后的真值表分离状态表，求出状态方程 (求驱动方程的 第二种 方法 )
Q1Q0 0 1
0 0 01 11
0 1 10 00
1 0 11 01
1 1 00 10
Xnn
编码后的真值表 Q1Q0 0 1
0 0 0 1
0 1 1 0
1 1 0 1
1 0 1 0
Xnn
Q1n+1
Q1Q0 0 1
0 0 1 1
0 1 0 0
1 0 0 0
1 0 1 1
Xnn
Q0n+1
Q1 =（ Q0⊕ X)⊕ Q1n nn+1
参考 T触发器特性方程,
Qn+1=T⊕ Qn
可得,J1=K1=T=Q0⊕ X
Q0 = Q0 = 1⊕ Q0n+1 n n
可得,J0=K0=1
1J
1K
C1
Q
Q
1 F0
Q0
1J
1K
C1
Q
Q
F1
Q1CP
=1X
逻辑图
5.3.2 用 MSI设计同步时序逻辑电路讨论,用中规模集成时序电路 (如计数器、移位寄存器等 ),
并辅以必要的组合电路,以构成能满足各种不同要求的时序电路,
以例子说明,试用集成计数器 74161并辅以集成数据选择器实现下图所示逻辑功能,
解：状态图由两个回路构成：
Y1→ Y2→ Y3→ Y4→ Y1
Y1→ Y5→ Y6→ Y7→ Y1
为使电路尽量简单优先使用 74161的计数和保持操作，再考虑利用置数功能
Y1 Y6
Y5
Y7
Y3
Y2
Y4
10/1
00/1
00/1
01/100/0
01/1
01/1
10/1
01/1
00/1
00/1
10/1
10/1
00/000/0
S A1A2/Z
(1) 状态编码
Y1=000 Y2=001 Y3=010 Y4=011
Y5=100 Y6=101 Y7=110
000 101
100
110
010
001
011
10/1
00/1
00/1
01/100/0
01/1
01/1
10/1
01/1
00/1
00/1
10/1
10/1
00/000/0
A1A2/ZQ
2Q1Q0
7个状态,使用 3位状态变量,
利用 74161的低 3位 Q2Q1Q0.
(2) 画操作表
Q2Q1
Q0
00
01
11
10
0 1
计数保持置数计数保持计数保持保持置数计数保持计数保持保持置数
(3)画 74161的控制输入端、数据输入端和电路输出端的卡诺图,
* 以 Q2Q1Q0=000 为例说明卡诺图的制作方法,
由状态表可见,在 000状态下,有下列情况,
A1A2=00,电路为 保持 状态,要求 LD=1(无效 ),并使 ENT·ENP=0，
Z=0；
A1A2=10,电路为 计数 状态,要求 LD=1(无效 ),并使 ENT·ENP=1，
Z=1；
A1A2=01,电路为 置数 状态,要求 LD=0(有效 ),并使 D2D1D0=100
Z=1。
A1
A2 0 1
0
1
0
1
×
×
ENT·ENP
=A1
A1
A2 0 1
0
1
1
1
0
×
LD=A2
A1
A2 0 1
0
1
100
×× ××× ×
×× × D
2D1D0
=100
A1
A2 0 1
0
1
1
1
0
×
Z=A1+A2
用相同的方法，可求出在不同状态下的 ENT·ENP,LD,D2D1D0和 Z，
将这些值填入各自对应的卡诺图中。
Q2
Q1Q0
00 01 11 10
0
1
1 1
1 1 A1
A1+A2 A2
×
Z
Q2
Q1Q0
00 01 11 10
0
1
A1 A1 A2 A2
A1×A1A2
ENT·ENP
Q2
Q1Q0
00 01 11 10
0
1
A2 A2
A1×
1 1
1 1
LD
Q2
Q1Q0
00 01 11 10
0
1
100 000
000
× × × × × ×
× × ×× × ×× × ×
D2D1D0
D2=Q1,D1=D0=0
(4) 根据上面四个卡诺图，可用 74161加 数据选择器 实现。
Q1
Q2
Q3
Q0
R
1,5D
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
ENT
ENP
CP
3CT=15 CO
[1]
[2]
[4]
[8]
74161
0
0
1
RD
LD1
0
2
0
1
2
3
4
5
6
7
}G 07
M
U
X
0
2
0
1
2
3
4
5
6
7
}G 07
M
U
X
Y
Y
0
2
0
1
2
3
4
5
6
7
}G 07
M
U
X
A2
1
1
A2
1
1
A1
1
A1
A1
A2
A2
A2
A1
A1
1
1
1
A2
1
1
A1
1
≥1
A1 A2
Z
下面例子介绍 用 MSI设计 序列信号发生器,
序列信号发生器在数字设备中具有重要作用,序列信号发生器有两种类型,
1) 计数型,由计数器辅以组合电路组成 ;
2) 移存型,由移位寄存器辅以组合电路组成,
例,试设计一个能产生序列信号为 0101101的计数型序列信号发生器,
解,1) 根据序列信号的长度 M(本例为 7),设计模 M计数器 ;
(本例计数器选用 74161,并用置数法实现模 7计数器 )
2) 将计数器的输出 Q2Q1Q0作为输入,序列信号作为输出,列出真值表 ;
3) 根据真值表,求出组合逻辑关系表达式 ;
4) 画逻辑图,
Q2 Q1 Q0 Z
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
Q2
Q1Q0
00 01 11 10
0
1
1 1
1 0 ×
0 0
1
Z=Q2Q0+Q2Q0
=Q2⊕ Q0
Q1
Q2
Q3
Q0
R
1,5D
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16R
D
LD
ENT
ENP
CP
3CT=15 CO
[1]
[2]
[4]
[8]
74161
&
1
=1
Z
例,试设计一个能产生序列信号为 00011101的移位型序列信号发生器,
解,移位型序列信号发生器的一般框图为组合电路移位寄存器
…
输出
F
工作原理,将移位寄存器和外围组合电路构成一个 移存型计数器,使该计数器的 模 和要产生的序列信号的 长度 相等，并使移位寄存器的串行输入信号
F（即组合电路的输出信号）
和所要产生的序列信号相一致。
组合电路移位寄存器
…
输出
F
设计方法：
序列长度为 8，考虑用 3位移位寄存器。选用 74194。仅使用 74194的 Q0,Q1和 Q2。
① 状态划分
0 0 0 1 1 1 0 1 0 0 0 1 1 1 0 1
S1 S
2 S
3 S
4 S
5 S
6 S
7 S8
S1
Si=Q0Q1Q2
S1=000
S2=100
S3=110
S4=111
S5=011
S6=101
S7=010
S8=001
S1=000
右移串行输入 输出
② 求右移串行输入信号 DSR
外围组合电路用四选一 MUX实现，取 Q1Q2为地址，则：
Q0
Q1Q2nn
n 00 01 11 10
0
1
0 0
001
1
1
1
D0=1 D3=Q0
D1=0 D2=Q0
3,4D Q
1
Q2
Q3
Q0
R
1,4D
3,4D
3,4D
3,4D
2,4D
DSR
C4
1→/2←
1
0}M 0
3SA
SB
CP
SRG4
74194
1
1
0
1
0
1
0
1
2
3
}G 03
MUX
1
0 输出
Y
③ 画电路图
① 状态划分试设计一个能产生序列信号为 10110的移位型序列信号发生器,
例：
解：
由于序列长度为 5，先对序列按 3位划分。
1 0 1 1 0 1 0 s
1 s2s
3s
4 s5
101 011 110
010 101
Q1Q2Q3
在 S1时，要求
DSL=1 在 S4时，要求D
SL=0
对序列按 4位划分：
1 0 1 1 0 1 0 1 1 0 s
1 s2s
3s4 s
5
1011 0110 1101
0101 1010
Q0Q1Q2Q3
② 求 左 移串行输入信号 DSL
00 01 11 10
00
01
11
10
Q0Q1Q2Q3
0
1 1
10
×
×
× ×
×
×
××
×
×
×
F=Q0n+Q3n=Q0n Q3n=DSL
3,4D Q
1
Q2
Q3
Q0
R
1,4D
3,4D
3,4D
3,4D
2,4DD
SL
C4
1→/2←
1
0}M 0
3SA
SB
CP
SRG4
74194
0
1
1
输出
&
X Z
Q W
组合电路存储电路外部输入信号 外部输出信号驱动信号状态信号时序电路的框图：
描述时序电路的三组方程：
输出方程,Z(tn)=F[X(tn),Q (tn)]
驱动方程,W(tn)=G[X(tn),Q (tn)]
状态方程,Q(tn+1)=H[W(tn),Q (tn)]
时序电路分类：
根据存储单元的状态改变是否在 统一 的 时钟脉冲 控制下 同时 发生来分,同步 时序电路； 异步 时序电路。
根据输出信号的特点来分：
米里 (Mealy)型,输出信号 不仅仅 取决于存储电路的状态，而且还取决于外部输入信号。
摩尔 (Moore)型,输出信号 仅仅 取决于存储电路的状态，
而和该时刻的外部输入信号无关。
5.1 MSI构成的时序逻辑电路
5.1.1 寄存器和移位寄存器
1,寄存器寄存器用途,暂时存放二进制数码,
① 4位 D触发器寄存器 (74175)
1D
C1
Q
QR
1D
C1
Q
QR
1D
C1
Q
QR
1D
C1
Q
QR
1
1CP
RD
d1
d2
d3
d4
Q1
Q1
Q2
Q2
Q3
Q3
Q4
Q4
输入 输出
RD CP d Qn+1 Qn+1
0 × × 0 1
1 ↑ 1 1 0
1 ↑ 0 0 1
1 0 × Qn Qn
Q1
Q1
Q2
Q2
Q3
Q3
Q4
Q4
d1
d2
d3
d4
1D
R
C1
RD
CP
② 具有 三态输出 的四位 缓冲 数据寄存器 (74173)
74173功能表
RD CP G1 G2 M N Q1 Q2 Q3 Q4
1 × × × 0 0 0 0 0 0
0 0 0 0 0 d1 d2 d3 d4
0 1 × 0 0 Q1 Q2 Q3 Q4
0 × 1 0 0 Q1 Q2 Q3 Q4
1 ×
× 1× Z1D? ▽d
1 Q1
d2 Q2
d3 Q3
d4 Q4
M
N
G1
G2
CP
&
&
R
EN
C1
RD
：为缓冲器符号；
,三态符号 。
③ 8位可选址寄存器 (74259)
输 入
RD EN
1 0 D Qi 选址锁存
1 1 Qi Qi 保持
0 0 D L DMUX
0 1 L L 清零选址锁存输出未选址锁存输出功能
n n
n
功能表地址输入
A2 A1 A0
0 0 0 0
0 0 1 1
0 1 0 2
0 1 1 3
1 0 0 4
1 0 1 5
1 1 0 6
1 1 1 7
地址锁存地址选择表
9,0D
10,0 D Q0
9,1D
10,1 D Q1
9,2D
10,2 D Q2
9,3D
10,3 D Q3
9,4D
10,4 D Q4
9,5D
10,5 D Q5
9,6D
10,6 D Q6
9,7D
10,7 D Q7
Z10Z9
G8
21
0}M 0
7
A0A
1A
2
END
RD
逻辑符号
2,移位寄存器功能,存放代码 ; 移位,
分类,
1) 按移位方向分类,① 单向移位寄存器 ;
② 双向移位寄存器,
2) 按输入输出的方式分类,
① 串入 ---串出 ; ② 串入 ---并出 ;
③ 并入 ---串出 ; ④ 并入 ---并出,
移位寄存器组成,
移位寄存器中的存储电路可用时钟控制的无空翻的 D、
RS或 JK触发器组成。
(1) 单向移位寄存器
a) 串入 ---串 /并出单向移存器
1D
C1
Q
F0
1D
C1
Q
F1
1D
C1
Q
F2
1D
C1
Q
F3
Vi
串行输入
CP
移位脉冲
Q0 Q1 Q2 Q3
串行输出
V0
各触发器初态为 0,Vi依次输入
1→0→1→1时的波形图
CP
Vi
Q0
Q1
Q2
Q3
1 0 1 1
0 1 0 1 1
0 0 1 0 1
0 0 0 1 0
0 0 0 0 1
一,在连续四个 CP脉冲后,在 Q0,Q1,Q2和 Q3端得到并行输出信号；
二,若再连续输入 CP脉冲,可在串行输出端得到串行输出信号,
b) 串 /并入 ---串出单向移存器
R
S
1D
C1
Q
R
S
1D
C1
Q
R
S
1D
C1
Q
R
S
1D
C1
Q
&
D0
SD
&
D1
SD
&
D2
SD
&
D3
SD
RD
Vi
CP
接收
V0
串行输出串行输入移位脉冲
F0 F1 F2 F3
工作原理,1) 串行输入
R
S
1D
C1
Q
R
S
1D
C1
Q
R
S
1D
C1
Q
R
S
1D
C1
Q
&
D0
SD
&
D1
SD
&
D2
SD
&
D3
SD
RD
Vi
CP
接收
V0
串行输出串行输入移位脉冲
0
1
1111
2) 并行输入,
R
S
1D
C1
Q
R
S
1D
C1
Q
R
S
1D
C1
Q
R
S
1D
C1
Q
&
D0
SD
&
D1
SD
&
D2
SD
&
D3
SD
RD
Vi
CP
接收
V0
串行输出串行输入移位脉冲
0
0
1111
0000
① 清零
② 接收 (以 D0D1D2D3=1010为例 )
11
1
11 10 0
0 0
(2) 双向移位寄存器多功能双向移位寄存器 74194
3,4DD0
Q1
Q2
Q3
Q0
RRD
1,4D
3,4D
3,4D
3,4D
2,4D
D1
D2
D3
DSR
DSL
C4
1→/2←
1
0}M 0
3S
A
SB
CP
SRG4
74194
RD SA SB CP 功能
0 清零
1 0 0 保持
1 0 1 右移
1 1 0 左移
1 1 1 并行置数
× × ×
↑
↑
↑
↑
注意：
清零为 异步 ；
置数为 同步 。
74194逻辑电路结构示意：
1D
Q
C1
Fi
D0 D1 D2 D3
A1
A0
SA
SB
1D
Q
C1
Fi+1
1D
Q
C1
Fi-1
Qi-1 Qi Qi+1
Qi+1Qi Qi-1
Di
CP
R R R
RD
用两片 74194接成八位双向移位寄存器
3,4DD0 Q
1
Q2
Q3
Q0
RRD
1,4D
3,4D
3,4D
3,4D
2,4D
D1
D2
D3
DSR
DSL
C4
1→/2←
1
0}M 0
3SA
SB
CP
SRG4
74194(1)
3,4DD4 Q
5
Q6
Q7
Q4
R
1,4D
3,4D
3,4D
3,4D
2,4D
D5
D
6D7
DSR
DSL
C4
1→/2←
1
0}M 0
3
SRG4
74194(2)
3.移位寄存器的应用举例 (1)可编程分频器
3,4D Q
1
Q2
Q3
Q0
RRD
1,4D
3,4D
3,4D
3,4D
2,4D
DSR
DSL
C4
1→/2←
1
0}M 0
3SA
SB
CP
SRG4
74194(1)
3,4D Q
5
Q6
Q7
Q4
R
1,4D
3,4D
3,4D
3,4D
2,4D
DSR
C4
1→/2←
1
0}M 0
3
SRG4
74194(2)&
BIN/OCT
7
6
5
4
3
2
1
0
1
2
4
1
A0
A1
A2
74138
EN
1
Z’
Z
1
(2) 串行加法器
n位移存器
(1)
n位移存器
(2) n+1位移存器 (3)
FA
Q 1D
C1
R
Xn
Yn
DSR
DSR
Ci-1 C
i
Si
xi
yi
Z
n+1
n
n
置数清零移位脉冲串行输出并行输出
(3) 串行累加器
n位移存器
(1)
n位移存器
(2)
FA
Q 1D
C1
R
Xn
Ci-1 C
i
Si
xi
yi
n
清零移位脉冲串行输出并行输出Z
n
5.1.2 计数器计数器功能,统计输入脉冲的个数,
计数器除了直接用于计数外,还可以用于定时器、分频器、程序控制器、信号发生器等多种数字设备中,
计数器分类,A：同步计数器；异步计数器。
B：二进制计数器；非二进制计数器。
1,同步二进制计数器
1) 电路组成和逻辑功能分析以由 T触发器构成的 四位 同步 二进制 加法 计数器为例进行讨论,
CP,计数脉冲 ; Q3Q2Q1Q0,计数器的输出状态 ;
C,计数器的进位标志,
1J 1KC1
F0 Q
Q0
T0=1
1J 1KC1
F1 Q
Q1
T1
1J 1KC1
F2 Q
Q2
T2
1J 1KC1
F0 Q
Q3
T3
& &
&
CP
C
G3
G2G1
Q3为高位 ;
Q0为低位,
计数器的驱动方程和输出方程
T0=1
T1=Q0
T2=Q1Q0
T3=Q2Q1Q0
C=Q3Q2Q1Q0
n
n n
nnn
n n n n
Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 C
0 0 0 0 0 0 0 1 0
0 0 0 1 0 0 1 0 0
0 0 1 0 0 0 1 1 0
0 0 1 1 0 1 0 0 0
0 1 0 0 0 1 0 1 0
0 1 0 1 0 1 1 0 0
0 1 1 0 0 1 1 1 0
0 1 1 1 1 0 0 0 0
1 0 0 0 1 0 0 1 0
1 0 0 1 1 0 1 0 0
1 0 1 0 1 0 1 1 0
1 0 1 1 1 1 0 0 0
1 1 0 0 1 1 0 1 0
1 1 0 1 1 1 1 0 0
1 1 1 0 1 1 1 1 0
1 1 1 1 0 0 0 0 1
Qn Qn+1
状态表
CP
根据 T触发器的特性方程,
Qn+1=TQn+TQn
=T⊕ Qn
状态方程,
Qn+1=Qn
Qn+1=Qn ⊕ Qn
Qn+1=Qn ⊕ (QnQn)
Qn+1=Qn ⊕ (QnQnQn)
0 0
0
0
01
1
11
2 2
233
2) 同步二 进制加法计数器的特点
(1)由 n 个触发器构成的同步二进制加法计数器的模为 2n,
没有多余状态,状态 利用率最高 ;
(2) 用 T 触发器构成的同步二进制加法计数器,其电路结构有两条规则,
① T0=1;
② Ti=Qi-1Qi-2…Q 0 (i≠0).
(3) 同步计数器工作速度快,这种计数器的最高工作频率可达 f
max=
1
tPF+tPG
3) MSI同步二进制加法计数器
MSI同步二进制加法计数器典型器件有 74161,74163等,
它们都是四位同步加法计数器,
CP RD LD ENP ENT 功能
0 异步清 零
1 0 同步 置 数
1 1 0 1 保持 (包括 CO的状态 )
1 1 0 保持 (CO=0)
1 1 1 1 同步计数
× × × ×
××
××
×
↑
↑
74161功能表
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
74161
VCC CO Q0 Q1 Q2 Q3 ENT LD
RD CP D0 D1 D2 D3 ENP GND
D0
Q1
Q2
Q3
Q0
R
1,5D
D1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
RD
LD
ENT
ENP
CP
3CT=15 CO
[1]
[2]
[4]
[8]
74161
74161内部电路分析：
以计数器中间某一位为例：
≥1
& &
&1
…
LD
Qi-1…Q 0 &
& &
Fi
Di
&Q
Qi
Qn-1…Q 0
…
ENP ENT
CO
CP
1J 1K
C1
RD
0
0
1
0
1
1
DiDi
1
0
1 1
0
0
0
1
11
1
利用多片 74161实现计数器的位数扩展,
D0
Q1
Q2
Q3
Q0
R
1,5D
D1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
ENT
ENP
CP
3CT=15 CO
[1]
[2]
[4]
[8]
74161
D4
Q5
Q6
Q7
Q4
R
1,5D
D5
D6
D7
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
3CT=15 CO
[1]
[2]
[4]
[8]
74161
D8
Q9
Q10
Q11
Q8
R
1,5D
D9
D10
D11
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
3CT=15 CO
[1]
[2]
[4]
[8]
74161
ENT
ENP
ENT
ENP
1
1
1
1
1
1
1
1 1 1
实现模 212计数器方案之一问题,能否将后两个芯片的 ENP和 ENT的接法置换?
D0
Q1
Q2
Q3
Q0
R
1,5D
D1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
ENT
ENP
CP
3CT=15 CO
[1]
[2]
[4]
[8]
74161
D4
Q5
Q6
Q7
Q4
R
1,5D
D5
D6
D7
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
3CT=15 CO
[1]
[2]
[4]
[8]
74161
D8
Q9
Q10
Q11
Q8
R
1,5D
D9
D10
D11
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
3CT=15 CO
[1]
[2]
[4]
[8]
74161
ENP
ENT
ENP
ENT
1
1
1
1
1
1
1
1 1 11
1
1
1
1
0
0
0
0
D0
Q1
Q2
Q3
Q0
R
1,5D
D1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
ENT
ENP
CP
3CT=15
CO
[1]
[2]
[4]
[8]
74161
D4
Q5
Q6
Q7
Q4
R
1,5D
D5
D6
D7
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
3CT=15 CO
[1]
[2]
[4]
[8]
74161
D8
Q9
Q10
Q11
Q8
R
1,5D
D9
D10
D11
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
3CT=15 CO
[1]
[2]
[4]
[8]
74161
ENT
ENP
ENT
ENP
1
1
1
1
1
1
1
1
1
实现模 212计数器方案之二问题,方案一和方案二相比,哪一种计数 速度快,
2.异步二进制计数器
1) 电路组成和功能分析由 下降边沿 触发的 T’触发器 构成的四位二进制 加法 计数器,
1J
1K
C1
R
Q
Q
1 F0
Q0
1
1J
1K
C1
R
Q
Q
F1
Q1
1J
1K
C1
R
Q
Q
1 F2
Q2
1J
1K
C1
R
Q
Q
1 F3
Q3
RD
CP电路图波形图
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0
CP
Q0
Q1
Q2
Q3
如将电路改为：
1J
1K
C1
R
Q
Q
1 F0
Q0
1
1J
1K
C1
R
Q
Q
F1
Q1
1J
1K
C1
R
Q
Q
1 F2
Q2
1J
1K
C1
R
Q
Q
1 F3
Q3
RD
CP
即将前一级的 Q端和后一级的 CP端相连，则输出波形为：
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0
0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0
0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0
CP
Q0
Q1
Q2
Q3
为二进制减法计数器
2) 异步二进制计数器的特点
(1)异步二进制计数器可由 T’触发器构成,触发器之间串接,
低位触发器的输出,作为高位触发器的时钟,
当采用 下降 边沿触发器时,如将 Qi和 CPi+1相连,则构成加法 计数器 ;如将 Qi和 CPi+1相连,则构成 减法 计数器 ;
当采用 上升 边沿触发器时,如将 Qi和 CPi+1相连,则构成减法 计数器 ;如将 Qi和 CPi+1相连,则构成 加法 计数器 ;
● 用 D触发器构成二进制计数器的例子,
1D
C1
Q
Q
F0
Q0
CP
1D
C1
Q
Q
F1
Q1
1D
C1
Q
Q
F2
Q2
1D
C1
Q
Q
F3
Q3
异步二进制减法计数器问,为何种类型计数器
(2) 异步二进制计数器,由于触发器的状态翻转是由低位向高位逐级进行的，因此,计数 速度较低,
(3) 若 CP脉冲的频率为 f,则 Q0,Q1,Q2,Q3 输出脉冲的频率分别为 f,f,f,f 。常称这种计数器为 分频器 。1412 18 116
3,二进制可逆计数器可逆计数器具有两种形式,
① 有加减控制的可逆计数器,这种电路有 一个 CP脉冲输入端,有一个 加减控制端,电路作何种计数,由加减控制端的 控制信号 来决定 ;
② 双时钟可逆计数器,这种电路有 两个 CP脉冲输入端,
电路作不同计数时,分别从不同的 CP端 输入,
有 加 /减控制 的同步二进制可逆计数器电路的设计思路：
以 T触发器设计例
1J 1KC1
Fi Q
Qi
Q
Qi
MUX
CP
U/D
Qi-1Qi-2…Q 0
1 0
Qi-1Qi-2…Q 0
Ti
(1) i=0 T0=1;
(2) i≠0 Ti如图所示：
有加 /减控制的同步 4位二进制可逆计数器电路
1J 1KC1
F0 Q
Q0
1
1J 1KC1
F1 Q
Q1
1J 1KC1
F2 Q
Q2
1J 1KC1
F0 Q
Q3
CP
Q Q
Q0 Q1
Q
Q3
&
&&
&
&&
&
&&
Q0 Q0 Q1 Q1 Q2 Q2
1U/D
Q2
Q
当 U/D=0时,各触发器的驱动方程为,
T0=1
T1=Q0
T2=Q1Q0
T3=Q2Q1Q0
符合减法计数器的驱动方程 ;
当 U/D=1时,各触发器的驱动方程为,
T0=1
T1=Q0
T2=Q1Q0
T3=Q2Q1Q0
符合加法计数器的驱动方程 ;
双时钟二进制可逆计数器设计思想示意,
以 T’触发器设计为例
(1) i=0 CP0=CPU+CPD
1J 1KC1
Fi Q
Qi
Q
Qi
CPi
Qi-1Qi-2…Q 0 Qi-1Qi-2…Q 0
1
≥
& &
CPU
CPD
当作加计数时,CPD=0;
当作减计数时,CPU=0.
(2) i≠0 CPi如图示,
4.同步十进制 8421BCD码计数器
1) 电路组成和逻辑功能分析
1J 1KC1
F0 Q
Q0
1
1J 1KC1
F1 Q
Q1
1J 1KC1
F2 Q
1J 1KC1
F0 Q
CP
Q Q Q
Q3Q2
Q
& &
&
C
≥1
& &Q
3 Q0 Q1 Q0
Q3 Q0
Q3Q0Q2Q1Q0
驱动方程和输出方程：
T0=1
T1=Q3Q0nn
T2=Q1Q0n n
T3=Q2Q1Q0+Q3Q0n n n n n C=Q3Q0
n n
电路状态方程
Q2 =Q2⊕ （ Q1Q0）n nn+1 n
Q0 =Q0n+1 n
Q3 =Q3⊕ （ Q2Q1Q0+Q3Q0）n n n n nnn+1
Q1 =Q1⊕ （ Q3Q0）n nnn+1
Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 C
0 0 0 0 0 0 0 1 0
0 0 0 1 0 0 1 0 0
0 0 1 0 0 0 1 1 0
0 0 1 1 0 1 0 0 0
0 1 0 0 0 1 0 1 0
0 1 0 1 0 1 1 0 0
0 1 1 0 0 1 1 1 0
0 1 1 1 1 0 0 0 0
1 0 0 0 1 0 0 1 0
1 0 0 1 0 0 0 0 1
1 0 1 0 1 0 1 1 0
1 0 1 1 0 1 1 0 1
1 1 0 0 1 1 0 1 0
1 1 0 1 0 1 0 0 1
1 1 1 0 1 1 1 1 0
1 1 1 1 0 0 1 0 1
n+1 n+1 n+1 n+1n n n n
状态表无效状态同步十进制加法计数器状态图有效状态圈无效状态无效状态
0000 0001 0010 0011
0100
0101011001111000
1001
1110 1111
1100
1101
10111010
1
0
00
0
0 0 0
0
0
0
0
1
1
0
Q3Q2Q1Q0
/C
/1
2） 同步十进制计数器的设计方法：
目的：根据十进制计数器的状态表（即设计要求），
求电路结构图（即驱动方程和输出方程） 。
以 T触发器构成 8421BCD码加法计数器为例讨论
(1) 列出 8421BCD码加法计数器的状态表 ;
(2) 根据 8421BCD码加法计数器的状态表,列出各触发器所需要的 驱动信号 ;
(3) 根据状态表,求 输出方程 和 驱动方程 并化简 ;
(4) 画电路图设计步骤,
Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 C
0 0 0 0 0 0 0 1 0
0 0 0 1 0 0 1 0 0
0 0 1 0 0 0 1 1 0
0 0 1 1 0 1 0 0 0
0 1 0 0 0 1 0 1 0
0 1 0 1 0 1 1 0 0
0 1 1 0 0 1 1 1 0
0 1 1 1 1 0 0 0 0
1 0 0 0 1 0 0 1 0
1 0 0 1 0 0 0 0 1
1 0 1 0 × × × × ×
1 0 1 1 × × × × ×
1 1 0 0 × × × × ×
1 1 0 1 × × × × ×
1 1 1 0 × × × × ×
1 1 1 1 × × × × ×
n+1 n+1 n+1 n+1n n n n
状态表
T3 T2 T1 T0
0 0 0 1
0 0 1 1
0 0 0 1
0 1 1 1
0 0 0 1
0 0 1 1
0 0 0 1
1 1 1 1
0 0 0 1
1 0 0 1
× × × ×
× × × ×
× × × ×
× × × ×
× × × ×
× × × ×
驱动信号 由表可得驱动方程和输出方程,
例 T3的驱动方程为
Q1Q0
Q3Q2 00 01 11 10
00
01
11
10
1
1
× × × ×
××
T3=Q3Q0+Q2Q1Q0
3) 计数器的自启动特性时序电路由于某种原因进入 无效状态,若在若干个时钟脉冲作用下,能自行返回到某个 有效状态,进入有效循环圈,
则称该电路 具有 自启动特性,否则就 不具有 自启动特性,
在上述设计中，从最简化的角度进行电路设计，得到的结果 正好 能自启动。否则要 修改 设计。
4) MSI同步十进制计数器
D0
Q1
Q2
Q3
Q0
R
1,5D
D1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV10
RD
LD
ENT
ENP
CP
3CT=9 CO
[1]
[2]
[4]
[8]
74160
74160为中规模集成同步十进制加法计数器,其逻辑符号、功能表、引脚图均和同步二进制计数器 74161
类同,
5,异步十进制计数器
1) 电路组成和逻辑功能分析由 下降边沿 触发的 T’触发器 构成的异步十进制 加法 计数器,
1J
1K
C1
R
Q
Q
1 F0
Q0
1
1J
1K
C1
R
Q
Q
F1
Q1
1J
1K
C1
R
Q
Q
1 F2
Q2
1J
1K
C1
R
Q
Q
1 F3
Q3
CP电路图
&
1 2 3 4 5 6 7 8 9 10
CP
Q1
Q2
Q3
波形图
0000 0001 0010 0011
0100
0101011001111000
1001
11101111 11001101
1011
1010
Q3Q2Q1Q0
状态图
2) MSI异步十进制计数器
MSI异步十进制计数器的型号有 74290,74176,74196
等，这些计数器的共同特点是：每个电路内部有两组彼此独立的计数器，一组为模 2计数器，另一组为模 5计数器，通过外电路连接，可构成十进制计数器。
74290(二 — 五 — 十进制计数器 )
Q0
Q1
Q2
Q3
DIV2
DIV5
&
&
R0(1)
R0(2)S
9(1)
S9(2)
CTR
CP
0
CP1
模 5计数器状态图,
000 001 010
011100
Q3Q2Q1
下降边沿翻转
① R0(1)=R0(2)=1,异步清零 有效,输出清零 ;
② S9(1)=S9(2)=1,异步置 9有效,输出置 9,Q3Q2Q1Q0=1001;
③ 将 Q0和 CP1相连,计数脉冲从 CP0输入,Q3Q2Q1Q0输出,
构成 8421BCD码计数器 ;
④ 将 Q3和 CP0相连,计数脉冲从 CP1输入,Q0Q3Q2Q1输出,
构成 5421BCD码计数器 ;
Q0
Q1
Q2
Q3
DIV2
DIV5
&
&
R0(1)
R0(2)S
9(1)
S9(2)
CTR
CP
CP1
0
0000 0001 0010 0011
0100
0101011001111000
1001
Q3Q2Q1Q0
Q0
Q1
Q2
Q3
DIV2
DIV5
&
&
R0(1)
R0(2)S
9(1)
S9(2)
CTR
CP
0
0000 0001 0010 0011
0100
1000100110101011
1100
Q0Q3Q2Q1
*异步模 5计数器电路工作原理,
1
1J
1K
C1
Q
Q
F1
Q1
1J
1K
C1
Q
Q
1
F2
Q2
1J
1K
C1
Q
Q
1
F3
Q3
CP电路图
&
(2) 当 Q2Q1≠11时,J3=0,Q3将保持 0状态不变,J1=1不变,
(1)当 Q3=0时,Q3=1,F1和 F2构成异步二进制加法计数器,
在 CP脉冲的作用下,Q2 Q1按 00,01,10,11,00..变化,
1 1 00 0 1
(3) 当 Q2Q1=11时,J3=1,在下一个 CP作用下,Q3将由 0状态变为 1状态,同时 J1变为 0.这时,Q3Q2Q1=100,J1=J3=0.
(4) 在上述条件下,在下一个 CP脉冲作用下,电路回到
Q3Q2Q1=000状态,完成一个循环周期,
综上所述，电路状态图为,000 001 010
011100
Q3Q2Q1
自启动特性讨论：
(1)当 Q3Q2Q1=101时,J3J1=00，则下 一个状态为 010；
(2) 当 Q3Q2Q1=110时,J3J1=00，则下一个状态为 010；
(3) 当 Q3Q2Q1=111时,J3J1=10，则下一个状态为 000；
1
1J
1K
C1
Q
Q
F1
Q1
1J
1K
C1
Q
Q
1
F2
Q2
1J
1K
C1
Q
Q
1
F3
Q3
CP电路图
&
电路能自启动
1 0 10 1 1
由 74290构成 模 100(两位十进制 )计数器,
Q0
Q1
Q2
Q3
DIV2
DIV5
&
&
R0(1)
R0(2)S
9(1)
S9(2)
CTR
CP
0
CP1
Q0
Q1
Q2
Q3
DIV2
DIV5
&
&
R0(1)
R0(2)S
9(1)
S9(2)
CTR
CP
0
CP1
6,任意进制计数器利用已有的中规模集成计数器,经外电路的不同连接,以得到所需 任意进制计数器,是数字电路中的一项 关键 技术,
1) 反馈复位法控制异步清零端 RD来获得任意进制计数器。
CP
Q0
Q
1Q
2 波形图
000 001 010
011100101
110
Q2Q1Q0
状态图
D0 Q
1
Q2
Q3
Q0
R
1,5D
D1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV10
ENT
ENP
CP
3CT=9 CO
[1]
[2]
[4]
[8]
74160
&
原理图
1
1
RD
LD 1
例：试用 74160构成模 6加法计数器。
例：试用四位二进制计数器 74161构成模 10计数器。
D0 Q
1
Q2
Q3
Q0
R
1,5D
D1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV10
ENT
ENP
CP
3CT=15 CO
[1]
[2]
[4]
[8]
74161
&
原理图
1
1
RD
LD 1
0000 0001 0010 0011
0100
0101011001111000
1001
1010
Q3Q2Q1Q0
状态图复位法的缺点：
① 存在一个极短的过渡状态；
② 清零的可靠性较差。
提高清零可靠性的改进电路,当 CP上升沿到达，
使输出为 0110时，
门 G1输出为 0,G2
输出为 1,G3输出为 0。 G3输出的 0
信号使清零有效，
该信号在 CP=1期间不变。
D0 Q
1
Q2
Q3
Q0
R
1,5D
D1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV10
ENT
ENP
CP
3CT=9 CO
[1]
[2]
[4]
[8]
74160
&
1
1
RD
LD 1
& &
G1
G2 G3
2) 反馈置位法 (置数法 )
利用计数器的预置数控制端来获得任意进制计数器,
例,试用 74161实现模 10计数器,
0000 0001 0010 0011
0100
0101011001111000
1001
Q3Q2Q1Q0
状态图
D0
Q1
Q2
Q3
Q0
R
1,5DD
1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV10
ENT
ENP
CP
3CT=15 CO
[1]
[2]
[4]
[8]
74161
&
原理图
1
1
RD
LD
1
0110 0111 1000 1001
1010
1011110011011110
1111
Q3Q2Q1Q0
状态图
D0
Q1
Q2
Q3
Q0
R
1,5DD
1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV10
ENT
ENP
CP
3CT=15 CO
[1]
[2]
[4]
[8]
74161
1
原理图
1
1
RD
LD
1
0
1
1
0
模 10计数器的另一种方案例,用 74161构成 5421BCD
码计数器,
0000 0001 0010 0011
0100
1000100110101011
1100
Q3Q2Q1Q0
状态图方案一：在同一电路中既采用置数，又采用清零方法。
方案二：只采用置数法，在不同的位置置不同的数。
D0
Q1
Q2
Q3
Q0
R
1,5DD
1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV10
ENT
ENP
CP
3CT=15 CO
[1]
[2]
[4]
[8]
74161
1
1
1
RD
LD
1
0
0
0
1
例,试用 74161构成一个可控模 10 计数器,要求,
X=1,电路为 5421BCD码计数器 ;
X=0,电路为 8421BCD码计数器,
D0
Q1
Q2
Q3
Q0
R
1,5DD
1
D2
D3
C5/2,3,4+
M1
M2
G3
G4
CTRDIV10
ENT
ENP
CP
3CT=15 CO
[1]
[2]
[4]
[8]
74161
&
1
1
RD
LD
0
0
0
1
X
&
X
用置数法构成 5421BCD
码计数器用复位法构成 8421BCD
码计数器例：试用 74161构成模 100同步计数器。
分析,模 100计数器需用两片 74161构成 (8位二进制计数器的模值为 256),模 100计数器可从 0计到 99,而 99的二进制数为 01100011.
Q1
Q2
Q3
Q0
R
1,5D
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
ENT
ENP
CP
3CT=15 CO
[1]
[2]
[4]
[8]
74161
Q5
Q6
Q7
Q4
R
1,5D
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
3CT=15 CO
[1]
[2]
[4]
[8]
74161
ENT
ENP
1 1
1
1 1
&
模 100同步计数器
5.1.3 移位寄存器型计数器移位寄存器型计数器,是指在移位寄存器的基础上加反馈电路而构成的具有特殊编码的同步计数器,
移位寄存器型计数器的状态转移符合移位寄存器的规律,即除去第一级外,其余各级满足,Qi =Qi-1n+1 n
移位寄存器型计数器框图
1D
C1 Q
F0
CP
1D
C1 Q
F1
1D
C1 Q
Fn-1
反馈逻辑电路
1,环形计数器
1) 电路组成
1D
C1 Q
F0
CP
1D
C1 Q
F1
1D
C1 Q
F3
1D
C1 Q
F2
(以四位环形计数器为例 )
特点,
将串行输出端和串行输入端相连,
2)环形计数器状态图
1110 0111
1101 1011
1100 0110
1001 0011
1000 0100
0001 0010
0101 1010
0000 1111
有效循环 无效循环
3) 实现自启动的方法
① 可利用触发器的置位和复位端，将电路初始状态预置成有效循环中的某一状态；
② 重新设计反馈电路，
使电路具有自启动特性。设计方法如下：
(1) 列表确定反馈函数 f;
Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3 f
1 0 0 0 0 1 0 0 0
0 1 0 0 0 0 1 0 0
0 0 1 0 0 0 0 1 0
0 0 0 1 1 0 0 0 1
0 0 0 0 1 0 0 0 1
0 0 1 1 0 0 0 1 0
0 1 0 1 0 0 1 0 0
0 1 1 0 0 0 1 1 0
0 1 1 1 0 0 1 1 0
1 0 0 1 0 1 0 0 0
1 0 1 0 0 1 0 1 0
1 0 1 1 0 1 0 1 0
1 1 0 0 0 1 1 0 0
1 1 0 1 0 1 1 0 0
1 1 1 0 0 1 1 1 0
1 1 1 1 0 1 1 1 0
n+1 n+1 n+1 n+1n n n n
(2) 作反馈函数 f 的卡诺图,求 f 的最简表达式 ;
00 01 11 10
00
01
11
10
Q0Q1Q2Q3
1 1
f=Q0Q1Q2
(3) 画逻辑图 1D
C1 Q
F0
CP
1D
C1 Q
F1
1D
C1 Q
F3
1D
C1 Q
F2
&
Q Q Q Qf
4) 用 MSI构成的能自启动环形计数器
3,4D Q
1
Q2
Q3
Q0
R
1,4D
3,4D
3,4D
3,4D
2,4D
DSR
C4
1→/2←
1
0}M 0
3SA
SB
CP
SRG4
74194
1
0
0
0
≥1
1
1
如输出均为 0,则通过 DSR移入 1,进入有效 循环 ;否则经过移位,总会将 1移到 Q3处,电路进入置数状态,置入 1000,
进入有效循环状态
5) 环形计数器的特点
① 环形计数器附带有译码器功能 ;
② 环形计数器的输出波形为 顺序脉冲 ;
CP
Q0
Q1
Q2
Q3
常称环形计数器为顺序脉冲发生器,
③ 环形计数器的缺点是状态利用效率低,n 个触发器构成的环形计数器仅有 n 个有效状态,有 2n-n个无效状态,
2,扭环形计数器
1) 电路组成和逻辑功能分析
1D
C1 Q
F0
CP
1D
C1 Q
F1
1D
C1 Q
F3
1D
C1 Q
F2
D0=Q3
0010 1001 0100 1010
0101 1011 0110 1101
无效循环
0000 1000 1100 1110
0001 0011 0111 1111
有效循环可在无效循环圈内选合适的状态,通过修改反馈函数,达到自启动的目的,
00 01 11 10
00
01
11
10
Q0Q1Q2Q3
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
原状态图
D0=Q3
00 01 11 10
00
01
11
10
Q0Q1Q2Q3
1 0 0 1
1 0 0 1
1 1 0 1
1 1 0 1
修改后的状态图
D0=Q3+Q0Q2
(可有多种方案 )
2) 实现自启动的方法
0010 1001 0100 1010
0101 1011 0110 1101
0000 1000 1100 1110
0001 0011 0111 1111
3) 用中规模集成移位计数器构成扭环形计数器
3,4D Q
1
Q2
Q3
Q0
R
1,4D
3,4D
3,4D
3,4D
2,4D
DSR
C4
1→/2←
1
0}M 0
3SA
SB
CP
SRG4
74194
0
0
0
0
1
1
0
&
&
1
1
0010 1001 0100 1010
0101 1011 0110 1101
0000 1000 1100 1110
0001 0011 0111 1111
Q0Q1Q2Q3
DSR=Q3+Q1Q2Q3
4) 扭环形计数器的特点
① 扭环形计数器输出码为循环码，能有效防止冒险现象 ;
② 扭环形计数器的输出波形为,
CP
Q0
Q1
Q2
Q3
③ 扭环形计数器状态的利用效率比环形计数器高,n 个触发器构成的环形计数器有 2n个有效状态,有 2n-2n个无效状态,
5.2 时序逻辑电路的分析方法分析目的,所谓分析，就是由给定电路，来找出电路的 功能 。对时序逻辑电路而言，本质上是求 电路在不同的外部输入和当前状态条件下的输出情况和状态转换规律,
同步 时序逻辑电路和 异步 时序逻辑电路有不同的分析方法。
5.2.1 同步 时序逻辑电路的分析方法由于在同步时序电路中，各触发器的动作变化是在 CP
脉冲作用下 同时 发生的，因此，在同步电路的分析中,只要知道了在 当前状态下各触发器的输入 （即 驱动信号 ）,
就能根据触发器的 特性方程,求得电路的 下一个状态,最终找到电路的 状态转换规律 。
(3) 根据 状态方程 和 输出方程,列出 状态表 ;
(4) 根据 状态表 画出 状态图 或 时序图 ;
(5) 由 状态表 或 状态图 (或 时序图 )说明电路的 逻辑功能,
分析步骤,
(1)列出时序电路的 输出方程 和 驱动方程 (即该时序电路中组合电路部分 的逻辑函数表达式 );
(2) 将上一步所得的 驱动方程 代入触发器的 特性方程,导出电路的 状态方程 ;
例,分析下列时序电路,=1
=1 & ≥1
Q Q
1J 1KC1
CP
A
B
Z
(1) 写出 输出方程 和 驱动方程,
Z=A⊕ B⊕ Qn
J=AB,K=A+B
(2) 写出 状态方程,
Qn+1=JQn+KQn
=ABQn+(A+B)Qn
=ABQn+AQn+BQn
(3) 列出 状态表,A B Q
n Qn+1 Z
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
(4) 列 状态图,
0 1
11/0
00/1
00/0
01/1
10/1
01/0
10/0
11/1
Q AB/Z
=1
=1 & ≥1
Q Q
1J 1KC1
CP
A
B
Z
A B Qn Qn+1 Z
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
(5) 说明 逻辑功能,
串行输入串行输出 的时序全加器,A和 B为两个二进制加数,Qn为低位来的进位,Z表示相加的结果,Qn+1表示向高位的进位,
问题：全加器如何工作？
例,分析下列时序电路的逻辑功能,
1J
1K
C1
Q
Q
F0
1J
1K
C1
Q
Q
F1
CP
&1
&
& Z
X
输出方程,Z=XQ0Q1nn
驱动方程,
J0=XQ1,K0=X
J1=X,K1=X+Q0
n
n
状态方程,
Q0 =XQ1Q0+XQ0
=X(Q0+Q1)
Q1 =XQ1+X+Q0Q1
=X(Q0+Q1)
n+1
n+1
n n n
n n
nnn
n n
由 JK触发器的特性方程：
Qn+1=JQn+KQn
状态表
X Q1 Q0 Q1 Q0 Z
0 0 0 0 0 0
0 0 1 0 0 0
0 1 0 0 0 0
0 1 1 0 0 0
1 0 0 1 0 0
1 0 1 1 1 0
1 1 0 0 1 0
1 1 1 1 1 1
n n n+1 n+1
状态图
00 10
0111
0/0
0/0 0/0
0/0
1/0
1/0
1/01/1
Q1Q0 X/Z
功能,1111序列检测器输出方程,Z=XQ0Q1nn
状态方程：
Q0 =XQ1Q0+XQ0
=X(Q0+Q1)
Q1 =XQ1+X+Q0Q1
=X(Q0+Q1)
n+1
n+1
n n n
n n
nnn
n n
5.2.2 异步时序逻辑电路的分析方法异步时序逻辑电路分类,
1) 脉冲型,用脉冲的有无表示信号 ;
2) 电位型,用电位的高低表示信号 ;
分析异步时序电路的规定,
1) 输入信号只有在电路 稳定状态 时才发生变化 ;
2) 每一个时刻仅允许 一个输入变量 发生变化,
0 1 0 1 1 0 0 1 0
0 1 0 1 1 0 0 1 0
1,脉冲型异步时序电路的分析方法 (通过举例说明 )
逻辑方程：
1D
C1
Q
&
Q
F1
1D
C1
Q
Q
F2
&x
y1
y1
y2
z
c1
c2
x为脉冲信号
D1=y1,D2=y1,z=xy1y2
C1=xy2,C2=x
修改 D触发器的特性方程,
Qn+1=DCP+QnCP
CP=0,表示触发脉冲 没来到 ；
CP=1,表示触发脉冲 来到。
例,试分析异步时序逻辑电路状态方程为：
Y1=D1C1+y1C1
= y1 xy2 +y1 xy2
= xy1 y2 + x y1 + y1 y2
Y2=D2C2+y2C2
= y1 x + y2x
由状态方程和输出方程画 状态表
Y1= xy1 y2 + x y1 + y1 y2
Y2= y1 x + y2x
z=xy1y2
{ * Y1,Y2式中的 x表示脉冲的 有无。
* z式中的 x表示电平值。
x y1 y2 Y1 Y2 z
0 0 0 0 0 0
0 0 1 0 1 0
0 1 0 1 0 0
0 1 1 1 1 0
1 0 0 0 1 0
1 0 1 1 1 0
1 1 0 1 0 0
1 1 1 0 0 1
状态表 x
y1
y2
D1=D2
C1
C2
z
0 0 1 0 0
0 1 1 0 1
1
讨论,
1) 由于在 x=0时 (即 x脉冲没来到 ),电路状态不改变,所以讨论 x=0时的电路状态是无意义的,
2) 可以把 x作为隐含条件从状态表和状态方程中去除,
x y1 y2 Y1 Y2 z
0 0 0 0 0 0
0 0 1 0 1 0
0 1 0 1 0 0
0 1 1 1 1 0
1 0 0 0 1 0
1 0 1 1 1 0
1 1 0 1 0 0
1 1 1 0 0 1
状态表
y1 y2 Y1 Y2
0 0 0 1
0 1 1 1
1 0 1 0
1 1 0 0
状态表
Y1=y1? y2
Y2=y1
例,试分析下列异步时序电路的逻辑功能
1J
1K
C1
Q
Q
F0
1J
1K
C1
Q
Q
F2
X
&1J
1K
C1
Q
Q
F1
1 1
1&
1
解,1) 写 驱动方程 J0=Q2Q1=Q2+Q1,K0=1
J1=K1=1
J2=Q1Q0,K2=1
n n n n
n n
2) 写触发器 F0和 F2的 状态方程 (由于触发器 F0和 F2是在 X 脉冲作用下同步工作的,列方程时将 X隐含 )
Q2 =J2Q2+K2Q2=Q1Q0Q2
Q0 =J0Q0+K0Q0=(Q2+Q1)Q0
n n n n n
nnnnn
n+1
n+1
1J
1K
C1
Q
Q
F0
1J
1K
C1
Q
Q
F2
X
&1J
1K
C1
Q
Q
F1
1 1
1&
1
3) 修正触发器 F1的特性方程
Q1 =(J1Q1+K1Q1)CP1+Q1CP1n nn+1 n
注意,CP1的含义为
CP1脉冲 有效,
为写出 F1的状态方程,必须先求 CP1.由电路图已知,Q0的 负边沿 (等效于 Q0的上升边沿 )为 F1触发脉冲的 有效边沿,
1J
1K
C1
Q
Q
F0
1J
1K
C1
Q
Q
F2
X
&1J
1K
C1
Q
Q
F1
1 1
1&
1
00 01 11 10
0
1
Q2
Q1Q0
1
11
CP1=Q2Q0+Q1Q0n n n n
Q2 Q1 Q0 Q2 Q1 Q0 CP1
0 0 0 1 0 0
0 0 1 0 0 0
0 1 0 0 1 1
0 1 1 0 0 0
1 0 0 0 1 1
1 0 1 0 0 0
1 1 0 0 1 1
1 1 1 0 0 0
n n n n+1 n+1n+1
4) 求 CP1
Q2 =J2Q2+K2Q2=Q1Q0Q2
Q0 =J0Q0+K0Q0=(Q2+Q1)Q0
n n n n n
nnnnn
n+1
n+1由 Q2,Q0的状态方程
5) 将驱动方程 J1,K1和时钟方程 CP1代入触发器 F1的特性方程,求得 F1的状态方程,
Q1 =(J1Q1+K1Q1)CP1+Q1CP1 （ J1=K1=1)n nn+1 n
=Q1(Q2Q0+Q1Q0)+Q1(Q2Q0+Q1Q0)
= Q2Q1Q0+Q1Q0
n n n n n n n n n n
n n n n n
根据状态方程,补齐上述状态表,
Q2 Q1 Q0 Q2 Q1 Q0 CP1
0 0 0 1 0 0
0 0 1 0 0 0
0 1 0 0 1 1
0 1 1 0 0 0
1 0 0 0 1 1
1 0 1 0 0 0
1 1 0 0 1 1
1 1 1 0 0 0
n n n n+1 n+1n+1
0
0
0
1
1
0
0
1
6) 画出状态图,分析电路功能,
101 000 100 011
110 001 010 111
Q2Q1Q0
功能,
能自启动的五进制减法计数器
5.3 同步时序逻辑电路设计方法
5.3.1 用 SSI设计同步时序逻辑电路
1,同步时序逻辑电路的一般步骤例,用 D触发器设计满足下列状态表所示的同步电路,
表中 S为状态,共有 A,B,C,D
四个状态； X 为输入变量。A A/0 B/0B A/0 C/1
C B/0 D/0
D C/1 D/0
0 1XS
原始状态表
① 根据 原始状态表,对状态进行 编码
② 画出编码后的 状态表 （为方便起见,画成卡诺图形状 );
③ 分离状态表,求 输出方程,状态方程 (对 D触发器而言,就是驱动方程 );
④ 根据 驱动方程 和 输出方程 画出 逻辑图,（电路略）
S Q1 Q2
A 0 0
B 0 1
C 1 1
D 1 0
00/0 01/0
00/0 11/1
01/0 10/0
11/1 10/0
00
01
11
10
0 1XQ
1Q2n
n
Q1 Q2 /Zn+1 n+1
00
01
11
10
0 1XQ
1Q2n
n
Z
0 0
0 1
0 0
1 0
00
01
11
10
0 1XQ
1Q2n
n
Q1n+1
0 0
0 1
0 1
1 1
=D1
00
01
11
10
0 1XQ
1Q2n
n
Q2n+1
0 1
0 1
1 0
1 0
=D2
Z=XQ1Q2+XQ1Q2nnnn
D1=Q1Q2+XQ2n n n
D2=XQ1+XQ1=X⊕ Q1nnn
A A/0 B/0
B A/0 C/1
C B/0 D/0
D C/1 D/0
0 1XS
原始状态表由触发器设计同步时序逻辑电路的一般步骤：
(1) 根据逻辑要求,建立原始状态表或原始状态图 ;
(2) 利用状态化简技术,简化原始状态表,消去多余状态 ;
(3) 状态分配或状态编码,即将简化后的状态用二进制代码表示 ;
(4) 选择触发器类型,并根据编码后的状态表求出驱动方程和输出方程 ;
(5) 检查自启动性,若在所设计电路中存在无效状态,则必须检查电路能否自启动,如果不能自启动,则需修改设计 ;
(6) 画出逻辑图,
例,试设计一个,111”序列检测器,要求,当连续输入 三个或 三个以上,1”时,输出为,1”,否则输出为,0”.
X,0 1 1 0 1 1 1 0 1 1 1 1 0
Z,0 0 0 0 0 0 1 0 0 0 1 1 0
解,(1) 建立原始状态表 S0 S0/0 S1/0S
1 S0/0 S2/0
S2 S0/0 S3/1
S3 S0/0 S3/1
0 1XS
S0,输入 0以后的状态 ;(即未收 到一个,1”以前的状态 )
S1,输入一个,1”以后的状态 ;
S2,连续输入二个,1”以后的状态 ;
S3,连续输入三个或三个以上,1” 以后的状态
S0 S1
S3 S2
1/0
1/0
1/1
0/0
0/0
0/0
0/0
1/1
X/Z
原始状态图
S0 S1
S3 S2
1/0
1/0
1/1
0/0
0/0
0/0
0/0
1/1
X/Z
状态 S2和 S3 在相同的输入下有相同的输出,而次态也相同,
称 S2和 S3两个状态等价,等价状态仅需保留一个,这里,去除
S3,保留 S2,可得简化状态图,
(2) 状态化简
S0 S1
S2
1/0
1/0
1/1
0/0
0/0
0/0
X/Z
S0 S1
S2
1/0
1/0
1/1
0/0
0/0
0/0
X/Z
(3) 状态编码
3个状态,需要 2个触发器,每个状态用 2位二进制编码,
00 01
10
1/0
1/0
1/1
0/0
0/0
0/0
X/Z
00 00/0 01/0
01 00/0 10/0
11
10 00/0 10/1
0 1XQ1Q0
× × /× × × /×
nn
Q1 Q0 /Zn+1 n+1
S0 S0/0 S1/0
S1 S0/0 S2/0
S2 S0/0 S3/1
S3 S0/0 S3/1
0 1XS
(4) 选择触发器类型,求驱动方程和输出方程 ;
当触发器选定以后，可根据状态表,对照触发器的 输入表,
求出驱动方程,
Qn Qn+1 D
0 0 0
0 1 1
1 0 0
1 1 1
Qn Qn+1 T
0 0 0
0 1 1
1 0 1
1 1 0
Qn Qn+1 S R
0 0 0
0 1 1 0
1 0 0 1
1 1 0
×
×
Qn Qn+1 J K
0 0 0
0 1 1
1 0 1
1 1 0
×
×
×
×
四种常用触发器的输入表本例如选用 D触发器,对照状态表和 D触发器的输入表,可列出驱动卡诺图和输出卡诺图,
00 00/0 01/0
01 00/0 10/0
11
10 00/0 10/1
0 1XQ1Q0
× × /× × × /×
nn
Q1 Q0 /Zn+1 n+1
Qn Qn+1 D
0 0 0
0 1 1
1 0 0
1 1 1
00 0 0
01 0 1
11
10 0 1
0 1XQ
1Q0
nn
× ×
D1=X(Q0+Q1)n n
00 0 1
01 0 0
11
10 0 0
0 1XQ
1Q0
nn
× ×
D0=XQ0Q1n n
00 0 0
01 0 0
11
10 0 1
0 1XQ
1Q0
nn
× ×
Z=XQ1n
(5) 检查自启动特性本例存在无效状态 Q1Q0=11,由上面卡诺图可见,
当 Q1Q0=11时,若 X=0,则 D1D0=00,次态为 00;
当 Q1Q0=11时,若 X=1,则 D1D0=10,次态为 10;
结论,能自启动,
(6) 画逻辑图和完整的状态图,
1D
C1 Q
F0
CP
1D
C1 Q
F1
&
Q Q
≥1
X
& &
Z
00 01
11 10
1/0
1/0
1/1
0/0
0/0
0/0
0/0
1/1
完整状态图
Q1Q0 X/Z
例,试设计一个模 4可逆计数器,X为控制信号,当 X=0时,
电路做 加计数 ;当 X=1时,电路做 减计数,(用 JK触发器 实现 )
解,电路有 4个状态,S0,S1,S2和 S3,状态图和状态表为,
S0 S1
S3 S2
0
1
0
0 0
1
1
1 S0 S1 S3S
1 S2 S0
S2 S3 S1
S3 S0 S2
0 1XS
由于有四个状态，
需用两个触发器，
定义,S0 00
S1 01
S2 10
S3 11
Q1Q0 0 1
0 0 01 11
0 1 10 00
1 0 11 01
1 1 00 10
Xnn
编码后的真值表分离状态表，求出状态方程 (求驱动方程的 第二种 方法 )
Q1Q0 0 1
0 0 01 11
0 1 10 00
1 0 11 01
1 1 00 10
Xnn
编码后的真值表 Q1Q0 0 1
0 0 0 1
0 1 1 0
1 1 0 1
1 0 1 0
Xnn
Q1n+1
Q1Q0 0 1
0 0 1 1
0 1 0 0
1 0 0 0
1 0 1 1
Xnn
Q0n+1
Q1 =（ Q0⊕ X)⊕ Q1n nn+1
参考 T触发器特性方程,
Qn+1=T⊕ Qn
可得,J1=K1=T=Q0⊕ X
Q0 = Q0 = 1⊕ Q0n+1 n n
可得,J0=K0=1
1J
1K
C1
Q
Q
1 F0
Q0
1J
1K
C1
Q
Q
F1
Q1CP
=1X
逻辑图
5.3.2 用 MSI设计同步时序逻辑电路讨论,用中规模集成时序电路 (如计数器、移位寄存器等 ),
并辅以必要的组合电路,以构成能满足各种不同要求的时序电路,
以例子说明,试用集成计数器 74161并辅以集成数据选择器实现下图所示逻辑功能,
解：状态图由两个回路构成：
Y1→ Y2→ Y3→ Y4→ Y1
Y1→ Y5→ Y6→ Y7→ Y1
为使电路尽量简单优先使用 74161的计数和保持操作，再考虑利用置数功能
Y1 Y6
Y5
Y7
Y3
Y2
Y4
10/1
00/1
00/1
01/100/0
01/1
01/1
10/1
01/1
00/1
00/1
10/1
10/1
00/000/0
S A1A2/Z
(1) 状态编码
Y1=000 Y2=001 Y3=010 Y4=011
Y5=100 Y6=101 Y7=110
000 101
100
110
010
001
011
10/1
00/1
00/1
01/100/0
01/1
01/1
10/1
01/1
00/1
00/1
10/1
10/1
00/000/0
A1A2/ZQ
2Q1Q0
7个状态,使用 3位状态变量,
利用 74161的低 3位 Q2Q1Q0.
(2) 画操作表
Q2Q1
Q0
00
01
11
10
0 1
计数保持置数计数保持计数保持保持置数计数保持计数保持保持置数
(3)画 74161的控制输入端、数据输入端和电路输出端的卡诺图,
* 以 Q2Q1Q0=000 为例说明卡诺图的制作方法,
由状态表可见,在 000状态下,有下列情况,
A1A2=00,电路为 保持 状态,要求 LD=1(无效 ),并使 ENT·ENP=0，
Z=0；
A1A2=10,电路为 计数 状态,要求 LD=1(无效 ),并使 ENT·ENP=1，
Z=1；
A1A2=01,电路为 置数 状态,要求 LD=0(有效 ),并使 D2D1D0=100
Z=1。
A1
A2 0 1
0
1
0
1
×
×
ENT·ENP
=A1
A1
A2 0 1
0
1
1
1
0
×
LD=A2
A1
A2 0 1
0
1
100
×× ××× ×
×× × D
2D1D0
=100
A1
A2 0 1
0
1
1
1
0
×
Z=A1+A2
用相同的方法，可求出在不同状态下的 ENT·ENP,LD,D2D1D0和 Z，
将这些值填入各自对应的卡诺图中。
Q2
Q1Q0
00 01 11 10
0
1
1 1
1 1 A1
A1+A2 A2
×
Z
Q2
Q1Q0
00 01 11 10
0
1
A1 A1 A2 A2
A1×A1A2
ENT·ENP
Q2
Q1Q0
00 01 11 10
0
1
A2 A2
A1×
1 1
1 1
LD
Q2
Q1Q0
00 01 11 10
0
1
100 000
000
× × × × × ×
× × ×× × ×× × ×
D2D1D0
D2=Q1,D1=D0=0
(4) 根据上面四个卡诺图，可用 74161加 数据选择器 实现。
Q1
Q2
Q3
Q0
R
1,5D
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16
ENT
ENP
CP
3CT=15 CO
[1]
[2]
[4]
[8]
74161
0
0
1
RD
LD1
0
2
0
1
2
3
4
5
6
7
}G 07
M
U
X
0
2
0
1
2
3
4
5
6
7
}G 07
M
U
X
Y
Y
0
2
0
1
2
3
4
5
6
7
}G 07
M
U
X
A2
1
1
A2
1
1
A1
1
A1
A1
A2
A2
A2
A1
A1
1
1
1
A2
1
1
A1
1
≥1
A1 A2
Z
下面例子介绍 用 MSI设计 序列信号发生器,
序列信号发生器在数字设备中具有重要作用,序列信号发生器有两种类型,
1) 计数型,由计数器辅以组合电路组成 ;
2) 移存型,由移位寄存器辅以组合电路组成,
例,试设计一个能产生序列信号为 0101101的计数型序列信号发生器,
解,1) 根据序列信号的长度 M(本例为 7),设计模 M计数器 ;
(本例计数器选用 74161,并用置数法实现模 7计数器 )
2) 将计数器的输出 Q2Q1Q0作为输入,序列信号作为输出,列出真值表 ;
3) 根据真值表,求出组合逻辑关系表达式 ;
4) 画逻辑图,
Q2 Q1 Q0 Z
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
Q2
Q1Q0
00 01 11 10
0
1
1 1
1 0 ×
0 0
1
Z=Q2Q0+Q2Q0
=Q2⊕ Q0
Q1
Q2
Q3
Q0
R
1,5D
C5/2,3,4+
M1
M2
G3
G4
CTRDIV16R
D
LD
ENT
ENP
CP
3CT=15 CO
[1]
[2]
[4]
[8]
74161
&
1
=1
Z
例,试设计一个能产生序列信号为 00011101的移位型序列信号发生器,
解,移位型序列信号发生器的一般框图为组合电路移位寄存器
…
输出
F
工作原理,将移位寄存器和外围组合电路构成一个 移存型计数器,使该计数器的 模 和要产生的序列信号的 长度 相等，并使移位寄存器的串行输入信号
F（即组合电路的输出信号）
和所要产生的序列信号相一致。
组合电路移位寄存器
…
输出
F
设计方法：
序列长度为 8，考虑用 3位移位寄存器。选用 74194。仅使用 74194的 Q0,Q1和 Q2。
① 状态划分
0 0 0 1 1 1 0 1 0 0 0 1 1 1 0 1
S1 S
2 S
3 S
4 S
5 S
6 S
7 S8
S1
Si=Q0Q1Q2
S1=000
S2=100
S3=110
S4=111
S5=011
S6=101
S7=010
S8=001
S1=000
右移串行输入 输出
② 求右移串行输入信号 DSR
外围组合电路用四选一 MUX实现，取 Q1Q2为地址，则：
Q0
Q1Q2nn
n 00 01 11 10
0
1
0 0
001
1
1
1
D0=1 D3=Q0
D1=0 D2=Q0
3,4D Q
1
Q2
Q3
Q0
R
1,4D
3,4D
3,4D
3,4D
2,4D
DSR
C4
1→/2←
1
0}M 0
3SA
SB
CP
SRG4
74194
1
1
0
1
0
1
0
1
2
3
}G 03
MUX
1
0 输出
Y
③ 画电路图
① 状态划分试设计一个能产生序列信号为 10110的移位型序列信号发生器,
例：
解：
由于序列长度为 5，先对序列按 3位划分。
1 0 1 1 0 1 0 s
1 s2s
3s
4 s5
101 011 110
010 101
Q1Q2Q3
在 S1时，要求
DSL=1 在 S4时，要求D
SL=0
对序列按 4位划分：
1 0 1 1 0 1 0 1 1 0 s
1 s2s
3s4 s
5
1011 0110 1101
0101 1010
Q0Q1Q2Q3
② 求 左 移串行输入信号 DSL
00 01 11 10
00
01
11
10
Q0Q1Q2Q3
0
1 1
10
×
×
× ×
×
×
××
×
×
×
F=Q0n+Q3n=Q0n Q3n=DSL
3,4D Q
1
Q2
Q3
Q0
R
1,4D
3,4D
3,4D
3,4D
2,4DD
SL
C4
1→/2←
1
0}M 0
3SA
SB
CP
SRG4
74194
0
1
1
输出
&
