第三章习题
3.1 MOS逻辑门电路
3.1.1根据表题3.1.1所列的三种逻辑门电路的技术参数,试选择一 种最合适工作在高噪声环境下的门电路。
表题3.1.1 逻辑门电路的技术参数表
VOL(max)/V
逻辑门A
2.4
0.4
2
0.8
逻辑门B
3.5
0.2
2.5
0.6
逻辑门C
4.2
0.2
3.2
0.8
解:根据表题3.1.1所示逻辑门的参数,以及式(3.1.1)和式(3.1.2),计算出逻辑门A的高电平和低电平噪声容限分别为:
=—=2.4V—2V=0.4V
=—=0.8V—0.4V=0.4V
同理分别求出逻辑门B和C的噪声容限分别为:
=1V
=0.4V
=1V
=0.6V
电路的噪声容限愈大,其抗干扰能力愈强,综合考虑选择逻辑门C
3.1.3根据表题3.1.3所列的三种门电路的技术参数,计算出它们的延时-功耗积,并确定哪一种逻辑门性能最好
表题3.1.3 逻辑门电路的技术参数表
逻辑门A
1
1.2
16
逻辑门B
5
6
8
逻辑门C
10
10
1
解:延时-功耗积为传输延长时间与功耗的乘积,即
DP= tpdPD
根据上式可以计算出各逻辑门的延时-功耗分别为
= = *16mw=17.6* J=17.6PJ
同理得出,=44PJ =10PJ,逻辑门的DP值愈小,表明它的特性愈好,所以逻辑门C的性能最好.
3.1.5 为什么说74HC系列CMOS与非门在+5V电源工作时,输入端在以下四种接法下都属于逻辑0,(1)输入端接地; (2)输入端接低于1.5V的电源; (3)输入端接同类与非门的输出低电压0.1V; (4)输入端接10kΩ的电阻到地.
解:对于74HC系列CMOS门电路来说,输出和输入低电平的标准电压值为:
=0.1V,=1.5V,因此有:
(1) =0< =1.5V,属于逻辑门0
(2) <1.5V=,属于逻辑门0
(3) <0.1<=1.5V,属于逻辑门0
(4)由于CMOS管的栅极电流非常小,通常小于1uA,在10kΩ电阻上产生的压降小于10mV即<0.01V<=1.5V,故亦属于逻辑0.
3.1.7求图题3.1.7所示电路的输出逻辑表达式.
解:图解3.1.7所示电路中L1=,L2=,L3=,L4实现与功能,即L4=L1L2L3,而L=,所以输出逻辑表达式为L=
3.1.9 图题3.1.9表示三态门作总线传输的示意图,图中n个三态门的输出接到数据传输总线,D1,D2,……Dn为数据输入端,CS1,CS2……CSn为片选信号输入端.试问,
(1) CS信号如何进行控制,以便数据D1,D2,……Dn通过该总线进行正常传输; (2)CS信号能否有两个或两个以上同时有效?如果出现两个或两个以上有效,可能发生什么情况? (3)如果所有CS信号均无效,总线处在什么状态?
解,(1)根据图解3.1.9可知,片选信号CS1,CS2……CSn为高电平有效,当CSi=1时第i个三态门被选中,其输入数据被送到数据传输总线上,根据数据传输的速度,分时地给CS1,CS2……CSn端以正脉冲信号,使其相应的三态门的输出数据能分时地到达总线上.
(2)CS信号不能有两个或两个以上同时有效,否则两个不同的信号将在总线上发生冲突,即总线不能同时既为0又为1.
(3)如果所有CS信号均无效,总线处于高阻状态.
3.1.12 试分析3.1.12所示的CMOS电路,说明它们的逻辑功能
(A) (B)
(C) (D)
解:对于图题3.1.12(a)所示的CMOS电路,当=0时,和均导通,和构成的反相器正常工作,L=,当=1时,和均截止,无论A为高电平还是低电平,输出端均为高阻状态,其真值表如表题解3.1.12所示,该电路是低电平使能三态非门,其表示符号如图题解3.1.12(a)所示。
图题3.1.12(b)所示CMOS电路,=0时,导通,或非门打开,和构成反相器正常工作,L=A;当=1时,截止,或非门输出低电平,使截止,输出端处于高阻状态,该电路是低电平使能三态缓冲器,其表示符号如图题解3.1.12(b)所示。
同理可以分析图题3.1.12(c)和图题3.1.12(d)所示的CMOS电路,它们分别为高电平使能三态缓冲器和低电平使能三态非门,其表示符号分别如图题3.1.12(c)和图题3.1.12(d)所示。
A
L
0
0
1
0
1
0
1
0
高阻
1
1
3.1.12(a)
A
L
0
0
0
0
1
1
1
0
高阻
1
1
高阻
3.1.12(b)
EN
A
L
0
0
高阻
0
1
高阻
1
0
0
1
1
1
3.1.12(c
A
L
0
0
1
0
1
0
1
0
高阻
1
1
高阻
3.1.12(d)
3.2.2 为什么说TTL与非门的输入端在以下四种接法下,都属于逻辑1:(1)输入端悬空;(2)输入端接高于2V的电源;(3)输入端接同类与非门的输出高电压3.6V;(4)输入端接10kΩ的电阻到地。
解:(1)参见教材图3.2.4电路,当输入端悬空时,T1管的集电结处于正偏,Vcc作用于T1的集电结和T2,T3管的发射结,使T2,T3饱和,使T2管的集电极电位Vc2=VcEs2+VBE3=0.2+0.7=0.9V,而T4管若要导通VB2=Vc2≥VBE4+VD=0.7+0.7=1.4V,故T4
截止。又因T3饱和导通,故与非门输出为低电平,由上分析,与非门输入悬空时相当于输入逻辑1。
(2)当与非门输入端接高于2V的电源时,若T1管的发射结导通,则VBE1≥0.5V,T1管的基极电位VB≥2+ C1=2.5V。而VB1≥2.1V时,将会使T1的集电结处于正偏,T2,T3处于饱和状态,使T4截止,与非门输出为低电平。故与非门输出端接高于2V的电源时,相当于输入逻辑1。
(3)与非门的输入端接同类与非门的输出高电平3.6V输出时,若T1管导通,则VB1=3.6+0.5=4.1。而若VB1>2.1V时,将使T1的集电结正偏,T2,T3处于饱和状态,这时VB1被钳位在2.4V,即T1的发射结不可能处于导通状态,而是处于反偏截止。由(1)(2),当VB1≥2.1V,与非门输出为低电平。
(4)与非门输入端接10kΩ的电阻到地时,教材图3.2.8的与非门输入端相当于解3.2.2图所示。这时输入电压为VI=(Vcc-VBE)=10(5-0.7)/(10+4)=3.07V。若T1导通,则VBI=3.07+ VBE=3.07+0.5=3.57 V。但VBI是个不可能大于2.1V的。当VBI=2.1V时,将使
T1管的集电结正偏,T2,T3处于饱和,使VBI被钳位在2.1V,因此,当RI=10kΩ时,T1将处于截止状态,由(1)这时相当于输入端输入高电平。
3.2.3 设有一个74LS04反相器驱动两个74ALS04反相器和四个74LS04反相器。(1)问驱动门是否超载?(2)若超载,试提出一改进方案;若未超载,问还可增加几个74LS04门?
解:(1)根据题意,74LS04为驱动门,同时它有时负载门,负载门中还有74LS04。
从主教材附录A查出74LS04和74ALS04的参数如下(不考虑符号)
74LS04:=8mA,=0.4mA;=0.02mA.
4个74LS04的输入电流为:4=40.4mA=1.6mA,
4=40.02mA=0.08mA
2个74ALS04的输入电流为:2=20.1mA=0.2mA,
2=20.02mA=0.04mA。
拉电流负载情况下如图题解3.2.3(a)所示,74LS04总的拉电流为两部分,即4个74ALS04的高电平输入电流的最大值4=0.08mA电流之和为0.08mA+0.04mA=0.12mA.而74LS04能提供0.4mA的拉电流,并不超载。
灌电流负载情况如图题解3.2.3(b)所示,驱动门的总灌电流为1.6mA+0.2mA=1.8mA.
而74LS04能提供8mA的灌电流,也未超载。
(2)从上面分析计算可知,74LS04所驱动的两类负载无论书灌电流还是拉电流均未超
3.2.4 图题3.2.4所示为集电极门74LS03驱动5个CMOS逻辑门,已知OC门输管截止时的漏电流=0.2mA;负载门的参数为:=4V,=1V,==1A试计算上拉电阻的值。
从主教材附录A查得74LS03的参数为:=2.7V,=0.5V,=8mA.根据式(3.1.6)形式(3.1.7)可以计算出上拉电阻的值。灌电流情况如图题解3.2.4(a)所示,74LS03输出为低电平,=5=50.001mA=0.005mA,有 ==0.56K
拉电流情况如图题解3.2.4(b)所示,74LS03输出为高电平,
=5=50.001mA=0.005mA
由于<为了保证负载门的输入高电平,取=4V有
===4.9K
综上所述,的取值范围为0.564.9
3.6.7 设计一发光二极管(LED)驱动电路,设LED的参数为=2.5V,=4.5Ma;若=5V,当LED发亮时,电路的输出为低电平,选出集成门电路的型号,并画出电路图.
解:设驱动电路如图题解3.6.7所示,选用74LSO4作为驱动器件,它的输出低电平电流=8mA,=0.5V,电路中的限流电阻
R==444Ω
3.1 MOS逻辑门电路
3.1.1根据表题3.1.1所列的三种逻辑门电路的技术参数,试选择一 种最合适工作在高噪声环境下的门电路。
表题3.1.1 逻辑门电路的技术参数表
VOL(max)/V
逻辑门A
2.4
0.4
2
0.8
逻辑门B
3.5
0.2
2.5
0.6
逻辑门C
4.2
0.2
3.2
0.8
解:根据表题3.1.1所示逻辑门的参数,以及式(3.1.1)和式(3.1.2),计算出逻辑门A的高电平和低电平噪声容限分别为:
=—=2.4V—2V=0.4V
=—=0.8V—0.4V=0.4V
同理分别求出逻辑门B和C的噪声容限分别为:
=1V
=0.4V
=1V
=0.6V
电路的噪声容限愈大,其抗干扰能力愈强,综合考虑选择逻辑门C
3.1.3根据表题3.1.3所列的三种门电路的技术参数,计算出它们的延时-功耗积,并确定哪一种逻辑门性能最好
表题3.1.3 逻辑门电路的技术参数表
逻辑门A
1
1.2
16
逻辑门B
5
6
8
逻辑门C
10
10
1
解:延时-功耗积为传输延长时间与功耗的乘积,即
DP= tpdPD
根据上式可以计算出各逻辑门的延时-功耗分别为
= = *16mw=17.6* J=17.6PJ
同理得出,=44PJ =10PJ,逻辑门的DP值愈小,表明它的特性愈好,所以逻辑门C的性能最好.
3.1.5 为什么说74HC系列CMOS与非门在+5V电源工作时,输入端在以下四种接法下都属于逻辑0,(1)输入端接地; (2)输入端接低于1.5V的电源; (3)输入端接同类与非门的输出低电压0.1V; (4)输入端接10kΩ的电阻到地.
解:对于74HC系列CMOS门电路来说,输出和输入低电平的标准电压值为:
=0.1V,=1.5V,因此有:
(1) =0< =1.5V,属于逻辑门0
(2) <1.5V=,属于逻辑门0
(3) <0.1<=1.5V,属于逻辑门0
(4)由于CMOS管的栅极电流非常小,通常小于1uA,在10kΩ电阻上产生的压降小于10mV即<0.01V<=1.5V,故亦属于逻辑0.
3.1.7求图题3.1.7所示电路的输出逻辑表达式.
解:图解3.1.7所示电路中L1=,L2=,L3=,L4实现与功能,即L4=L1L2L3,而L=,所以输出逻辑表达式为L=
3.1.9 图题3.1.9表示三态门作总线传输的示意图,图中n个三态门的输出接到数据传输总线,D1,D2,……Dn为数据输入端,CS1,CS2……CSn为片选信号输入端.试问,
(1) CS信号如何进行控制,以便数据D1,D2,……Dn通过该总线进行正常传输; (2)CS信号能否有两个或两个以上同时有效?如果出现两个或两个以上有效,可能发生什么情况? (3)如果所有CS信号均无效,总线处在什么状态?
解,(1)根据图解3.1.9可知,片选信号CS1,CS2……CSn为高电平有效,当CSi=1时第i个三态门被选中,其输入数据被送到数据传输总线上,根据数据传输的速度,分时地给CS1,CS2……CSn端以正脉冲信号,使其相应的三态门的输出数据能分时地到达总线上.
(2)CS信号不能有两个或两个以上同时有效,否则两个不同的信号将在总线上发生冲突,即总线不能同时既为0又为1.
(3)如果所有CS信号均无效,总线处于高阻状态.
3.1.12 试分析3.1.12所示的CMOS电路,说明它们的逻辑功能
(A) (B)
(C) (D)
解:对于图题3.1.12(a)所示的CMOS电路,当=0时,和均导通,和构成的反相器正常工作,L=,当=1时,和均截止,无论A为高电平还是低电平,输出端均为高阻状态,其真值表如表题解3.1.12所示,该电路是低电平使能三态非门,其表示符号如图题解3.1.12(a)所示。
图题3.1.12(b)所示CMOS电路,=0时,导通,或非门打开,和构成反相器正常工作,L=A;当=1时,截止,或非门输出低电平,使截止,输出端处于高阻状态,该电路是低电平使能三态缓冲器,其表示符号如图题解3.1.12(b)所示。
同理可以分析图题3.1.12(c)和图题3.1.12(d)所示的CMOS电路,它们分别为高电平使能三态缓冲器和低电平使能三态非门,其表示符号分别如图题3.1.12(c)和图题3.1.12(d)所示。
A
L
0
0
1
0
1
0
1
0
高阻
1
1
3.1.12(a)
A
L
0
0
0
0
1
1
1
0
高阻
1
1
高阻
3.1.12(b)
EN
A
L
0
0
高阻
0
1
高阻
1
0
0
1
1
1
3.1.12(c
A
L
0
0
1
0
1
0
1
0
高阻
1
1
高阻
3.1.12(d)
3.2.2 为什么说TTL与非门的输入端在以下四种接法下,都属于逻辑1:(1)输入端悬空;(2)输入端接高于2V的电源;(3)输入端接同类与非门的输出高电压3.6V;(4)输入端接10kΩ的电阻到地。
解:(1)参见教材图3.2.4电路,当输入端悬空时,T1管的集电结处于正偏,Vcc作用于T1的集电结和T2,T3管的发射结,使T2,T3饱和,使T2管的集电极电位Vc2=VcEs2+VBE3=0.2+0.7=0.9V,而T4管若要导通VB2=Vc2≥VBE4+VD=0.7+0.7=1.4V,故T4
截止。又因T3饱和导通,故与非门输出为低电平,由上分析,与非门输入悬空时相当于输入逻辑1。
(2)当与非门输入端接高于2V的电源时,若T1管的发射结导通,则VBE1≥0.5V,T1管的基极电位VB≥2+ C1=2.5V。而VB1≥2.1V时,将会使T1的集电结处于正偏,T2,T3处于饱和状态,使T4截止,与非门输出为低电平。故与非门输出端接高于2V的电源时,相当于输入逻辑1。
(3)与非门的输入端接同类与非门的输出高电平3.6V输出时,若T1管导通,则VB1=3.6+0.5=4.1。而若VB1>2.1V时,将使T1的集电结正偏,T2,T3处于饱和状态,这时VB1被钳位在2.4V,即T1的发射结不可能处于导通状态,而是处于反偏截止。由(1)(2),当VB1≥2.1V,与非门输出为低电平。
(4)与非门输入端接10kΩ的电阻到地时,教材图3.2.8的与非门输入端相当于解3.2.2图所示。这时输入电压为VI=(Vcc-VBE)=10(5-0.7)/(10+4)=3.07V。若T1导通,则VBI=3.07+ VBE=3.07+0.5=3.57 V。但VBI是个不可能大于2.1V的。当VBI=2.1V时,将使
T1管的集电结正偏,T2,T3处于饱和,使VBI被钳位在2.1V,因此,当RI=10kΩ时,T1将处于截止状态,由(1)这时相当于输入端输入高电平。
3.2.3 设有一个74LS04反相器驱动两个74ALS04反相器和四个74LS04反相器。(1)问驱动门是否超载?(2)若超载,试提出一改进方案;若未超载,问还可增加几个74LS04门?
解:(1)根据题意,74LS04为驱动门,同时它有时负载门,负载门中还有74LS04。
从主教材附录A查出74LS04和74ALS04的参数如下(不考虑符号)
74LS04:=8mA,=0.4mA;=0.02mA.
4个74LS04的输入电流为:4=40.4mA=1.6mA,
4=40.02mA=0.08mA
2个74ALS04的输入电流为:2=20.1mA=0.2mA,
2=20.02mA=0.04mA。
拉电流负载情况下如图题解3.2.3(a)所示,74LS04总的拉电流为两部分,即4个74ALS04的高电平输入电流的最大值4=0.08mA电流之和为0.08mA+0.04mA=0.12mA.而74LS04能提供0.4mA的拉电流,并不超载。
灌电流负载情况如图题解3.2.3(b)所示,驱动门的总灌电流为1.6mA+0.2mA=1.8mA.
而74LS04能提供8mA的灌电流,也未超载。
(2)从上面分析计算可知,74LS04所驱动的两类负载无论书灌电流还是拉电流均未超
3.2.4 图题3.2.4所示为集电极门74LS03驱动5个CMOS逻辑门,已知OC门输管截止时的漏电流=0.2mA;负载门的参数为:=4V,=1V,==1A试计算上拉电阻的值。
从主教材附录A查得74LS03的参数为:=2.7V,=0.5V,=8mA.根据式(3.1.6)形式(3.1.7)可以计算出上拉电阻的值。灌电流情况如图题解3.2.4(a)所示,74LS03输出为低电平,=5=50.001mA=0.005mA,有 ==0.56K
拉电流情况如图题解3.2.4(b)所示,74LS03输出为高电平,
=5=50.001mA=0.005mA
由于<为了保证负载门的输入高电平,取=4V有
===4.9K
综上所述,的取值范围为0.564.9
3.6.7 设计一发光二极管(LED)驱动电路,设LED的参数为=2.5V,=4.5Ma;若=5V,当LED发亮时,电路的输出为低电平,选出集成门电路的型号,并画出电路图.
解:设驱动电路如图题解3.6.7所示,选用74LSO4作为驱动器件,它的输出低电平电流=8mA,=0.5V,电路中的限流电阻
R==444Ω