第六章 习题答案
6.1.6已知某时序电路的状态表如表题6.1,6所示,输人为A,试画出它的状态图。如果电路的初始状态在b,输人信号A依次是0、1、0、1、1、1、1,试求其相应的输出。

解:根据表题6。1.6所示的状态表,可直接画出与其对应的状态图,如图题解6.1。6(a)所示。当从初态b开始,依次输人0、1、0、1、1、1、1信号时,该时序电路将按图题解6,1.6(b)所示的顺序改变状态,因而其相应的输出为1、0、1、0、1、0、1。

6.2.1试分析图题6。2.1(a)所示时序电路,画出其状态表和状态图。设电路的初始状态为0,试画出在图题6.2.1(b)所示波形作用下,Q和z的波形图。

解:状态方程和输出方程:


6.2.4 分析图题6.2。4所示电路,写出它的激励方程组、状态方程组和输出方程,画出状态表和状态图。

解:激励方程

状态方程

输出方程
Z=AQ1Q0
根据状态方程组和输出方程可列出状态表,如表题解6.2.4所示,状态图如图题解6。2.4所示。

6.2.5 分析图题6.2.5所示同步时序电路,写出各触发器的激励方程、电路的状态方程组和输出方程,画出状态表和状态图。

解:激励方程

状态方程

输出方程

根据状态方程组和输出方程列出该电路的状态表,如表题解6,2,5所示,状态图如图题解6。2.5所示。


6.3.1 用JK触发器设计一个同步时序电路,状态表如下

解:所要设计的电路有4个状态,需要用两个JK触发器实现。
(1)列状态转换真值表和激励表由表题6。3.1所示的状态表和JK触发器的激励表,可列出状态转换真值表和对各触发器的激励信号,如表题解6.3。1所示。

(2)求激励方程组和输出方程由表题解6.3.1画出各触发器J、K端和电路输出端y的卡诺图,如图题解6.3.1(a)所示。从而,得到化简的激励方程组

输出方程
Y=Q1Q0
Q1Q0A

由输出方程和激励方程话电路

6.3.4 试用下降沿出发的D触发器设计一同步时序电路,状态图如6.3.4(a),S0S1S2的编码如6.3.4(a)
解:图题6.3。4(b)以卡诺图方式表达出所要求的状态编码方案,即S0=00,Si=01,S2=10,S3为无效状态。电路需要两个下降沿触发的D触发器实现,设两个触发器的输出为Q1、Q0,输人信号为A,输出信号为Y

(1)由状态图可直接列出状态转换真值表,如表题解6。3.4所示。无效状态的次态可用无关项×表示。
(2)画出激励信号和输出信号的卡诺图。根据D触发器的特性方程,可由状态转换真值表直接画出2个卡诺图,如图题解6.3。4(a)所示。 |

(3)由卡诺图得激励方程

输出方程
Y=AQ1
(4)根据激励方程组和输出方程画出逻辑电路图,如图题解6.3.4(b)所示。
(5)检查电路是否能自启动。由D触发器的特性方程Q^←l=D,可得图题解6.3,4(b)所示电路的状态方程组为

代入无效状态11,可得次态为00,输出Y=1。如图(c)


6.5.1 试画出图题⒍⒌1所示电路的输出(Q3—Q0)波形,分析电路的逻辑功能。

解:74HC194功能由S1S0控制
00 保持,01右移 10 左移 11 并行输入
当启动信号端输人一低电平时,使S1=1,这时有S。=Sl=1,移位寄存器74HC194执行并行输人功能,Q3Q2Q1Q0=D3D2D1D0=1110。启动信号撤消后,由于Q。=0,经两级与非门后,使S1=0,这时有S1S0=01,寄存器开始执行右移操作。在移位过程中,因为Q3Q2、Q1、Q0中总有一个为0,因而能够维持S1S0=01状态,使右移操作持续进行下去。其移位情况如图题解6,5,1所示。
由图题解6.5。1可知,该电路能按固定的时序输出低电平脉冲,是一个四相时序脉冲产生电路。

6.5.6 试用上升沿触发的D触发器及门电路组成3位同步二进制加1计数器;画出逻辑图解:3位二进制计数器需要用3个触发器。因是同步计数器,故各触发器的CP端接同一时钟脉冲源。
(1)列出该计数器的状态表和激励表,如表题解6.5.6所示‘

(2) 用卡诺图化简,得激励方程

(3)画出电路

6.5.10 用JK触发器设计一个同步六进制加1计数器解:需要3个触发器
(1)状态表,激励表

(2)用卡诺图化简得激励方程

(3)画出电路图

(4)检查自启动能力。
当计数器进入无效状态110时,在CP脉冲作用下,电路的状态将按
110→111-→000 变化,计数器能够自启动。
6.5.15 试用74HCT161设计一个计数器,其计数状态为自然二进制数1001~1111。
解:由设计要求可知,74HCT161在计数过程中要跳过0000~1000九个状态而保留1001~1111七个状态。因此,可用“反馈量数法”实现:令74HCT161的数据输人端D3D2D1D0=1001,并将进位信号TC经反相器反相后加至并行置数使能端上。所设计的电路如图题解6。5.15所示。161为异步清零,同步置数。

6.5.18 试分析电路,说明电路是几进制计数器解:两片74HCT161级联后,最多可能有162=256个不同的状态。而用“反馈置数法”构成的图题6.5。18所示电路中,数据输人端所加的数据01010010,它所对应的十进制数是82,说明该电路在置数以后从01010010态开始计数,跳过了82个状态。因此,该计数器的模M=255-82=174,即一百七十四进制计数器。

6.5.19 试用74HCT161构成同步二十四一制计数器,要求采用两种不同得方法。
解:因为M=24,有16<M<256,所以要用两片74HCT161。将两芯片的CP端直接与计数脉冲相连,构成同步电路,并将低位芯片的进位信号连到高位芯片的计数使能端。用“反馈清零法”或“反馈置数法”跳过256-24=232个多余状态。
反馈清零法:利用74HCT161的“异步清零”功能,在第24个计数脉冲作用后,电路的输出状态为00011000时,将低位芯片的Q3及高位芯片的Q0信号经与非门产生清零信号,输出到两芯片的异步清零端,使计数器从00000000状态开始重新计数。其电路如图题解6.5.19(a)所示。
反馈置数法:利用74HCT161的“同步预置”功能,在两片74HCT161的数据输入端上从高位到低位分别加上11101000(对应的十进制数是232),并将高位芯片的进位信号经反相器接至并行置数使能端。这样,在第23个计数脉冲作用后,电路输出状态为11111111,使进位信号TC=1,将并行置数使能端置零。在第24个计数脉冲作用后,将11101000状态置人计数器,并从此状态开始重新计数。其电路如图题解6。5.19(b)所示。