第六章 时序逻辑电路
6.1 概述 （时序逻辑电路的特点和分类）
6.2 时序逻辑电路的分析方法
6.3 若干常用的时序逻辑电路
（寄存器、计数器）
6.4 时序逻辑电路的设计方法
6.5 时序逻辑电路中的竞争 -冒险现象
6.1 概述一、时序逻辑电路的特点如：串行加法器功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。
电路结构上：
①包含存储电路和组合电路
②存储电路的状态和输入信号共同决定输出存储电路组合电路二、时序电路的一般结构形式与功能描述方法输入信号输出信号输入信号输出信号
(,)YFXQ=输出方程 (,)ZGXQ=驱动方程
*(,)QHZQ=状态方程三、时序逻辑电路的分类
1,同步时序电路与异步时序电路同步：存储电路中所有触发器的时钟使用统一的
CLK，状态变化发生在同一时刻。
异步：没有统一的 CLK，触发器状态的变化先后不一
2,米利型和穆尔型
Mealy型：
Moore型：
(,)
()
YFXQ
YFQ
=
=
6.2 时序电路的分析方法
6.2.1 同步时序电路的分析方法目的,找出给定电路的逻辑功能，即找出在输入和 CLK
作用下，电路的次态和输出。
一般步骤 ——
①从给定电路写出每个触发器的 驱动方程 （触发器输入信号的逻辑函数式）。
②将驱动方程代入触发器的特性方程，得到 状态方程 。
③从给定电路写出 输出方程 。
123 1
21 2 13
312 32
1.
(),1
,()
,
JQQ K
J QK QQ
JQQKQ
′
==
′ ′′
==
驱动方程：
1231
212132
312323
2.
*
*( )
*
*
JK
QJQKQ
QQQQ
QQQQQQ
Q QQQ QQ
′′
=+
′′
=?
′′′
=+
′′
=+
代入 触发器的特性方程
，得状态方程：
32
3
QQY =
输出方程.
例
6.2.2 时序逻辑电路的状态转换表、状态转换图、
状态机流程图和时序图一、状态转换表
0 0 0 0 0 1 0
0 0 1 0 1 0 0
0 1 0 0 1 1 0
0 1 1 1 0 0 0
1 0 0 1 0 1 0
1 0 1 1 1 0 0
1 1 0 0 0 0 1
1 1 1 0 0 0 1
***
321321
QQQQQQY
1231
212132
312323
*( )
*
*
QQQQ
QQQQQQ
Q QQQ QQ
′′
=?
′′′
=+
′′
=+
32
QQY =
0 0 0 0 0
1 0 0 1 0
2 0 1 0 0
3 0 1 1 0
4 1 0 0 0
5 1 0 1 0
6 1 1 0 1
7 0 0 0 0
0 1 1 1 1
1 0 0 0 0
321
CLKQQQY
二、状态转换图
0 0 0 0 0
1 0 0 1 0
2 0 1 0 0
3 0 1 1 0
4 1 0 0 0
5 1 0 1 0
6 1 1 0 1
7 0 0 0 0
0 1 1 1 1
1 0 0 0 0
321
CLKQQQY
三、状态机流程图（ State Machine Chart）
状态框判断框条件输出框
=1
SM模块举例四,时序图
0
0
0
1
0
0
0
1
0
1
1
0
0
0
1
1
0
1
0
1
1
11
212
(1)
DQ
D AQ Q
′
=
=⊕⊕
驱动,方程
11
212
(2
*
*
)
QD
QAQQ
=
=⊕⊕
状态方程：
12 12 12 12
[( ) ( ) ]
(3)
Y AQQ AQQ AQQ AQQ
′′′′′′ ′′
=?=+
输出方程：
例
（ 5）状态转换图
00 01 10 11
0 01/0 10/0 11/0 00/1
1 11/1 00/0 01/0 10/0
A
21
**QQ Y
21
QQ
（ 4）状态转换表可见其功能为：可控计数器 ——
当A=0 时，为 4进制加法计数器；当 A=1
时，为 4进制减法计数器
（ 6）时序图
6.3 若干常用的时序逻辑电路
6.3.1 寄存器和移位寄存器一、寄存器
N位寄存器由N个触发器组成，用于存放一组 N位的二值代码。
74 75S
CLK
L
QD
由电平触发的同步
SR触发器组成。
高电平期间,
随改变。
03
~
0
CLK D D↑
由CMOS边沿触发器组成，
时，将 的状态存入触发器，
有异步置 功能。
74HC175
CMOS边沿触发 D触发器
1211
43
(1 0
,
)
TG TG Q
CLK
DQ D
TG TG Q
′′
′
→=
=
→
通,断 随着 而变化
，
通,断 反馈通路接通,保持自锁时
121
34 1
2
(
()
)
C
TG TG Q D
TG TG Q Q
K
D
L
′
′
→
′
′
→= =
↑
断,通 保持此前 的 状态通,断后，
二,移位寄存器 （存储 + 移位）
利用触发器的延迟时间，在 CLK↑
到达时，各触发器按照前一级触发器原来的状态翻转，即数据依次右移 1位
*
QD=
CLK D
I
Q
0
Q
1
Q
2
Q
3
000000
111000
200100
311010
411101
代码的移动情况
应 寄存代码，串 并转换，用,数值运算串入串出、串入并出并入串出、并入并出器件实例,74LS 194A,左 /右移，并行输入，
保持，异步置零等功能
1
S
0
S
1
S
′
0
S
′
1
D
1
Q
2
Q
1
10 1 10 0 10 2 10 1
11
11
*
Q
QQ
Q
S
SS Q SS Q SSQ SSD
RS
QS
=
′′ ′ ′
+?+ +
′
=
=
10
SS通过控制就可以选择芯片的工作状态
R’
D
S
1
S
0
工作状态
0 X X
置零
1 0 0
保持
1 0 1
右移
1 1 0
左移
1 1 1
并行输入扩展应用,用 2片 74LS 194A 接成8 位双向移位寄存器
2N8MY ×+×=
例
1
1
0
1 1
0
1
0
6.3.2 计数器作用：用于计数、分频、定时、产生节拍脉冲等同步计数器异步二进制十进制加法 74161
减法可逆 74LS191 74LS193
加法 74160
减法可逆 74LS190
二进制 74LS293 74LS393
十进制 74LS290
一、同步计数器
1,同步二进制计数器加法计数器,根据二进制加法运算规则可知：在一个多位二进制数末位加 1时，若其中第i 位以下各位皆为 1时，
则第 i位应翻转，而最低位的状态在每次加 1时都要改变。
例
1 0 1 1 0 1 1
1
+
1 0 1 1 1 0 0
0
12 0
1
...
iii
T
TQQ Q
≡
=
若用 T触发器构成计数器，则第 i位触发器输入端 T
i
的逻辑式应为：
,*QTQTQ
′ ′
= +特性方程
010
2013012
1TTQ
TQQTQQQ
==
==
各触发器 动 程,的驱 方
*
00
*
10101
*
2012 012
*
30123 0123
()
()
QQ
QQQQQ
QQQQQQQ
QQQQQQQQQ
′
=
′′
=+
′
′
=+
′
′
=+
：电路的状态方程
0123
CQQQQ=输出方程,
状态转换表状态转换图
0303
0100
0
16
1
:
8
1
:
4
1
:
2
1
:
:
fQfQ
fQfQ
fcp
计数器分频器器件实例,74161 4位同步二进制计数器工作状态
X 0 X X X 置 0（异步）
1 0 X X
预置数（同步）
X 1 1 0 1 保持（包括 C）
X 1 1 X 0 保持（ C=0）
1 1 1 1
计数
D
CLK R LD EP ET
′′
74161的逻辑图工作状态
X 0 X X X 置 0（异步）
1 0 X X
预置数（同步）
X 1 1 0 1 保持（包括 C）
X 1 1 X 0 保持（ C=0）
1 1 1 1
计数
D
CLK R LD EP ET
′′
减法计数器,根据二进制减法运算规则可知：在多位二进制数末位减 1，若第 i位以下皆为
0时，则第 i位应翻转。
若用 T触发器构成计数器，则第i 位触发器输入端 T
i
的逻辑式应为：
0
12 0
1
...
iii
T
TQQ Q
≡
′ ′′
=
可逆计数器 ——单时钟方式加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减工作状态
X11 X
保持
XX0 X 预置数( 异步)
0 1 0
加计数
0 1 1
减计数
I
CLK S LD U D
′ ′′
74LS191
0
11
00
1
() ()
ii
i jj
T
UU
TQQ
DD
==
=
′′
=+
∏∏
可逆计数器 ——双时钟方式
0
11
00
UD
ii
iUjDj
jj
CLK CLK CLK
CLK CLK Q CLK Q
==
=+
′
=+
∏ ∏
01012
QQCLKQQCLKCLK
DU
′′
+=
74LS193
1T ≡
2,同步十进制计数器加法计数器,在四位二进制计数器基础上修改，当计到 1001
时，则下一个 CLK电路状态回到0000 。
1
0
=T
3001
QQQT
′
=
201
TQQ=
030120123
QQQQQQQQT +?=
另外6种状态，也具有回归性，电路能自启动器件实例,74160 同步十进制计数器工作状态
X 0 X X X 置 0（异步）
1 0 X X
预置数（同步）
X 1 1 0 1 保持（包括 C）
X 1 1 X 0 保持（ C=0）
1 1 1 1
计数
D
CLK R LD EP ET
′′
减法计数器,对二进制减法计数器进行修改，在0000时减
“1”后跳变为1001，然后按二进制减法计数就行了。
1
0
=T
)(
′′′′′
′
=
123001
QQQQQT
)(
′′′′
′′
′′
=
32101012
QQQQQQQT
0123
QQQT =
另外6种状态，也具有回归性，电路能自启动十进制可逆计数器：基本原理与加法计数器和减法计数器一致，电路只用到 0000~1001的十个状态。
单时钟,74LS190,74LS168,CC4510
双时钟,74LS192,CC40192
二,异步计数器
1,二进制计数器加法计数器：在末位加1时，采取从低位到高位逐位进位的方式工作，各触发器的翻转不是同步的。
原则,每1位从“1,变,0”时，向高位发出进位，使高位翻转新状态的建立，要依次滞后一个传输延迟时间
t
pd
减法计数器:在末位减1时，采取从低位到高位逐位借位的方式工作，各触发器的翻转不是同步的。
原则：每1位从“0,变,1”时，向高位发出借位信号，
使高位翻转。
2、十进制计数器加法计数器：在4位二进制异步加法计数器的基础上修改而成，要跳过1010 ~ 1111 这六个状态。
123
4
56789 10
J=0 J=1
J=0
J=K=1
J=1 J=0
二－五－十进制 异步计数器 74LS290
输入端 输 出端
CLK
0
Q
0
二进制
Q
3
Q
3
CLK
1
五进制
CLK
0
十进制
R
01
,R
02
置零输入端
S
91
,S
92
置 9输入端用已有的 N进制芯片，经外电路的不同连接，组成M 进制计数器。
三、任意进制计数器的构成方法用 N进制构成M 进制置零法（复位法）
置数法（置位法）
M < N
M > N
串行进位方式并行进位方式整体置零方式整体置数方式
异步同步
异步同步
1,M < N
原理：计数循环过程中设法跳过 N－M 个状态。
S
M
置零信号
S
M-1
置零信号异步置零法同步置零法稳态中不含 S
M
S
0
S
M-1
M进制稳态中含 S
M-1
S
i+1
异步置数法稳态中不含 S
i+1
置数法（置位法）,通过给计数器重复置入某个数值的方法跳越 N-M个状态。可在任一状态下进行。
′
LD=0
S
i
同步置数法稳态含 S
i
′
LD=0
将十进制的 74160接成六进制计数器。
法一：异步置零法例,
工作状态
X 0 X X X 置 0（异步）
1 0 X X
预置数（同步）
X 1 1 0 1 保持（包括 C）
X 1 1 X 0 保持（ C=0）
1 1 1 1
计数
D
CLK R LD EP ET
′ ′
0置信 号缺点,作用时间短容易导致电路误动作。
法二：同步置数法置入 0000
置入 1001
1
2,M > N
①M=N
1
×N
2
先用前述方法分别接成 N
1
和
N
2
两个计数器，然后再连接这 2个计数器。 N
1
和 N
2
间的连接有两种方式：
a.并行进位方式,2芯片用同一个 CLK，低位片的进位输出作为高位片的工作状态控制信号；
b.串行进位方式：低位片的进位输出作为高位片的 CLK，两片始终同时处于计数状态。
用 2片十进制的 74160接成一百进制的计数器。例,
并行进位法串行进位法
②M 不可分解先用两片 N进制的计数器接成 一个大于M 进制的计数器，然后再采用整体置零或者整体置数的方法，与前述情况一样。
用 十进制的 74160接成二十九进制的计数器。
缺点：可靠性差，需要译码电路才能得到进位信号例,
整体置零（异步）
整体置数（同步）
四、移位寄存器型计数器
1.环形计数器不能自启动能自启动的环形计数器状态方程状态转换图环形计数器 优点：电路结构简单缺点,没有充分利用电路的状态移位寄存器型计数器的结构如下图所示 ——
2,扭环形计数器
,,...,)
0 0 1 n-1
D =F(Q Q Q
′
0n-1
若D =Q,则称为扭环形计数器不能自启动能自启动的扭环形计数器
012 3
DQQQ
′′
=+
6.4 同步时序逻辑电路的设计方法回忆分析方法的步骤。。。。。。
同步时序电路的分析 ——
目的,找出给定电路的逻辑功能，即找出在输入和 CLK
作用下，电路的次态和输出。
一般步骤 ——
①从给定电路写出每个触发器的 驱动方程 （触发器输入信号的逻辑函数式）。
②将驱动方程代入触发器的特性方程，得到 状态方程 。
③从给定电路写出 输出方程 。
设计的一般步骤 ——
一、逻辑抽象，得出状态转换图或状态转换表
1,确定输入 /输出变量、电路的状态数。
2,定义输入 /输出逻辑状态以及每个电路状态的含意，并对电路状态进行编号。
3,列出状态转换表，或画出状态转换图。
二、状态化简若两个状态在相同的输入下有相同的输出，并转换到同一个次态，则称为等价状态，可以合并。
6.4 同步时序逻辑电路的设计方法三、状态分配（编码）
1,确定触发器数目。
2,给每个电路状态规定对应的触发器状态组合。
四、选定触发器的类型，求出状态方程、驱动方程和输出方程。
五、画出逻辑图六、检查自启动与分析过程正好相反设计一个带有进位输出端的十三进制计数器例,
一、逻辑抽象、画出状态转换图无输入逻辑变量，只有进位输出信号十三个状态用 S
0
,S
1
,…,S
12
表示，输出为进位信号 C
二、状态已不能化简
M=13，触发器位数 n应取 4，因为：
43
2132 <<
三、状态分配状态编码
（状态转换表）
画出表示次态逻辑函数和进位输出函数的卡诺图
状态方程：
输出方程：
四、选用 JK触发器，求方程组
32
CQQ=
对状态方程进行转换，利用
*
QJQKQ
′ ′
=+
对照后，知：
五、画逻辑图六、检查电路能否自启动设计一个串行数据检测器，要求在连续输入三个或三个以上,1”时输出为 1，其余情况下输出为 0。
一、逻辑抽象、画出状态转换图用 X表示输入数据 用 Y表示输出（检测结果）
例,
二、状态化简三、状态分配取n=2，令 的00、01、10分别代表01
QQ
210
SSS,、
011
XQXQQ +=*
010
QQXQ
′′
=*
1
XQY =
四、选用 JK触发器，求方程组
110
11011
QXQXQ
QQXQXQQ
)()(
)(*
′′
+
′
=
′
++=
001
010
1QQQX
QQXQ
′
+
′′
=
′′
=
)(
*
011
XQXQQ +=*
010
QQXQ
′′
=*
五、画逻辑图
1
XQY =
六、检查电路能否自启动将状态 "11" 代入状态方程和输出方程，分别求 X=0/1下的次态和现态下的输出，得到：
1101
0000
01
01
===
===
YQQX
YQQX
，时，
，时，
**
**
能自启动作业
6.5 6.7 6.10
6.12 6.13 6.15
6.16 6.17 6.18
6.19 6.20 6.28
6.1 概述 （时序逻辑电路的特点和分类）
6.2 时序逻辑电路的分析方法
6.3 若干常用的时序逻辑电路
（寄存器、计数器）
6.4 时序逻辑电路的设计方法
6.5 时序逻辑电路中的竞争 -冒险现象
6.1 概述一、时序逻辑电路的特点如：串行加法器功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。
电路结构上：
①包含存储电路和组合电路
②存储电路的状态和输入信号共同决定输出存储电路组合电路二、时序电路的一般结构形式与功能描述方法输入信号输出信号输入信号输出信号
(,)YFXQ=输出方程 (,)ZGXQ=驱动方程
*(,)QHZQ=状态方程三、时序逻辑电路的分类
1,同步时序电路与异步时序电路同步：存储电路中所有触发器的时钟使用统一的
CLK，状态变化发生在同一时刻。
异步：没有统一的 CLK，触发器状态的变化先后不一
2,米利型和穆尔型
Mealy型：
Moore型：
(,)
()
YFXQ
YFQ
=
=
6.2 时序电路的分析方法
6.2.1 同步时序电路的分析方法目的,找出给定电路的逻辑功能，即找出在输入和 CLK
作用下，电路的次态和输出。
一般步骤 ——
①从给定电路写出每个触发器的 驱动方程 （触发器输入信号的逻辑函数式）。
②将驱动方程代入触发器的特性方程，得到 状态方程 。
③从给定电路写出 输出方程 。
123 1
21 2 13
312 32
1.
(),1
,()
,
JQQ K
J QK QQ
JQQKQ
′
==
′ ′′
==
驱动方程：
1231
212132
312323
2.
*
*( )
*
*
JK
QJQKQ
QQQQ
QQQQQQ
Q QQQ QQ
′′
=+
′′
=?
′′′
=+
′′
=+
代入 触发器的特性方程
，得状态方程：
32
3
QQY =
输出方程.
例
6.2.2 时序逻辑电路的状态转换表、状态转换图、
状态机流程图和时序图一、状态转换表
0 0 0 0 0 1 0
0 0 1 0 1 0 0
0 1 0 0 1 1 0
0 1 1 1 0 0 0
1 0 0 1 0 1 0
1 0 1 1 1 0 0
1 1 0 0 0 0 1
1 1 1 0 0 0 1
***
321321
QQQQQQY
1231
212132
312323
*( )
*
*
QQQQ
QQQQQQ
Q QQQ QQ
′′
=?
′′′
=+
′′
=+
32
QQY =
0 0 0 0 0
1 0 0 1 0
2 0 1 0 0
3 0 1 1 0
4 1 0 0 0
5 1 0 1 0
6 1 1 0 1
7 0 0 0 0
0 1 1 1 1
1 0 0 0 0
321
CLKQQQY
二、状态转换图
0 0 0 0 0
1 0 0 1 0
2 0 1 0 0
3 0 1 1 0
4 1 0 0 0
5 1 0 1 0
6 1 1 0 1
7 0 0 0 0
0 1 1 1 1
1 0 0 0 0
321
CLKQQQY
三、状态机流程图（ State Machine Chart）
状态框判断框条件输出框
=1
SM模块举例四,时序图
0
0
0
1
0
0
0
1
0
1
1
0
0
0
1
1
0
1
0
1
1
11
212
(1)
DQ
D AQ Q
′
=
=⊕⊕
驱动,方程
11
212
(2
*
*
)
QD
QAQQ
=
=⊕⊕
状态方程：
12 12 12 12
[( ) ( ) ]
(3)
Y AQQ AQQ AQQ AQQ
′′′′′′ ′′
=?=+
输出方程：
例
（ 5）状态转换图
00 01 10 11
0 01/0 10/0 11/0 00/1
1 11/1 00/0 01/0 10/0
A
21
**QQ Y
21
（ 4）状态转换表可见其功能为：可控计数器 ——
当A=0 时，为 4进制加法计数器；当 A=1
时，为 4进制减法计数器
（ 6）时序图
6.3 若干常用的时序逻辑电路
6.3.1 寄存器和移位寄存器一、寄存器
N位寄存器由N个触发器组成，用于存放一组 N位的二值代码。
74 75S
CLK
L
QD
由电平触发的同步
SR触发器组成。
高电平期间,
随改变。
03
~
0
CLK D D↑
由CMOS边沿触发器组成，
时，将 的状态存入触发器，
有异步置 功能。
74HC175
CMOS边沿触发 D触发器
1211
43
(1 0
,
)
TG TG Q
CLK
DQ D
TG TG Q
′′
′
→=
=
→
通,断 随着 而变化
，
通,断 反馈通路接通,保持自锁时
121
34 1
2
(
()
)
C
TG TG Q D
TG TG Q Q
K
D
L
′
′
→
′
′
→= =
↑
断,通 保持此前 的 状态通,断后，
二,移位寄存器 （存储 + 移位）
利用触发器的延迟时间，在 CLK↑
到达时，各触发器按照前一级触发器原来的状态翻转，即数据依次右移 1位
*
QD=
CLK D
I
Q
0
Q
1
Q
2
Q
3
000000
111000
200100
311010
411101
代码的移动情况
应 寄存代码，串 并转换，用,数值运算串入串出、串入并出并入串出、并入并出器件实例,74LS 194A,左 /右移，并行输入，
保持，异步置零等功能
1
S
0
S
1
S
′
0
S
′
1
D
1
Q
2
Q
1
10 1 10 0 10 2 10 1
11
11
*
Q
Q
S
SS Q SS Q SSQ SSD
RS
QS
=
′′ ′ ′
+?+ +
′
=
=
10
SS通过控制就可以选择芯片的工作状态
R’
D
S
1
S
0
工作状态
0 X X
置零
1 0 0
保持
1 0 1
右移
1 1 0
左移
1 1 1
并行输入扩展应用,用 2片 74LS 194A 接成8 位双向移位寄存器
2N8MY ×+×=
例
1
1
0
1 1
0
1
0
6.3.2 计数器作用：用于计数、分频、定时、产生节拍脉冲等同步计数器异步二进制十进制加法 74161
减法可逆 74LS191 74LS193
加法 74160
减法可逆 74LS190
二进制 74LS293 74LS393
十进制 74LS290
一、同步计数器
1,同步二进制计数器加法计数器,根据二进制加法运算规则可知：在一个多位二进制数末位加 1时，若其中第i 位以下各位皆为 1时，
则第 i位应翻转，而最低位的状态在每次加 1时都要改变。
例
1 0 1 1 0 1 1
1
+
1 0 1 1 1 0 0
0
12 0
1
...
iii
T
TQQ Q
≡
=
若用 T触发器构成计数器，则第 i位触发器输入端 T
i
的逻辑式应为：
,*QTQTQ
′ ′
= +特性方程
010
2013012
1TTQ
TQQTQQQ
==
==
各触发器 动 程,的驱 方
*
00
*
10101
*
2012 012
*
30123 0123
()
()
QQQQQ
QQQQQQQ
QQQQQQQQQ
′
=
′′
=+
′
′
=+
′
′
=+
：电路的状态方程
0123
CQQQQ=输出方程,
状态转换表状态转换图
0303
0100
0
16
1
:
8
1
:
4
1
:
2
1
:
:
fQfQ
fQfQ
fcp
计数器分频器器件实例,74161 4位同步二进制计数器工作状态
X 0 X X X 置 0（异步）
1 0 X X
预置数（同步）
X 1 1 0 1 保持（包括 C）
X 1 1 X 0 保持（ C=0）
1 1 1 1
计数
D
CLK R LD EP ET
′′
74161的逻辑图工作状态
X 0 X X X 置 0（异步）
1 0 X X
预置数（同步）
X 1 1 0 1 保持（包括 C）
X 1 1 X 0 保持（ C=0）
1 1 1 1
计数
D
CLK R LD EP ET
′′
减法计数器,根据二进制减法运算规则可知：在多位二进制数末位减 1，若第 i位以下皆为
0时，则第 i位应翻转。
若用 T触发器构成计数器，则第i 位触发器输入端 T
i
的逻辑式应为：
0
12 0
1
...
iii
T
TQQ Q
≡
′ ′′
=
可逆计数器 ——单时钟方式加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减工作状态
X11 X
保持
XX0 X 预置数( 异步)
0 1 0
加计数
0 1 1
减计数
I
CLK S LD U D
′ ′′
74LS191
0
11
00
1
() ()
ii
i jj
T
UU
TQQ
DD
==
=
′′
=+
∏∏
可逆计数器 ——双时钟方式
0
11
00
UD
ii
iUjDj
jj
CLK CLK CLK
CLK CLK Q CLK Q
==
=+
′
=+
∏ ∏
01012
QQCLKQQCLKCLK
DU
′′
+=
74LS193
1T ≡
2,同步十进制计数器加法计数器,在四位二进制计数器基础上修改，当计到 1001
时，则下一个 CLK电路状态回到0000 。
1
0
=T
3001
QQQT
′
=
201
TQQ=
030120123
QQQQQQQQT +?=
另外6种状态，也具有回归性，电路能自启动器件实例,74160 同步十进制计数器工作状态
X 0 X X X 置 0（异步）
1 0 X X
预置数（同步）
X 1 1 0 1 保持（包括 C）
X 1 1 X 0 保持（ C=0）
1 1 1 1
计数
D
CLK R LD EP ET
′′
减法计数器,对二进制减法计数器进行修改，在0000时减
“1”后跳变为1001，然后按二进制减法计数就行了。
1
0
=T
)(
′′′′′
′
=
123001
QQQQQT
)(
′′′′
′′
′′
=
32101012
QQQQQQQT
0123
QQQT =
另外6种状态，也具有回归性，电路能自启动十进制可逆计数器：基本原理与加法计数器和减法计数器一致，电路只用到 0000~1001的十个状态。
单时钟,74LS190,74LS168,CC4510
双时钟,74LS192,CC40192
二,异步计数器
1,二进制计数器加法计数器：在末位加1时，采取从低位到高位逐位进位的方式工作，各触发器的翻转不是同步的。
原则,每1位从“1,变,0”时，向高位发出进位，使高位翻转新状态的建立，要依次滞后一个传输延迟时间
t
pd
减法计数器:在末位减1时，采取从低位到高位逐位借位的方式工作，各触发器的翻转不是同步的。
原则：每1位从“0,变,1”时，向高位发出借位信号，
使高位翻转。
2、十进制计数器加法计数器：在4位二进制异步加法计数器的基础上修改而成，要跳过1010 ~ 1111 这六个状态。
123
4
56789 10
J=0 J=1
J=0
J=K=1
J=1 J=0
二－五－十进制 异步计数器 74LS290
输入端 输 出端
CLK
0
Q
0
二进制
Q
3
Q
3
CLK
1
五进制
CLK
0
十进制
R
01
,R
02
置零输入端
S
91
,S
92
置 9输入端用已有的 N进制芯片，经外电路的不同连接，组成M 进制计数器。
三、任意进制计数器的构成方法用 N进制构成M 进制置零法（复位法）
置数法（置位法）
M < N
M > N
串行进位方式并行进位方式整体置零方式整体置数方式
异步同步
异步同步
1,M < N
原理：计数循环过程中设法跳过 N－M 个状态。
S
M
置零信号
S
M-1
置零信号异步置零法同步置零法稳态中不含 S
M
S
0
S
M-1
M进制稳态中含 S
M-1
S
i+1
异步置数法稳态中不含 S
i+1
置数法（置位法）,通过给计数器重复置入某个数值的方法跳越 N-M个状态。可在任一状态下进行。
′
LD=0
S
i
同步置数法稳态含 S
i
′
LD=0
将十进制的 74160接成六进制计数器。
法一：异步置零法例,
工作状态
X 0 X X X 置 0（异步）
1 0 X X
预置数（同步）
X 1 1 0 1 保持（包括 C）
X 1 1 X 0 保持（ C=0）
1 1 1 1
计数
D
CLK R LD EP ET
′ ′
0置信 号缺点,作用时间短容易导致电路误动作。
法二：同步置数法置入 0000
置入 1001
1
2,M > N
①M=N
1
×N
2
先用前述方法分别接成 N
1
和
N
2
两个计数器，然后再连接这 2个计数器。 N
1
和 N
2
间的连接有两种方式：
a.并行进位方式,2芯片用同一个 CLK，低位片的进位输出作为高位片的工作状态控制信号；
b.串行进位方式：低位片的进位输出作为高位片的 CLK，两片始终同时处于计数状态。
用 2片十进制的 74160接成一百进制的计数器。例,
并行进位法串行进位法
②M 不可分解先用两片 N进制的计数器接成 一个大于M 进制的计数器，然后再采用整体置零或者整体置数的方法，与前述情况一样。
用 十进制的 74160接成二十九进制的计数器。
缺点：可靠性差，需要译码电路才能得到进位信号例,
整体置零（异步）
整体置数（同步）
四、移位寄存器型计数器
1.环形计数器不能自启动能自启动的环形计数器状态方程状态转换图环形计数器 优点：电路结构简单缺点,没有充分利用电路的状态移位寄存器型计数器的结构如下图所示 ——
2,扭环形计数器
,,...,)
0 0 1 n-1
D =F(Q Q Q
′
0n-1
若D =Q,则称为扭环形计数器不能自启动能自启动的扭环形计数器
012 3
DQQQ
′′
=+
6.4 同步时序逻辑电路的设计方法回忆分析方法的步骤。。。。。。
同步时序电路的分析 ——
目的,找出给定电路的逻辑功能，即找出在输入和 CLK
作用下，电路的次态和输出。
一般步骤 ——
①从给定电路写出每个触发器的 驱动方程 （触发器输入信号的逻辑函数式）。
②将驱动方程代入触发器的特性方程，得到 状态方程 。
③从给定电路写出 输出方程 。
设计的一般步骤 ——
一、逻辑抽象，得出状态转换图或状态转换表
1,确定输入 /输出变量、电路的状态数。
2,定义输入 /输出逻辑状态以及每个电路状态的含意，并对电路状态进行编号。
3,列出状态转换表，或画出状态转换图。
二、状态化简若两个状态在相同的输入下有相同的输出，并转换到同一个次态，则称为等价状态，可以合并。
6.4 同步时序逻辑电路的设计方法三、状态分配（编码）
1,确定触发器数目。
2,给每个电路状态规定对应的触发器状态组合。
四、选定触发器的类型，求出状态方程、驱动方程和输出方程。
五、画出逻辑图六、检查自启动与分析过程正好相反设计一个带有进位输出端的十三进制计数器例,
一、逻辑抽象、画出状态转换图无输入逻辑变量，只有进位输出信号十三个状态用 S
0
,S
1
,…,S
12
表示，输出为进位信号 C
二、状态已不能化简
M=13，触发器位数 n应取 4，因为：
43
2132 <<
三、状态分配状态编码
（状态转换表）
画出表示次态逻辑函数和进位输出函数的卡诺图
状态方程：
输出方程：
四、选用 JK触发器，求方程组
32
CQQ=
对状态方程进行转换，利用
*
QJQKQ
′ ′
=+
对照后，知：
五、画逻辑图六、检查电路能否自启动设计一个串行数据检测器，要求在连续输入三个或三个以上,1”时输出为 1，其余情况下输出为 0。
一、逻辑抽象、画出状态转换图用 X表示输入数据 用 Y表示输出（检测结果）
例,
二、状态化简三、状态分配取n=2，令 的00、01、10分别代表01
210
SSS,、
011
XQXQQ +=*
010
QQXQ
′′
=*
1
XQY =
四、选用 JK触发器，求方程组
110
11011
QXQXQ
QQXQXQQ
)()(
)(*
′′
+
′
=
′
++=
001
010
1QQQX
QQXQ
′
+
′′
=
′′
=
)(
*
011
XQXQQ +=*
010
QQXQ
′′
=*
五、画逻辑图
1
XQY =
六、检查电路能否自启动将状态 "11" 代入状态方程和输出方程，分别求 X=0/1下的次态和现态下的输出，得到：
1101
0000
01
01
===
===
YQQX
YQQX
，时，
，时，
**
**
能自启动作业
6.5 6.7 6.10
6.12 6.13 6.15
6.16 6.17 6.18
6.19 6.20 6.28
