第14章 触发器和时序逻辑电路（讲课4学时，共2次课）
第 1 次课 RS、JK、D触发器
一．学时:2学时
二.目的要求:
1．了解RS，JK，D触发器的组成
2．掌握RS，JK，D触发器的功能
三.重点:
RS，JK，D触发器的功能
四.难点: 触发器的逻辑状态表
五．教学方式：多媒体
六．习题安排：14.1.1 、14.1.2 、14.4.4
七、主要内容
14．1 双稳态触发器
1．RS触发器
基本RS触发器
①构成：基本RS触发器由两个与非门交叉联接而成。
触发器有两个稳定状态：0态和1态
相应的输入端分别称为直接复位端或直接置0端（）和直接置位端或直接置1端（）
基本RS触发器的逻辑状态表
Q
0
1
1
0
1
0
1
0
0
1
不变
不变
基本RS触发器的图形符号
可控RS触发器
控RS触发器的逻辑图
②可控RS触发器的逻辑状态表
R
S
Qn+1
0
0
1
1
0
1
0
1
Qn
1
0
不定
2. JK触发器
(1)主从型JK触发器的逻辑图(见P376图14.1.5):
它由两个可控RS触发器串联组成，分别称为主触发器和从触发器。
(2)主从型JK触发器的逻辑功能：
①=1，K=1时计数能：
②=0，K=0保持功能
③=1，K=0时置1功能
④=0，K=1置0功能
(3)JK触发器的逻辑状态表:
J
K
Qn+1
0
0
Qn
0
1
0
1
0
1
1
1
n
3. D触发器
(1) D触发器的功能定义：
某个时钟脉冲来到之后输出端Q的状态和该脉冲来到之前输入端D的状态一致，即Qn+1=D
(2) D的逻辑状态表:
D
Qn+1
0
0
1
1
问题讨论
试述RS，JK，D等各种触发顺的逻辑功能，并默写出其逻辑状态表
将JK触发器的J和K端悬空，试分析其逻辑功能。
第 2 次课 寄存器、计数器
一．学时:2学时
二.目的要求:
了解寄存器、计数器的分类
熟悉寄存器、计数器的功能
掌握集成计数器的应用
三.重点:集成计数器的应用
四.难点:计数器的功能分析
五．教学方法：多媒体
六．习题安排：14.1.5
七、主要内容
14．2寄存器
寄存器用来暂时存放参与运算的数据和运算结果。
寄存器常分为数码寄存器和移位寄存器两种，其区别在于有无移位的功能
1.数码寄存器 (1)电路图形：(见P379图14.2.1)
由D触发器（上升沿触发）组成的四位数码寄存器。
(2)工作原理
①先复位（清零），使四个触发器FF3~FF0全处于态。
②当“寄存器指令”）正脉冲到来时，四位二进制数d3d2d1d0就存入四个触发器
2．移位寄存器
电路图(见P379图14.2.2)
图14.2.2是由JK触发器组成的四位移位寄存器.
工作原理:
设寄存的二进制数为1011,按移位脉冲(即时钟脉冲)的工作节拍从高位到低位依次串行送到D端
工作之初先清零.首先D=1,第一个移位脉冲的下降沿来到时使触发器FF0翻转,Q0=1, 其他仍保持0态;
接着D=0,第二个移位脉冲的下降沿来到时使FF0和FF1同时翻转,由于FF1的J=1,FF0的J=0,所以Q1=1,Q0=0,Q2和Q3仍为0;
以后过程如表14.2.1所示,移位一次,存入一个新数码,直到第四个脉冲的下降沿来到时,存数结束.这时,可以从四个触发器的Q端得到并行的数码输出.
表14.2.1 移位寄存器的状态表
移位脉冲数
寄存器中的数码
移位过程
Q3
Q2
Q1
Q0
0
0
0
0
0
清零
1
0
0
0
1
左移一位
2
0
0
1
0
左移二位
3
0
1
0
1
左移三位
4
1
0
1
1
左移四位
14．3 计数器
计算器能累计输入脉冲的数目，可以进行加法、减法或两者兼有的计数，可分为二进制计数器、十进制计数器及任意进制计算器
二进制计数器
表14.3.1 四位二进制加法状态表
异步二进制加法计数器
表14.3.1 四位二进制加法计数器的状态表
计数脉冲数
二进制数
十进制数
Q3
Q2
Q1
Q0
0
0
0
0
0
0
1
0
0
0
1
1
2
0
0
1
0
2
3
0
0
1
1
3
4
0
1
0
0
4
5
0
1
0
1
5
6
0
1
1
0
6
7
0
1
1
1
7
8
1
0
0
0
8
9
1
0
0
1
9
10
1
0
1
0
10
11
1
0
1
1
11
12
1
1
0
0
12
13
1
1
0
1
13
14
1
1
1
0
14
15
1
1
1
1
15
①每一个计数脉冲,最低位触发器翻转一次;
②位触发器是在相信的低位触发器从1变为0进位时翻转
因此可用四个主从型JK触发器来组成异步二进制加法计数器(如P381图14.3.1所示)
(2)进制加法计数器
第一位触发器FF0，每来一个计数脉冲就翻转一次，故J0=K0=1；
第二位触发器FF1，在Q0=1时再来一个脉冲才翻转，故J1=K1=Q0；
③ 第三位触发器FF2，在Q1=Q0=1时再来一个脉冲才翻转，故J2=K2=Q1Q0；
④ 第四位触发器FF3，在Q2=Q1=Q0=1时再一个脉冲才翻转，故J3=K3=Q2Q1Q0
2．十进制计数器
表 14.3.2 8421码十进制加法计数器的状态表：
计数脉冲数
二进制数
十进制数
Q3
Q2
Q1
Q0
0
0
0
0
0
0
1
0
0
0
1
1
2
0
0
1
0
2
3
0
0
1
1
3
4
0
1
0
0
4
5
0
1
0
1
5
6
0
1
1
0
6
7
0
1
1
1
7
8
1
0
0
0
8
9
1
0
0
1
9
10
0
0
0
0
进位
(1)同步十进制加法计数器
与二进制加法计数器比较，来第十个脉冲不是由1001变为1010，而是恢复0000。
JK的逻辑关系式：
第一位触发器FF0，每来一个计数器脉冲就翻转一次，故J0=1，K0=1
第二位触发器FF1，在Q0=1时再来一个脉冲翻转，但在Q3=1时不得翻转，帮J1=Q0Q3非，K1=Q0
第三位触发器FF2，在Q1=Q0=1时再来一个脉冲翻转，故J2=Q1Q0，K2=Q1Q0
第四位触发器FF3，在Q2=Q1=Q0=1时再来一个脉冲翻转，当来第十个脉冲时应由1翻转为0，故J3=Q2Q1Q0，K3=Q0
同步十进制加法计数器的逻辑图(见P383图14.3.4)
(2) 二-五-十进制计数器
①CT74LS290型二-十进制计数器的逻辑图
② 外引线排列图
功能表
④反馈置0法。
应用举例：
数字钟表中的分、秒计数器都是六十进制，试用丙片CT74LS290型二-五-十进制计数器联成十进制。
【解】六十进制计数器由两位组成部分，个位（1）为十进制，十位（2）为六进制，电路联接如图：
个位一最高Q3联到十位的CP0
个位十进制计数器经过十个循环一次，每当第十个脉冲来到后，Q3由1变为0，相当于一个下降沿，使十位六进制计数器计数。个位计数器经过十个脉冲，计数0110；经过二十小时脉冲，计数为0010；依此类推，经过六十个脉冲，计数为0110。接着，立即清零，个位和十位计数器都恢复为0000。
