第四章 组合逻辑电路
第一节 组合逻辑电路的分析
第二节 组合逻辑电路的设计
第三节 常用组合逻辑电路
第四节 组合逻辑电路的竞争冒险现象
复习
CMOS门的特点？
CMOS门使用时要特别注意什么？
TTL门使用时要特别注意什么？
CMOS门和 TTL门的接口电路要考虑哪两个问题？
第三章 逻辑门电路的学习重点是什么？
内容提要
小规模集成电路 (SSI)构成 组合逻辑电路的
一般分析方法和设计方法。
常用组合逻辑电路的基本工作原理及常用
中规模集成（ MSI）组合逻辑电路的逻辑功
能、使用方法和应用举例。
第四章 组合逻辑电路
数字电路分类：组合逻辑电路和时序
逻辑电路 。
组合逻辑电路, 任意时刻的输出仅仅
取决于当时的输入信号，而与电路原来的
状态无关。
组合逻辑电路的分析方法
分析的主要步骤如下：
(1)根据已知电路，写出表达式；
(2)由逻辑表达式列出真值表（表达式比较复
杂的需简化后再列出真值表）；
(3)所文字叙述该真值表描述的逻辑功能。
第一节 组合逻辑电路的分析
小规模集成电路是指每片在十个门以下的集成芯片。
所谓组合逻辑电路的分析，就是根据给定的逻辑
电路图，求出电路的逻辑功能。
举例说明组合逻辑电路的分析方法
例,试分析右
图所示电路的逻辑
功能。
解：第一步：
根据已知电路，可
以写输出 F的逻辑
表达式为：
逻辑电路图
BCACABF ???
第二步：可变换为
F = AB+AC+BC
第三步：列出真值表如
表 3-1所示。
Ａ Ｂ Ｃ F
０ ０ ０ ０
０ ０ １ ０
０ １ ０ ０
０ １ １ １
１ ０ ０ ０
１ ０ １ １
１ １ ０ １
１ １ １ １
真值表
第四步：确定电路的逻
辑功能。
由真值表可知，三个变
量输入 Ａ, Ｂ, Ｃ,只有两
个及两个以上变量取值为 1
时，输出才为 1。可见电路
可实现 多数表决 逻辑功能。
BCACABF ???
例 4-1,试分析如图 4－
1－ 2所示的组合逻辑电路。
解：由图可见，
该电路为三级门电
路。逐级写出表达
式，就得到输出端
的逻辑函数表达式
为：
图 4－ 1－ 2 例 4－ 1电路图
A B CCA B CBA B CAF ???
ABCCBA ??
例,分析下图所示电路的逻辑功能。
逻辑电路图
根据表达式列出真值
表如表 4-1-1所示。
由真值表看出，该逻辑
电路的逻辑功能是全 0或者
全 1判断电路，即三变量一
致电路。
表 4-1-1 例 4-1真值表
Ａ Ｂ Ｃ F
0 0 0 1
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
解：为了方便写表达式，在图中标注中间变
量，比如 F1,F2和 F3。
S
BA
BABA
BABA
ABBABA
ABBABA
BFAF
FF
??
??
???
??
??
??
?
))((
11
32
ABABFC ??? 1
真值表 该电路实现两个一位
二进制数相加的功能。 S
是它们的和,C是向高位
的进位。由于这一加法器
电路没有考虑低位的进位，
所以称该电路为半加器。
根据 S和 C的表达式，将原
电路图改画成图（ b）所
示的逻辑图。图（ b）逻辑图
作业题
1,4-1
2,4-2
第二节 组合逻辑电路的设计
组合逻辑电路的设计步骤：
(1)分析设计要求，列出真值表，用卡诺图化简逻
辑函数，写出设置输入函数最简与或表达式；
(2)在最简式 F中，寻找有用的添加项，提取公共
因子，再用公共尾部替代，最后变换为与非式；
(3)根据函数 F的与非表达式画出电路图。
与分析过程相反, 组合逻辑电路的设计是根据给
定的实际逻辑问题, 求出实现其逻辑功能的最简单的
逻辑电路 。
一、用与非门设计组合逻辑电路
例 4－ 3 试设计一个“三变量不一致”组合逻辑电路
解 根据三变量不一致的逻辑功能要求列
出真值表，如表 4－ 2－ 1所示。
表 4－ 2－ 1 例 4－ 3真值表
Ａ Ｂ Ｃ F
0 0 0 0
0 0 1 1
0 1 1 1
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
由真值表写出函数 F的卡诺图
由卡诺图写出函数 F的最简与或式为
CBCABAF ???
最后，变换为与非
的形式
? ? ? ? ? ?
ABCCABCBABCA
ABCCABCBABCA
ABCACBBCA
BACCABCBA
CABACBCBCABAF
???
???
???
??????
??????
ABCCABCBABCAF ????
根据表达式式画出电
路图 4－ 2－ 2
图 4－ 2－ 2 例 4－ 3电路图
组合逻辑电路设计方法举例。
例：一火灾报警系统，设有 烟感、温感和紫外
光感 三种类型的火灾探测器。为了防止误报警，只
有当其中有两种或两种以上类型的探测器发出火灾
检测信号时，报警系统 产生报警控制信号。 设计一
个产生报警控制信号的电路。
解,(1)分析设计要求，设输入输出变量并逻辑赋值；
输入变量：烟感 A,温感 B，紫外线光感 C；
输出变量：报警控制信号 Y。
逻辑赋值：用 1表示肯定，用 0表示否定。
(2)列真值表；
把逻辑关系转换成数字表示形式；
真值表
Ａ Ｂ Ｃ Ｙ
０ ０ ０ ０
０ ０ １ ０
０ １ ０ ０
０ １ １ １
１ ０ ０ ０
１ ０ １ １
１ １ ０ １
１ １ １ １
(3) 由真值表写逻辑表
达式，并化简；
化简得最简式：
逻辑电路图
(4) 画逻辑电路图：
用与非门实现，其逻辑图与例 4-1相同。
如果作以下变换：
用一个与或非门加一个非门就可以实现，
其逻辑电路图如图所示。
二、用或非门设计组合逻辑电路
例 4-4 试写出函数 F(A,B,C)=∑m(0,1,3,4,5)
的对偶函数的标准与或式。
解
首先将函数 F用卡诺图化简,写出函数 F的
最简与或式为
根据对偶原理写出函数 F的对偶函数 F*
BCAF ??
? ?BCAF ??*
CBACBACBA
CBBA
???
??
即
? ? ? ?5,1,0,,* ?? mCBAF
又函数 F的反函数的标准与或式为
? ? ? ?7,6,2,,?? mCBAF
4-3
4-4
4-5
作业题
第三节 常用的组合逻辑电路
经常使用的组合逻辑电路：编码器、译
码器、数据选择器、数值比较器、加法
器、函数发生器、奇偶效验器、发生器
等。
一, 编码器
编码,就是在选定的一系列二进制数码中, 赋予每个二进
制数码以某一固定含义 。 能完成编码功能的电路称为 编码器 。
X/Y
… …
图 4-1-7 编码器
通用逻辑符号
在电子设备中将字符变换成二进制数,
叫做 字符编码 。
用二进制数码表示十进制数, 叫做 二－
十进制编码 。
根据编码的概念, 编码器的输入端子数
N和输出端子数 n应该满足关系式,Nn≤2。
目前经常使用的编码器有普通编码器和优
先编码器两种 。
能识别输入（请求编码）信号的优先
级别，并进行编码的逻辑部件称为 优先编
码器
1、普通编码器
所谓 8线，是指有 8个输入端，分别用
来表示 76543210 IIIIIIII,、、、、、、
规定：在任一瞬间各输入
端中只能一路有信号输入，而
其余输入端无信号输入。
设有信号用逻辑 0表示，无信号用 1表示，则
可列出真值表，如表 4－ 3－ 1所示。
例 4－ 6 试设计一个 8线－ 3线编码器。
I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0
0 1 1 1 1 1 1 1 ０ ０ ０
1 0 1 1 1 1 1 1 ０ ０ １
1 1 0 1 1 1 1 1 ０ １ ０
1 1 1 0 1 1 1 1 ０ １ １
1 1 1 1 0 1 1 1 １ ０ ０
1 1 1 1 1 0 1 1 １ ０ １
1 1 1 1 1 1 0 1 １ １ ０
1 1 1 1 1 1 1 0 １ １ １
由 4－ 3－ 1列出的真值表写出相应的逻辑表达式
?
?
?
?
?
????
????
????
765432107654321076543210765432100
765432107654321076543210765432101
765432107654321076543210765432102
IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY
IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY
IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY
观察真值表 4－ 3－ 1，对应表中
只有 8个状态，而其余 248个状态所
对应的最小项均为约束项，利用约
束项化简得,??
?
?
?
????
????
????
75310
76321
76542
IIIIY
IIIIY
IIIIY
若用与非门实现，需将上式化成与非形式，
如图 4－ 3－ 3所示。
?
?
?
?
?
?
?
?
?
?
75310
76321
76542
IIIIY
IIIIY
IIIIY
图 4－ 3－ 1 例 4－ 6电路图
图 4－ 3－ 2 为例 4－ 6逻辑符号
在普通编码器中，任
何时刻只允许输入一个有
效编码请求信号，否则输
出将发生混乱，为此，设
计优先编码器。
在优先编码器中，允许同时输入两个以上的有效编码请
求信号。
当几个输入信号同时出现时，只对其中优先权最高
的一个进行编码。
≥1
& ≥1
&
&
&
& ≥1
&
&
&
& ≥1
&
&
&
&
..
..
..
..
..
.
.
.
.
.11,
11,
11,
11,
1
1
1
1
.
..
.
.
.
.
..
.
.
.
.
.
.
.
YS(15)
YEX(14)
Y0(9)
Y1(7)
Y2(6)
(5)ST
(4)IN7
(3)IN6
(2)IN5
(1)IN4
(13)IN3
(12)IN2
(11)IN1
(10)IN0
图 4-3-3 优先编码器逻辑图
例 4－ 7 分析图 4－ 3－ 3所示 8线－ 3线优先编码器的逻辑功能。
表 4－ 3－ 2 8线－ 3线优先编码器真值表
输 入 输 出
ST IN0 IN1 IN2 IN3 IN4 IN5 IN6 IN7 Y2 Y1 Y0 YEX YS
1 × × × × × × × × 1 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 1 1 0
0 × × × × × × × 0 0 0 0 0 1
0 × × × × × × 0 1 0 0 1 0 1
0 × × × × × 0 1 1 0 1 0 0 1
0 × × × × 0 1 1 1 0 1 1 0 1
0 × × × 0 1 1 1 1 1 0 0 0 1
0 × × 0 1 1 1 1 1 1 0 1 0 1
0 × 0 1 1 1 1 1 1 1 1 0 0 1
0 0 1 1 1 1 1 1 1 1 1 1 0 1
1－高电平, 0－低电平, × －任意, 输入低电平有效 。
8线 -3线优先编码器真值表
返回选通输入端, 低电平有效 。
选通输出端, 高电平有效 。
扩展端, 低电平有效 。
图 4－ 3－ 5 8线－ 3线扩展为 16线－ 4线影响编码器
若高位片的输入中有低电平，则由于对应的 YS=1，使得低位片输出
被封锁，结果取决于高位片的输出。反之则取决于低位片的输出。
8线 -3线优先编码器：
CT54148/CT74148
CT54LS148/CT74LS148
CC4532
常用中规模优先编码器
10线 -4线优先编码器：
CT54147/CT74147
CT54LS147/CT74LS147
CC40147
4-6
4-7
作业题
二, 译码器
译码 是编码的逆过程, 将输入的每个二进制代码赋予的含义
,翻译, 过来, 并给出相应的输出信号 。 具有译码功能的逻辑
部件称为 译码器 。
译码器分为变量译码器、码
制变换器和数字显示器。
逻辑符号为：
1,2线－ 4线变量译码器
图 4－ 3－ 8 2线－ 4线译码器
根据译码的概念, 译码器
的输出端子数 N和输入端子数 n
之间应该满足关系式,N≤2n。
写输出表达式,
STAAY
STAAY
STAAY
STAAY
??
??
??
??
010
011
012
013
由输出表达式列真值表。
由真值表可见, 在选通
端 ST（ 低电平有效 ） 为 0时,
对应译码地址输入端 A1,A0
的每一组代码输入, 都能译
成在对应输出端输出低电平
0。
在译码的过程中, 任何
时刻只有一个输出端为有效
电平, 且其余输出端都为相
反的电平 。
ST A1 A0 Y3 Y2 Y1 Y0
1 × × 1 1 1 1
0 0 0 1 1 1 0
0 0 1 1 1 0 1
0 1 0 1 0 1 1
0 1 1 0 1 1 1
表 4-3-4 2线 -4线译码器真值表
1－高电平, 0－低电平, × －任意, 低电平有效 。
图 4－ 3－ 9 2线－ 4线译码器的逻辑符号
ST
BIN/OCTⅡ
1 2 EN
图 4-3-10 2线 -4线译码器
扩展成 3线 -8线译码器
A0
3 2 1 0
Y4Y5Y6Y7 Y0Y1Y2Y3
BIN/OCTⅠ
1 2 EN
3 2 1 0
1
A1 A2
ST
11111110111
11111101011
11111011101
11110111001
11101111110
11011111010
10111111100
01111111000
Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2
表 4-1-5 图 4-1-13所示电路功能表
注意,新增的输入端一般作为最高位输入端, 这样可以使
得输出端排列有序 。
用 2线 -4线译码器扩展成 3线 -8线译码器 。
２, 3线 -8线译码器
表 4-3-6 3线 -8线译码器真值表
图 4－ 3－ 12 3线－ 8线译码器逻辑器符号
３, 码制变换译码器 （ 4线 -10线译码器 ）
将各种十进制（ BCD）变换为十进制数
码的译码器称为 码制译码器 。
表 4-3-7 4线 -10线译码器真值表
图 4-3-14 4线 -10线译码器
逻辑符号
用 2线 -4线和 4线 -10线译码器扩展成 5线 -32线译码器 。
图 4-3-15 利用 BIN/OCT和 BCD/DEC构成 5线 -32线译码器
片 Ⅰ 产生 4个片选通信号, 每次选中一片 4线 -10线译码器,
从 8个输出端中输出一个有效信号, 其余各片输出均为 1。
4.数字显示器
七段显示译码器,将输入的二
－十进制代码转换成十进制数码
对应各段的驱动信号 。
LT为灯测试输入, 低电平有
效 。
BI/RBO为消隐 （ 熄灭状态 ）
输入和灭零输出端口, 低电平有
效 。
RBI为灭零输入, 低电平有效, 使得显示器只显示非
零的数据 。
将 BI/RBO与 RBI配合使用，可实现多位数码显示的灭零控
制和数码的闪烁效果。
十进制
或功能
输 入 BI
RBO
输 出
字形
LT RBI A3 A2 A1 A0 Ya Yb Yc Yd Ye Yf Yg
0 1 1 0 0 0 0 1 1 1 1 1 1 1 0
1 1 0 0 0 1 1 0 1 1 0 0 0 0
… … … …
15 1 × 1 1 1 1 1 0 0 0 0 0 0 0
消隐 × × × × × × 0 0 0 0 0 0 0 0
脉冲消
隐 1 0 0 0 0 0 0 0 0 0 0 0 0 0
灯测试 0 × × × × × 1 1 1 1 1 1 1 1
七段显示译码器功能表
译码器用作数据分配器
DMUX
0
1
EN
G 03
0
1
2
3
Y0
Y1
Y2
Y3
A0
A1
D
图 4-1-17 数据分配器逻辑符号 ；则，若
，
，则有：若
DYAA
AADY
DST
AASTY
??
??
?
??
001
010
010
00
根据译码器的输出表达式有：
这说明, 通过改变地址码输入端的二进制代码, 可以将选
通输入端的数据分配到不同的输出端, 从而实现数据分配的逻
辑功能 。
若采用 CT74S138,从 STA端输入数据 （ 其它选通输入端接
有效电平 ）, 可将数据以 相反极性 分配到输出端 。
4-8
作业题
三, 全加器
&
&
&
A
B
CO
γ
β
α
1位全加器
=1 =1 F
CI
1位全加器
? ?
? ? ABCIBACIBAABCIBACO
CIBACIBACIABCIBA
CIBACIF
AB
CIBACI
BA
??????????
???????
??????
?
?????
??
??
?
?
??
?
根据 F及 CO的表达式，列出真值表。
按照组合逻辑电路的分析步
骤, 首先写出各级逻辑门的输出
表达式：
三、全加器
表 4-1-2 全加器真值表
11111
01011
01101
10001
01110
10010
10100
00000
FCOBACI
由真值表可见, 若 A,B为
两个输入的 1位二进制数, CI为
低位二进制数相加的进位输出到
本位的输入, 则 F为三者之和,
CO为三者相加向高位的进位输
出 。
因此, 该电路可完成 1位二
进制数全加的功能, 称为 全加器 。
全加器是常用的算术运算电
路, 图 4-1-3为全加器的逻辑符
号 。
串行进位加法器
CO
∑
CO
B3 A3
CI
图 4-3-24 4位逐位进位加法器
由于每一位相加结果, 必须等到低一位的进位产生以
后才能建立, 因此这种结构也叫做 逐位进位加法器 。
串行进位加法器的特点是 结构简单, 最大缺点是 运算速度
慢 。 为了提高运算速度, 必须减小或消除由于进位信号逐位传
递所消耗的时间, 采用 超前进位加法器 。
B2 A2 B1 A1 B0 A0
∑
CO
CI ∑
CO
CI ∑
CO
CI
F3 F2 F1 F0
在１位全加器的基础上, 可以构成多位加法电路 。
1
&
&
&
&
≥1
1
&
&
&
≥1
1
&
&
≥1
1
& ≥1
&
&
&
&
1 =1
=1
=1
=1
1
≥1
&
≥1
&
≥1
&
≥1
&
.
.
..
.
.
.
..
..
..
.
..
..
.
.
.
.
.
.
.
.
.
..
X1
Y1
X2
Y2
X3
Y3
X4
Y4
F1(4)
F2(1)
F3(13)
F4(10)
CO(9)
(7)CI1
(5)A1
(6)B1
(3)A2
(2)B2
(14)A3
(15)B3
(12)A4
(11)B4
图 4-3-5 4位超前进位全加器
.
.
.
.
.
..
.
超前进位加法器
由４位超前进位全加器逻辑电路可知, 各位进位信号 Y2、
Y3,Y4只与两个加数有关, 是并行产生的, 都只需要经历一级
与非 门和一级 与或非 门的延迟时间 。 超前进位加法器大大提高
了运算速度 。
４位超前进位全加器集成
电路有,CT54 283/CT74 283、
CT54 S 283/CT74 S 283,CT54
LS 283/ CT74 LS 283,CC4008
等 。
4-14
作业题
能完成比较两个数字的大小或是否相等的各种逻辑功能电
路统称为 数值比较器 。
四, 数值比较器
… COMP
图 4-3-29 数值比较器通用逻辑符号
BAABBF
BAABBA
ABBABAF
BAABAF
??
??
???
??
?
?
?
BA
BA
BA
☉
根据电路写表达式：
根据表达式列写数值比较
器的真值表：
电路的真值表
输 入 输 出
A B FA＞ B FA=B FA＜ B
0 0 0 1 0
0 1 0 0 1
1 0 1 0 0
1 1 0 1 0
集成４位数值比较器
多位数值比较器是由高位开始比较, 逐位进行 。 对于集成
数值比较器, 设置有级联信号输入端, 接收来自低位比较器的
输出结果 。 若比较器的各位比较结果都相等, 最终结果取决于
级联信号输入 。
图 4-3-32 4位数值比较器逻辑符号
COMPA
0
A1
A2
A＜ B
A＝ B
A＞ B
0
3
P
FA＜ B
FA＝ B
A3
B0
B1
B2
0
3
Q
B3
P＜ Q
P＝ Q
P＞ Q FA＞ B
＜
＝
＞
来自低位片的比较结果 。
在单独使用或作为最低位片使用时, 为了不影响比较结果,
低位片级联输入 A>B,A<B应置０, A=B置１ 。
输 入 输 出
A3 B3 A2 B2 A1 B1 A0 B0 A>B A<B A=B FA>B FA<B FA=B
A3 >B3 × × × × × × × × × 1 0 0
A3 <B3 × × × × × × × × × 0 1 0
A3=B3 A2 >B2 × × × × × × × 1 0 0
A3=B3 A2 <B2 × × × × × × × 0 1 0
A3=B3 A2=B2 A1 >B1 × × × × × 1 0 0
A3=B3 A2=B2 A1 <B1 × × × × × 0 1 0
A3=B3 A2=B2 A1=B1 A0 >B0 × × × 1 0 0
A3=B3 A2=B2 A1=B1 A0 <B0 × × × 0 1 0
A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 1 0 0
A3=B3 A2=B2 A1=B1 A0=B0 0 1 0 0 1 0
A3=B3 A2=B2 A1=B1 A0=B0 0 0 1 0 0 1
4位数值比较器真值表
FA＜ BFA＝ BFA＞ B
COMP 高位片
A4 A5 A6
0 3
P
A7
Q
P＜ QP＝ QP＞ Q
＜＝＞ 0 3
B4 B5 B6 B7
COMP 低位片
A0 A1 A2
0 3
P
A3
Q
P＜ QP＝ QP＞ Q
＜＝＞ 0 3
B0 B1 B2 B3
1
图 4-3-33 4位数值比较器扩展成 8位数值比较器
数值比较器的位数扩展
(1) 级联扩展
由图可见, 低４位的比较结果作为高４位的条件 。 级联扩
展法结构简单, 但运算速度低 。
(2) 并联扩展
COMP 0
0 3
P Q
P＜ QP＞ Q
＜
＝
＞
0 3
COMP 4
A3
P＜ QP＞ Q
＜
＝
＞
B3
0
0
1
A2B2A1B1A0B0
P＝ Q
COMP 1
0 3
P Q
P＜ QP＞ Q
＜
＝
＞
0 3
COMP 2
0 3
P Q
P＜ QP＞ Q
＜
＝
＞
0 3
COMP 3
0 3
P Q
P＜ QP＞ Q
＜
＝
＞
0 3
A0 A3 B0 B3 A4 A7 B4 B7 A8 A11 B8 B11 A12 A15 B12 B15
0
0
1
0
0
1
0
0
1
0
0
1
并联方式扩展数值比较器的位数
并联扩展采用两级比较法, 各组的比较是并行进行的, 因
此运算速度比级联扩展快 。
4-15
作业题
功能描述,选择多个输入通道中的任意一路信号传送到输
出端, 作为输出信号 。
特点,在某一时刻, N 个输入端中
只允许有１个输入信号被选择作为输出
信号；输入信号的选择是通过 数据选择
端 （ 地址端 ） 的二进制代码来进行的 。
显然, 数据选择端子的数目 n 应该满足
N＝ 2n的关系 。
五, 数据选择器
… MUX
图 4-3-34 数据
选择器通用逻辑符号
…
回顾与联系,数据选择器与前面介绍的数据分配器相比较,
在对数据的处理方面具有相反的作用 。
1 TG1
1 TG2
TG
5
1 TG3
1 TG4
TG
6
1 1
1 1
≥1
A1
A0
D10
D11
D12
D13
ST1
Y1
1 TG1'
1 TG2'
TG
5'
1 TG3'
1
TG
6'
≥1
D20
D21
D22
D23
ST2
Y2
TG
4'
图 4-3-35 双 4选 1数据选择器
MUXST1
A0
A1
D10
D11
D12
D13
0
1
0
1
2
3
G 03
Y1
Y2
EN
双 4选 1数据选择器
根据逻辑图及传输门的工作特点, 写出函数表达式：
23012201210120012
13011201110110011
DAADAADAADAAY
DAADAADAADAAY
????
????
可见, 通过 A1A0的４种组合, 可以从 D3～ D0４路输入数据
中选择１路送到输出端, 从而实现了数据选择的功能 。
D23D13110
D22D12010
D21D11100
D20D10000
00××1
Y0Y1A0A1ST1(ST2)
表 4-1-11 双 4选 1数据选择器 真值表
8选 1数据选择器 CT54S151/CT74S151
MUXST
A0
A1
A2
D0
D1
D2
D3
D4
D5
D6
D7
0
2
0
1
2
3
4
5
6
7
G 07
Y
W
图 4-1-30 8选 1数据
选择器逻辑符号
ENST A2 A1 A0 Y W
1 × × × 0 1
0 0 0 0 D0 D0
0 0 0 1 D1 D1
0 0 1 0 D2 D2
0 0 1 1 D3 D3
0 1 0 0 D4 D4
0 1 0 1 D5 D5
0 1 1 0 D6 D6
0 1 1 1 D7 D7
8选 1数据选择器真值表
的最小项。～为数据选择端，其中 027
0
AAmDmY i
i ii
?
?
?
CT54S151/CT74S151是互补输出的 8选 1数据选择器 。
MUX
A0
A1
D0
D1
D2
D3
0
1
0
1
2
3
G 03
0
1
2
3
EN
EN
D4
D5
D6
D7
A2
1
Y≥1
数据选择器的功能扩展
由 CT74153双 4选 1数据选择器组成 8选 1数据选择器
(1) 双 4选 1数据选择器扩展为 8选 1数据选择器
合理地利用数据选择器的选通端, 可以实现功能扩展 。
EN
0 1 2 3
1
G 03 MUX
Y
0
Y
EN0 · · · 7
2
G 07
MUX
Y
0
A0
A1
A2
A3
A4
EN0 · · · 7
2
G 07
MUX
Y
0
EN0 · · · 7
2
G 07
MUX
Y
0
EN0 · · · 7
D0 · · · D7 D8 · · · D15 D16 · · · D23 D24 · · · D31
2
G 07
MUX
Y
0
8选 1扩展成 32选 1的一种结构
32选 4
4 选 1
8选 1数据选择器扩展为 32选 1数据选择器
4-9
4-10
4-11(1)
4-12
4-13
作业题
奇偶校验, 在信息码之后, 加一位校验码位, 使码组中 1的
码元个数为奇数或偶数 。 若有一位由１变为０或由０变为１, 则
码组中１的码元数的奇偶性不符原先约定, 因而能检测出有 一位
差错 。
有奇偶校验能力及能产生校验奇偶码的电路称为 奇偶检验 /
产生电路 。
六, 奇偶校验 /产生电路
2k+1… 2k…
(a) 奇校验单元 (b) 偶校验单元
奇偶校验单元逻辑符号
表 4-1-13 9位奇偶产生器 /校验器真值表
FEV
FOD
G3 (EVEN)
G4 (ODD)
EVEN
ODD
A
B
C
D
E
F
G
H
2k =
=
若输入中１的个数为偶数，则 E V E NFODDF ?? ODEV,
ODDFE V E NF ?? ODEV,若输入中１的个数为奇数，则
4
3
3
4
输 入 输 出
A～ H中 1
的数目 EVEN ODD FEV FOD
偶数 1 0 1 0
偶数 0 1 0 1
奇数 1 0 0 1
奇数 0 1 1 0
× 1 1 0 0
× 0 0 1 1
9位奇偶产生器 /校验器
(CT54180/CT74180)的逻辑符号
9位奇偶产生器 /校验器
３, 奇偶校验器的应用
EVEN
ODD
A
B
C
D
E
F
G
H
2k+1
Ⅰ
EVEN
ODD
A
B
C
D
E
F
G
H
2k+1
Ⅱ
1
D0
D7
… D0
D7
…
FOD FOD
FEV
1
奇偶校验系统
奇数产生器 。 若输入中有奇数个 1,则 FOD=0；反之 FOD=1。
奇数校验器 。 若传输正确, 则 FOD=1,FEV=0；否则相反 。
第四节 组合逻辑电路的竞争冒险现象
1。逻辑冒险与功能冒险
（ 1）逻辑冒险
当电路的输入端某一变量发生变化时，由于在电路中所经过的
路径不同，到达电路中某点会产生时差，则在电路的输出端可
能会出现尖端脉冲，这种现象称为组合逻辑电路的逻辑竞争冒
险现象，简称逻辑冒险。
（ 2）功能冒险
当作用到电路输入端的 2个或 2个以上的变
量，其变化的快慢不同时，传递到电路中
某点必然有时差，则在电路的输出端可能
会出现尖脉冲，这种现象称为逻辑电路的
功能冒险。
在组合电路中，当输入信号的状态改变时，输出端可能会出
现不正常的干扰信号，使电路产生错误的输出，这种现象称
为竞争冒险。
产生竞争冒险的原因：主要是门电路的延迟时间产生的。
AA 1
& Y
1
A
A
Y
1
( a)
( b)
1 ≥ 1 Y
2
A
A
Y
2
( a)
( b)
干扰信号
01 ?? AAY
12 ??? AAY
（ 1） 代数法。
可以用公式法判断是否有冒险,例如 Y=AC+B, 其中
C有原变量和反变量，改变 A,B的取值判断是否出现冒险。
A=1,B=1时,Y=C+ 有,0”型冒险。因此,Y=AC+B 会
出现,0”型冒险。同理，有 Y=C 时，会出现,1”型冒险。
（ 2） 卡诺图法。
如下图所示,图中的卡诺圈相切则有竞争冒险,如圈,1”
则为,0”型冒险,而圈,0”则为,1”型冒险，当卡诺圈相交或
相离时均无竞争冒险产生。
二,,冒险现象的判别
C
C C
C
BC
A
1
00 01
0
1
1
11 10
1 1
卡诺图
三,克服 冒险的方法
BCBAY ??
Y
1
AB
C 00 01 11 10
0 0 0 0 1
1 0 1 1 1
A
B
C
1
2
3
≥ 1
4&
&
有圈相切，则有竞争冒险
ACBCBAY ???
增加冗余项，
消除竞争冒险
Y
1
A
B
C
1
2
5
3
4
≥ 1
&
&
&
4-16
4-17
作业题
本节小结
在各种数字系统尤其是在计算机中, 经
常需要对两个二进制数进行大小判别, 然
后根据判别结果转向执行某种操作 。 用来
完成两个二进制数的大小比较的逻辑电路
称为数值比较器, 简称比较器 。 在数字电
路中, 数值比较器的输入是要进行比较的
两个二进制数, 输出是比较的结果 。
利用集成数值比较器的级联输入端, 很
容易构成更多位数的数值比较器 。 数值比
较器的扩展方式有串联和并联两种 。 扩展
时需注意 TTL电路与 CMOS电路在连接方
式上的区别 。
第一节 组合逻辑电路的分析
第二节 组合逻辑电路的设计
第三节 常用组合逻辑电路
第四节 组合逻辑电路的竞争冒险现象
复习
CMOS门的特点？
CMOS门使用时要特别注意什么？
TTL门使用时要特别注意什么？
CMOS门和 TTL门的接口电路要考虑哪两个问题？
第三章 逻辑门电路的学习重点是什么？
内容提要
小规模集成电路 (SSI)构成 组合逻辑电路的
一般分析方法和设计方法。
常用组合逻辑电路的基本工作原理及常用
中规模集成（ MSI）组合逻辑电路的逻辑功
能、使用方法和应用举例。
第四章 组合逻辑电路
数字电路分类：组合逻辑电路和时序
逻辑电路 。
组合逻辑电路, 任意时刻的输出仅仅
取决于当时的输入信号，而与电路原来的
状态无关。
组合逻辑电路的分析方法
分析的主要步骤如下：
(1)根据已知电路，写出表达式；
(2)由逻辑表达式列出真值表（表达式比较复
杂的需简化后再列出真值表）；
(3)所文字叙述该真值表描述的逻辑功能。
第一节 组合逻辑电路的分析
小规模集成电路是指每片在十个门以下的集成芯片。
所谓组合逻辑电路的分析，就是根据给定的逻辑
电路图，求出电路的逻辑功能。
举例说明组合逻辑电路的分析方法
例,试分析右
图所示电路的逻辑
功能。
解：第一步：
根据已知电路，可
以写输出 F的逻辑
表达式为：
逻辑电路图
BCACABF ???
第二步：可变换为
F = AB+AC+BC
第三步：列出真值表如
表 3-1所示。
Ａ Ｂ Ｃ F
０ ０ ０ ０
０ ０ １ ０
０ １ ０ ０
０ １ １ １
１ ０ ０ ０
１ ０ １ １
１ １ ０ １
１ １ １ １
真值表
第四步：确定电路的逻
辑功能。
由真值表可知，三个变
量输入 Ａ, Ｂ, Ｃ,只有两
个及两个以上变量取值为 1
时，输出才为 1。可见电路
可实现 多数表决 逻辑功能。
BCACABF ???
例 4-1,试分析如图 4－
1－ 2所示的组合逻辑电路。
解：由图可见，
该电路为三级门电
路。逐级写出表达
式，就得到输出端
的逻辑函数表达式
为：
图 4－ 1－ 2 例 4－ 1电路图
A B CCA B CBA B CAF ???
ABCCBA ??
例,分析下图所示电路的逻辑功能。
逻辑电路图
根据表达式列出真值
表如表 4-1-1所示。
由真值表看出，该逻辑
电路的逻辑功能是全 0或者
全 1判断电路，即三变量一
致电路。
表 4-1-1 例 4-1真值表
Ａ Ｂ Ｃ F
0 0 0 1
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
解：为了方便写表达式，在图中标注中间变
量，比如 F1,F2和 F3。
S
BA
BABA
BABA
ABBABA
ABBABA
BFAF
FF
??
??
???
??
??
??
?
))((
11
32
ABABFC ??? 1
真值表 该电路实现两个一位
二进制数相加的功能。 S
是它们的和,C是向高位
的进位。由于这一加法器
电路没有考虑低位的进位，
所以称该电路为半加器。
根据 S和 C的表达式，将原
电路图改画成图（ b）所
示的逻辑图。图（ b）逻辑图
作业题
1,4-1
2,4-2
第二节 组合逻辑电路的设计
组合逻辑电路的设计步骤：
(1)分析设计要求，列出真值表，用卡诺图化简逻
辑函数，写出设置输入函数最简与或表达式；
(2)在最简式 F中，寻找有用的添加项，提取公共
因子，再用公共尾部替代，最后变换为与非式；
(3)根据函数 F的与非表达式画出电路图。
与分析过程相反, 组合逻辑电路的设计是根据给
定的实际逻辑问题, 求出实现其逻辑功能的最简单的
逻辑电路 。
一、用与非门设计组合逻辑电路
例 4－ 3 试设计一个“三变量不一致”组合逻辑电路
解 根据三变量不一致的逻辑功能要求列
出真值表，如表 4－ 2－ 1所示。
表 4－ 2－ 1 例 4－ 3真值表
Ａ Ｂ Ｃ F
0 0 0 0
0 0 1 1
0 1 1 1
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
由真值表写出函数 F的卡诺图
由卡诺图写出函数 F的最简与或式为
CBCABAF ???
最后，变换为与非
的形式
? ? ? ? ? ?
ABCCABCBABCA
ABCCABCBABCA
ABCACBBCA
BACCABCBA
CABACBCBCABAF
???
???
???
??????
??????
ABCCABCBABCAF ????
根据表达式式画出电
路图 4－ 2－ 2
图 4－ 2－ 2 例 4－ 3电路图
组合逻辑电路设计方法举例。
例：一火灾报警系统，设有 烟感、温感和紫外
光感 三种类型的火灾探测器。为了防止误报警，只
有当其中有两种或两种以上类型的探测器发出火灾
检测信号时，报警系统 产生报警控制信号。 设计一
个产生报警控制信号的电路。
解,(1)分析设计要求，设输入输出变量并逻辑赋值；
输入变量：烟感 A,温感 B，紫外线光感 C；
输出变量：报警控制信号 Y。
逻辑赋值：用 1表示肯定，用 0表示否定。
(2)列真值表；
把逻辑关系转换成数字表示形式；
真值表
Ａ Ｂ Ｃ Ｙ
０ ０ ０ ０
０ ０ １ ０
０ １ ０ ０
０ １ １ １
１ ０ ０ ０
１ ０ １ １
１ １ ０ １
１ １ １ １
(3) 由真值表写逻辑表
达式，并化简；
化简得最简式：
逻辑电路图
(4) 画逻辑电路图：
用与非门实现，其逻辑图与例 4-1相同。
如果作以下变换：
用一个与或非门加一个非门就可以实现，
其逻辑电路图如图所示。
二、用或非门设计组合逻辑电路
例 4-4 试写出函数 F(A,B,C)=∑m(0,1,3,4,5)
的对偶函数的标准与或式。
解
首先将函数 F用卡诺图化简,写出函数 F的
最简与或式为
根据对偶原理写出函数 F的对偶函数 F*
BCAF ??
? ?BCAF ??*
CBACBACBA
CBBA
???
??
即
? ? ? ?5,1,0,,* ?? mCBAF
又函数 F的反函数的标准与或式为
? ? ? ?7,6,2,,?? mCBAF
4-3
4-4
4-5
作业题
第三节 常用的组合逻辑电路
经常使用的组合逻辑电路：编码器、译
码器、数据选择器、数值比较器、加法
器、函数发生器、奇偶效验器、发生器
等。
一, 编码器
编码,就是在选定的一系列二进制数码中, 赋予每个二进
制数码以某一固定含义 。 能完成编码功能的电路称为 编码器 。
X/Y
… …
图 4-1-7 编码器
通用逻辑符号
在电子设备中将字符变换成二进制数,
叫做 字符编码 。
用二进制数码表示十进制数, 叫做 二－
十进制编码 。
根据编码的概念, 编码器的输入端子数
N和输出端子数 n应该满足关系式,Nn≤2。
目前经常使用的编码器有普通编码器和优
先编码器两种 。
能识别输入（请求编码）信号的优先
级别，并进行编码的逻辑部件称为 优先编
码器
1、普通编码器
所谓 8线，是指有 8个输入端，分别用
来表示 76543210 IIIIIIII,、、、、、、
规定：在任一瞬间各输入
端中只能一路有信号输入，而
其余输入端无信号输入。
设有信号用逻辑 0表示，无信号用 1表示，则
可列出真值表，如表 4－ 3－ 1所示。
例 4－ 6 试设计一个 8线－ 3线编码器。
I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0
0 1 1 1 1 1 1 1 ０ ０ ０
1 0 1 1 1 1 1 1 ０ ０ １
1 1 0 1 1 1 1 1 ０ １ ０
1 1 1 0 1 1 1 1 ０ １ １
1 1 1 1 0 1 1 1 １ ０ ０
1 1 1 1 1 0 1 1 １ ０ １
1 1 1 1 1 1 0 1 １ １ ０
1 1 1 1 1 1 1 0 １ １ １
由 4－ 3－ 1列出的真值表写出相应的逻辑表达式
?
?
?
?
?
????
????
????
765432107654321076543210765432100
765432107654321076543210765432101
765432107654321076543210765432102
IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY
IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY
IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY
观察真值表 4－ 3－ 1，对应表中
只有 8个状态，而其余 248个状态所
对应的最小项均为约束项，利用约
束项化简得,??
?
?
?
????
????
????
75310
76321
76542
IIIIY
IIIIY
IIIIY
若用与非门实现，需将上式化成与非形式，
如图 4－ 3－ 3所示。
?
?
?
?
?
?
?
?
?
?
75310
76321
76542
IIIIY
IIIIY
IIIIY
图 4－ 3－ 1 例 4－ 6电路图
图 4－ 3－ 2 为例 4－ 6逻辑符号
在普通编码器中，任
何时刻只允许输入一个有
效编码请求信号，否则输
出将发生混乱，为此，设
计优先编码器。
在优先编码器中，允许同时输入两个以上的有效编码请
求信号。
当几个输入信号同时出现时，只对其中优先权最高
的一个进行编码。
≥1
& ≥1
&
&
&
& ≥1
&
&
&
& ≥1
&
&
&
&
..
..
..
..
..
.
.
.
.
.11,
11,
11,
11,
1
1
1
1
.
..
.
.
.
.
..
.
.
.
.
.
.
.
YS(15)
YEX(14)
Y0(9)
Y1(7)
Y2(6)
(5)ST
(4)IN7
(3)IN6
(2)IN5
(1)IN4
(13)IN3
(12)IN2
(11)IN1
(10)IN0
图 4-3-3 优先编码器逻辑图
例 4－ 7 分析图 4－ 3－ 3所示 8线－ 3线优先编码器的逻辑功能。
表 4－ 3－ 2 8线－ 3线优先编码器真值表
输 入 输 出
ST IN0 IN1 IN2 IN3 IN4 IN5 IN6 IN7 Y2 Y1 Y0 YEX YS
1 × × × × × × × × 1 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 1 1 0
0 × × × × × × × 0 0 0 0 0 1
0 × × × × × × 0 1 0 0 1 0 1
0 × × × × × 0 1 1 0 1 0 0 1
0 × × × × 0 1 1 1 0 1 1 0 1
0 × × × 0 1 1 1 1 1 0 0 0 1
0 × × 0 1 1 1 1 1 1 0 1 0 1
0 × 0 1 1 1 1 1 1 1 1 0 0 1
0 0 1 1 1 1 1 1 1 1 1 1 0 1
1－高电平, 0－低电平, × －任意, 输入低电平有效 。
8线 -3线优先编码器真值表
返回选通输入端, 低电平有效 。
选通输出端, 高电平有效 。
扩展端, 低电平有效 。
图 4－ 3－ 5 8线－ 3线扩展为 16线－ 4线影响编码器
若高位片的输入中有低电平，则由于对应的 YS=1，使得低位片输出
被封锁，结果取决于高位片的输出。反之则取决于低位片的输出。
8线 -3线优先编码器：
CT54148/CT74148
CT54LS148/CT74LS148
CC4532
常用中规模优先编码器
10线 -4线优先编码器：
CT54147/CT74147
CT54LS147/CT74LS147
CC40147
4-6
4-7
作业题
二, 译码器
译码 是编码的逆过程, 将输入的每个二进制代码赋予的含义
,翻译, 过来, 并给出相应的输出信号 。 具有译码功能的逻辑
部件称为 译码器 。
译码器分为变量译码器、码
制变换器和数字显示器。
逻辑符号为：
1,2线－ 4线变量译码器
图 4－ 3－ 8 2线－ 4线译码器
根据译码的概念, 译码器
的输出端子数 N和输入端子数 n
之间应该满足关系式,N≤2n。
写输出表达式,
STAAY
STAAY
STAAY
STAAY
??
??
??
??
010
011
012
013
由输出表达式列真值表。
由真值表可见, 在选通
端 ST（ 低电平有效 ） 为 0时,
对应译码地址输入端 A1,A0
的每一组代码输入, 都能译
成在对应输出端输出低电平
0。
在译码的过程中, 任何
时刻只有一个输出端为有效
电平, 且其余输出端都为相
反的电平 。
ST A1 A0 Y3 Y2 Y1 Y0
1 × × 1 1 1 1
0 0 0 1 1 1 0
0 0 1 1 1 0 1
0 1 0 1 0 1 1
0 1 1 0 1 1 1
表 4-3-4 2线 -4线译码器真值表
1－高电平, 0－低电平, × －任意, 低电平有效 。
图 4－ 3－ 9 2线－ 4线译码器的逻辑符号
ST
BIN/OCTⅡ
1 2 EN
图 4-3-10 2线 -4线译码器
扩展成 3线 -8线译码器
A0
3 2 1 0
Y4Y5Y6Y7 Y0Y1Y2Y3
BIN/OCTⅠ
1 2 EN
3 2 1 0
1
A1 A2
ST
11111110111
11111101011
11111011101
11110111001
11101111110
11011111010
10111111100
01111111000
Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2
表 4-1-5 图 4-1-13所示电路功能表
注意,新增的输入端一般作为最高位输入端, 这样可以使
得输出端排列有序 。
用 2线 -4线译码器扩展成 3线 -8线译码器 。
２, 3线 -8线译码器
表 4-3-6 3线 -8线译码器真值表
图 4－ 3－ 12 3线－ 8线译码器逻辑器符号
３, 码制变换译码器 （ 4线 -10线译码器 ）
将各种十进制（ BCD）变换为十进制数
码的译码器称为 码制译码器 。
表 4-3-7 4线 -10线译码器真值表
图 4-3-14 4线 -10线译码器
逻辑符号
用 2线 -4线和 4线 -10线译码器扩展成 5线 -32线译码器 。
图 4-3-15 利用 BIN/OCT和 BCD/DEC构成 5线 -32线译码器
片 Ⅰ 产生 4个片选通信号, 每次选中一片 4线 -10线译码器,
从 8个输出端中输出一个有效信号, 其余各片输出均为 1。
4.数字显示器
七段显示译码器,将输入的二
－十进制代码转换成十进制数码
对应各段的驱动信号 。
LT为灯测试输入, 低电平有
效 。
BI/RBO为消隐 （ 熄灭状态 ）
输入和灭零输出端口, 低电平有
效 。
RBI为灭零输入, 低电平有效, 使得显示器只显示非
零的数据 。
将 BI/RBO与 RBI配合使用，可实现多位数码显示的灭零控
制和数码的闪烁效果。
十进制
或功能
输 入 BI
RBO
输 出
字形
LT RBI A3 A2 A1 A0 Ya Yb Yc Yd Ye Yf Yg
0 1 1 0 0 0 0 1 1 1 1 1 1 1 0
1 1 0 0 0 1 1 0 1 1 0 0 0 0
… … … …
15 1 × 1 1 1 1 1 0 0 0 0 0 0 0
消隐 × × × × × × 0 0 0 0 0 0 0 0
脉冲消
隐 1 0 0 0 0 0 0 0 0 0 0 0 0 0
灯测试 0 × × × × × 1 1 1 1 1 1 1 1
七段显示译码器功能表
译码器用作数据分配器
DMUX
0
1
EN
G 03
0
1
2
3
Y0
Y1
Y2
Y3
A0
A1
D
图 4-1-17 数据分配器逻辑符号 ；则，若
，
，则有：若
DYAA
AADY
DST
AASTY
??
??
?
??
001
010
010
00
根据译码器的输出表达式有：
这说明, 通过改变地址码输入端的二进制代码, 可以将选
通输入端的数据分配到不同的输出端, 从而实现数据分配的逻
辑功能 。
若采用 CT74S138,从 STA端输入数据 （ 其它选通输入端接
有效电平 ）, 可将数据以 相反极性 分配到输出端 。
4-8
作业题
三, 全加器
&
&
&
A
B
CO
γ
β
α
1位全加器
=1 =1 F
CI
1位全加器
? ?
? ? ABCIBACIBAABCIBACO
CIBACIBACIABCIBA
CIBACIF
AB
CIBACI
BA
??????????
???????
??????
?
?????
??
??
?
?
??
?
根据 F及 CO的表达式，列出真值表。
按照组合逻辑电路的分析步
骤, 首先写出各级逻辑门的输出
表达式：
三、全加器
表 4-1-2 全加器真值表
11111
01011
01101
10001
01110
10010
10100
00000
FCOBACI
由真值表可见, 若 A,B为
两个输入的 1位二进制数, CI为
低位二进制数相加的进位输出到
本位的输入, 则 F为三者之和,
CO为三者相加向高位的进位输
出 。
因此, 该电路可完成 1位二
进制数全加的功能, 称为 全加器 。
全加器是常用的算术运算电
路, 图 4-1-3为全加器的逻辑符
号 。
串行进位加法器
CO
∑
CO
B3 A3
CI
图 4-3-24 4位逐位进位加法器
由于每一位相加结果, 必须等到低一位的进位产生以
后才能建立, 因此这种结构也叫做 逐位进位加法器 。
串行进位加法器的特点是 结构简单, 最大缺点是 运算速度
慢 。 为了提高运算速度, 必须减小或消除由于进位信号逐位传
递所消耗的时间, 采用 超前进位加法器 。
B2 A2 B1 A1 B0 A0
∑
CO
CI ∑
CO
CI ∑
CO
CI
F3 F2 F1 F0
在１位全加器的基础上, 可以构成多位加法电路 。
1
&
&
&
&
≥1
1
&
&
&
≥1
1
&
&
≥1
1
& ≥1
&
&
&
&
1 =1
=1
=1
=1
1
≥1
&
≥1
&
≥1
&
≥1
&
.
.
..
.
.
.
..
..
..
.
..
..
.
.
.
.
.
.
.
.
.
..
X1
Y1
X2
Y2
X3
Y3
X4
Y4
F1(4)
F2(1)
F3(13)
F4(10)
CO(9)
(7)CI1
(5)A1
(6)B1
(3)A2
(2)B2
(14)A3
(15)B3
(12)A4
(11)B4
图 4-3-5 4位超前进位全加器
.
.
.
.
.
..
.
超前进位加法器
由４位超前进位全加器逻辑电路可知, 各位进位信号 Y2、
Y3,Y4只与两个加数有关, 是并行产生的, 都只需要经历一级
与非 门和一级 与或非 门的延迟时间 。 超前进位加法器大大提高
了运算速度 。
４位超前进位全加器集成
电路有,CT54 283/CT74 283、
CT54 S 283/CT74 S 283,CT54
LS 283/ CT74 LS 283,CC4008
等 。
4-14
作业题
能完成比较两个数字的大小或是否相等的各种逻辑功能电
路统称为 数值比较器 。
四, 数值比较器
… COMP
图 4-3-29 数值比较器通用逻辑符号
BAABBF
BAABBA
ABBABAF
BAABAF
??
??
???
??
?
?
?
BA
BA
BA
☉
根据电路写表达式：
根据表达式列写数值比较
器的真值表：
电路的真值表
输 入 输 出
A B FA＞ B FA=B FA＜ B
0 0 0 1 0
0 1 0 0 1
1 0 1 0 0
1 1 0 1 0
集成４位数值比较器
多位数值比较器是由高位开始比较, 逐位进行 。 对于集成
数值比较器, 设置有级联信号输入端, 接收来自低位比较器的
输出结果 。 若比较器的各位比较结果都相等, 最终结果取决于
级联信号输入 。
图 4-3-32 4位数值比较器逻辑符号
COMPA
0
A1
A2
A＜ B
A＝ B
A＞ B
0
3
P
FA＜ B
FA＝ B
A3
B0
B1
B2
0
3
Q
B3
P＜ Q
P＝ Q
P＞ Q FA＞ B
＜
＝
＞
来自低位片的比较结果 。
在单独使用或作为最低位片使用时, 为了不影响比较结果,
低位片级联输入 A>B,A<B应置０, A=B置１ 。
输 入 输 出
A3 B3 A2 B2 A1 B1 A0 B0 A>B A<B A=B FA>B FA<B FA=B
A3 >B3 × × × × × × × × × 1 0 0
A3 <B3 × × × × × × × × × 0 1 0
A3=B3 A2 >B2 × × × × × × × 1 0 0
A3=B3 A2 <B2 × × × × × × × 0 1 0
A3=B3 A2=B2 A1 >B1 × × × × × 1 0 0
A3=B3 A2=B2 A1 <B1 × × × × × 0 1 0
A3=B3 A2=B2 A1=B1 A0 >B0 × × × 1 0 0
A3=B3 A2=B2 A1=B1 A0 <B0 × × × 0 1 0
A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 1 0 0
A3=B3 A2=B2 A1=B1 A0=B0 0 1 0 0 1 0
A3=B3 A2=B2 A1=B1 A0=B0 0 0 1 0 0 1
4位数值比较器真值表
FA＜ BFA＝ BFA＞ B
COMP 高位片
A4 A5 A6
0 3
P
A7
Q
P＜ QP＝ QP＞ Q
＜＝＞ 0 3
B4 B5 B6 B7
COMP 低位片
A0 A1 A2
0 3
P
A3
Q
P＜ QP＝ QP＞ Q
＜＝＞ 0 3
B0 B1 B2 B3
1
图 4-3-33 4位数值比较器扩展成 8位数值比较器
数值比较器的位数扩展
(1) 级联扩展
由图可见, 低４位的比较结果作为高４位的条件 。 级联扩
展法结构简单, 但运算速度低 。
(2) 并联扩展
COMP 0
0 3
P Q
P＜ QP＞ Q
＜
＝
＞
0 3
COMP 4
A3
P＜ QP＞ Q
＜
＝
＞
B3
0
0
1
A2B2A1B1A0B0
P＝ Q
COMP 1
0 3
P Q
P＜ QP＞ Q
＜
＝
＞
0 3
COMP 2
0 3
P Q
P＜ QP＞ Q
＜
＝
＞
0 3
COMP 3
0 3
P Q
P＜ QP＞ Q
＜
＝
＞
0 3
A0 A3 B0 B3 A4 A7 B4 B7 A8 A11 B8 B11 A12 A15 B12 B15
0
0
1
0
0
1
0
0
1
0
0
1
并联方式扩展数值比较器的位数
并联扩展采用两级比较法, 各组的比较是并行进行的, 因
此运算速度比级联扩展快 。
4-15
作业题
功能描述,选择多个输入通道中的任意一路信号传送到输
出端, 作为输出信号 。
特点,在某一时刻, N 个输入端中
只允许有１个输入信号被选择作为输出
信号；输入信号的选择是通过 数据选择
端 （ 地址端 ） 的二进制代码来进行的 。
显然, 数据选择端子的数目 n 应该满足
N＝ 2n的关系 。
五, 数据选择器
… MUX
图 4-3-34 数据
选择器通用逻辑符号
…
回顾与联系,数据选择器与前面介绍的数据分配器相比较,
在对数据的处理方面具有相反的作用 。
1 TG1
1 TG2
TG
5
1 TG3
1 TG4
TG
6
1 1
1 1
≥1
A1
A0
D10
D11
D12
D13
ST1
Y1
1 TG1'
1 TG2'
TG
5'
1 TG3'
1
TG
6'
≥1
D20
D21
D22
D23
ST2
Y2
TG
4'
图 4-3-35 双 4选 1数据选择器
MUXST1
A0
A1
D10
D11
D12
D13
0
1
0
1
2
3
G 03
Y1
Y2
EN
双 4选 1数据选择器
根据逻辑图及传输门的工作特点, 写出函数表达式：
23012201210120012
13011201110110011
DAADAADAADAAY
DAADAADAADAAY
????
????
可见, 通过 A1A0的４种组合, 可以从 D3～ D0４路输入数据
中选择１路送到输出端, 从而实现了数据选择的功能 。
D23D13110
D22D12010
D21D11100
D20D10000
00××1
Y0Y1A0A1ST1(ST2)
表 4-1-11 双 4选 1数据选择器 真值表
8选 1数据选择器 CT54S151/CT74S151
MUXST
A0
A1
A2
D0
D1
D2
D3
D4
D5
D6
D7
0
2
0
1
2
3
4
5
6
7
G 07
Y
W
图 4-1-30 8选 1数据
选择器逻辑符号
ENST A2 A1 A0 Y W
1 × × × 0 1
0 0 0 0 D0 D0
0 0 0 1 D1 D1
0 0 1 0 D2 D2
0 0 1 1 D3 D3
0 1 0 0 D4 D4
0 1 0 1 D5 D5
0 1 1 0 D6 D6
0 1 1 1 D7 D7
8选 1数据选择器真值表
的最小项。～为数据选择端，其中 027
0
AAmDmY i
i ii
?
?
?
CT54S151/CT74S151是互补输出的 8选 1数据选择器 。
MUX
A0
A1
D0
D1
D2
D3
0
1
0
1
2
3
G 03
0
1
2
3
EN
EN
D4
D5
D6
D7
A2
1
Y≥1
数据选择器的功能扩展
由 CT74153双 4选 1数据选择器组成 8选 1数据选择器
(1) 双 4选 1数据选择器扩展为 8选 1数据选择器
合理地利用数据选择器的选通端, 可以实现功能扩展 。
EN
0 1 2 3
1
G 03 MUX
Y
0
Y
EN0 · · · 7
2
G 07
MUX
Y
0
A0
A1
A2
A3
A4
EN0 · · · 7
2
G 07
MUX
Y
0
EN0 · · · 7
2
G 07
MUX
Y
0
EN0 · · · 7
D0 · · · D7 D8 · · · D15 D16 · · · D23 D24 · · · D31
2
G 07
MUX
Y
0
8选 1扩展成 32选 1的一种结构
32选 4
4 选 1
8选 1数据选择器扩展为 32选 1数据选择器
4-9
4-10
4-11(1)
4-12
4-13
作业题
奇偶校验, 在信息码之后, 加一位校验码位, 使码组中 1的
码元个数为奇数或偶数 。 若有一位由１变为０或由０变为１, 则
码组中１的码元数的奇偶性不符原先约定, 因而能检测出有 一位
差错 。
有奇偶校验能力及能产生校验奇偶码的电路称为 奇偶检验 /
产生电路 。
六, 奇偶校验 /产生电路
2k+1… 2k…
(a) 奇校验单元 (b) 偶校验单元
奇偶校验单元逻辑符号
表 4-1-13 9位奇偶产生器 /校验器真值表
FEV
FOD
G3 (EVEN)
G4 (ODD)
EVEN
ODD
A
B
C
D
E
F
G
H
2k =
=
若输入中１的个数为偶数，则 E V E NFODDF ?? ODEV,
ODDFE V E NF ?? ODEV,若输入中１的个数为奇数，则
4
3
3
4
输 入 输 出
A～ H中 1
的数目 EVEN ODD FEV FOD
偶数 1 0 1 0
偶数 0 1 0 1
奇数 1 0 0 1
奇数 0 1 1 0
× 1 1 0 0
× 0 0 1 1
9位奇偶产生器 /校验器
(CT54180/CT74180)的逻辑符号
9位奇偶产生器 /校验器
３, 奇偶校验器的应用
EVEN
ODD
A
B
C
D
E
F
G
H
2k+1
Ⅰ
EVEN
ODD
A
B
C
D
E
F
G
H
2k+1
Ⅱ
1
D0
D7
… D0
D7
…
FOD FOD
FEV
1
奇偶校验系统
奇数产生器 。 若输入中有奇数个 1,则 FOD=0；反之 FOD=1。
奇数校验器 。 若传输正确, 则 FOD=1,FEV=0；否则相反 。
第四节 组合逻辑电路的竞争冒险现象
1。逻辑冒险与功能冒险
（ 1）逻辑冒险
当电路的输入端某一变量发生变化时，由于在电路中所经过的
路径不同，到达电路中某点会产生时差，则在电路的输出端可
能会出现尖端脉冲，这种现象称为组合逻辑电路的逻辑竞争冒
险现象，简称逻辑冒险。
（ 2）功能冒险
当作用到电路输入端的 2个或 2个以上的变
量，其变化的快慢不同时，传递到电路中
某点必然有时差，则在电路的输出端可能
会出现尖脉冲，这种现象称为逻辑电路的
功能冒险。
在组合电路中，当输入信号的状态改变时，输出端可能会出
现不正常的干扰信号，使电路产生错误的输出，这种现象称
为竞争冒险。
产生竞争冒险的原因：主要是门电路的延迟时间产生的。
AA 1
& Y
1
A
A
Y
1
( a)
( b)
1 ≥ 1 Y
2
A
A
Y
2
( a)
( b)
干扰信号
01 ?? AAY
12 ??? AAY
（ 1） 代数法。
可以用公式法判断是否有冒险,例如 Y=AC+B, 其中
C有原变量和反变量，改变 A,B的取值判断是否出现冒险。
A=1,B=1时,Y=C+ 有,0”型冒险。因此,Y=AC+B 会
出现,0”型冒险。同理，有 Y=C 时，会出现,1”型冒险。
（ 2） 卡诺图法。
如下图所示,图中的卡诺圈相切则有竞争冒险,如圈,1”
则为,0”型冒险,而圈,0”则为,1”型冒险，当卡诺圈相交或
相离时均无竞争冒险产生。
二,,冒险现象的判别
C
C C
C
BC
A
1
00 01
0
1
1
11 10
1 1
卡诺图
三,克服 冒险的方法
BCBAY ??
Y
1
AB
C 00 01 11 10
0 0 0 0 1
1 0 1 1 1
A
B
C
1
2
3
≥ 1
4&
&
有圈相切，则有竞争冒险
ACBCBAY ???
增加冗余项，
消除竞争冒险
Y
1
A
B
C
1
2
5
3
4
≥ 1
&
&
&
4-16
4-17
作业题
本节小结
在各种数字系统尤其是在计算机中, 经
常需要对两个二进制数进行大小判别, 然
后根据判别结果转向执行某种操作 。 用来
完成两个二进制数的大小比较的逻辑电路
称为数值比较器, 简称比较器 。 在数字电
路中, 数值比较器的输入是要进行比较的
两个二进制数, 输出是比较的结果 。
利用集成数值比较器的级联输入端, 很
容易构成更多位数的数值比较器 。 数值比
较器的扩展方式有串联和并联两种 。 扩展
时需注意 TTL电路与 CMOS电路在连接方
式上的区别 。
