第一章 数字电路基础
一．目的要求：
1．了解正逻辑与负逻辑规定，掌握逻辑运算中的三种基本运算：与、或、非运算。
2．掌握常用的逻辑函数表示方法及它们之间相互转换.
3．掌握逻辑代数的定律和运算规律。
4．掌握逻辑函数的代数法化简和卡诺图化简法。
二．主要内容：
1．逻辑运算中的三种基本运算，逻辑函数表示方法及它们之间相互转换。
2．逻辑代数的定律和运算规则
3．逻辑函数的代数化简法
4最小项的定义与性质，逻辑函数的最小项表达式。逻辑函数的卡诺图化简法
5．无关项的概念，具有无关项函数的卡诺图化简法
三．重点和难点：
1．逻辑运算中的三种基本运算，逻辑函数表示方法及它们之间相互转换.
2． 用代数法化简逻辑函数的方法(难点)
3．逻辑函数的卡诺图化简法(难点)
四．课时数：12学时
1．1逻辑代数的基本运算
基本概念
1.数字信号的特点
数字信号在时间上和数值上均是离散的。
数字信号在电路中常表现为突变的电压或电流。
图1.1 典型的数字信号
2、正逻辑与负逻辑
数字信号是一种二值信号，用两个电平（高电平和低电平）分别来表示两个逻辑值（逻辑1和逻辑0）
有两种逻辑体制：
正逻辑体制规定：高电平为逻辑1，低电平为逻辑0。
负逻辑体制规定：低电平为逻辑1，高电平为逻辑0。
如果采用正逻辑，图1.1所示的数字电压信号就成为下图所示逻辑信号。
3、在数字电路中，输入信号是“条件”，输出信号是“结果”，因此输入、输出之间存在一定的因果关系，称其为逻辑关系。它可以用逻辑表达式、图形和真值表来描述。
二、基本逻辑运算
1．与运算——只有当决定一件事情的条件全部具备之后，这件事情才会发生。我们把这种因果关系称为与逻辑。
与逻辑举例：图1.2（a）所示, A、Ｂ是两个串联开关，L是灯，用开关控制灯亮和灭的关系如图2（b）所示。
设1表示开关闭合或灯亮；0表示开关不闭合或灯不亮，则得真值表图2（c）所示
图1.2与逻辑运算
（a）电路图（b）真值表（c）逻辑真值表（d）逻辑符
若用逻辑表达式来描述，则可写为
与运算的规则为： “输入有0，输出为0；输入全1，输出为1”。
数字电路中能实现与运算的电路称为与门电路，其逻辑符号如图（d）所示。与运算可以推广到多变量：……
2．或运算——当决定一件事情的几个条件中，只要有一个或一个以上条件具备，这件事情就发生。我们把这种因果关系称为或逻辑。
或逻辑举例：如图1.3（a）所示，或运算的真值表如图1.3（b）所示，逻辑真值表如图1.3（c）所示。若用逻辑表达式来描述，则可写为
L＝A+B
或运算的规则为：“输入有1，输出为1；输入全0，输出为0”。
图1.3或逻辑运算
电路图（b）真值表（c）逻辑真值表（d）逻辑符号
在数字电路中能实现或运算的电路称为或门电路，其逻辑符号如图（d）所示。或运算也可以推广到多变量：……
3．非运算——某事情发生与否，仅取决于一个条件，而且是对该条件的否定。即条件具备时事情不发生；条件不具备时事情才发生。
非逻辑举例：例如图1.4（a）所示的电路，当开关A闭合时，灯不亮；而当A不闭合时，灯亮。其真值表如图1.4（b）所示，逻辑真值表如图1.4（c）所示。若用逻辑表达式来描述，则可写为:
图1.4 非逻辑运算
（a）电路图（b）真值表（c）逻辑真值表（d）逻辑符号
三、其他常用逻辑运算
1．与非 ——由与运算和非运算组合而成。
图1.5 与非逻辑运算
逻辑真值表 （b）逻辑符号
2．或非 ——由或运算和非运算组合而成。
若用逻辑表达式来描述，则可写为
图1.6 或非逻辑运算
（a）逻辑真值表 （b）逻辑符号
3．异或运算：
异或是一种二变量逻辑运算，当两个变量取值相同时，逻辑函数值为0；当两个变量取值不同时，逻辑函数值为1。
图1.7异或逻辑运算 （a）逻辑真值表 （b）逻辑符号
异或的逻辑表达式为：
四、逻辑函数及其表示方法
（一）．逻辑函数的建立
【例1.1】三个人表决一件事情，结果按“少数服从多数”的原则决定，试建立该逻辑函数。
解：第一步：设置自变量和因变量。将三人的意见设置为自变量A、B、C，并规定只能有同意或不同意两种意见。将表决结果设置为因变量L，显然也只有两个情况。
第二步：状态赋值。对于自变量A、B、C设：同意为逻辑“1”，不同意为逻辑“0”。对于因变量L设：事情通过为逻辑“1”，没通过为逻辑“0”。
第三步：根据题义及上述规定列出函数的真值表如表1.1所示。
由真值表可以看出，当自变量A、B、C取确定值后，因变量L的值就完全确定了。所以，L就是A、B、C的函数。A、B、C常称为输入逻辑变量，L称为输出逻辑变量。
一般地说，若输入逻辑变量A、B、C…的取值确定以后，输出逻辑变量L的值也唯一地确定了，就称L是A、B、C…的逻辑函数，写作：
L=f（A，B，C…）
表1.1 例1.1真值表
A B C
L
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
0
0
1
0
1
1
1
逻辑函数与普通代数中的函数相比较，有两个突出的特点：
（1）逻辑变量和逻辑函数只能取两个值0和1。
（2）函数和变量之间的关系是由“与”、“或”、“非”三种基本运算决定的。
（二）． 逻辑函数的表示方法
一个逻辑函数有四种表示方法，即真值表、函数表达式、逻辑图和卡诺图。这里先介绍前三种。
1．真值表——将输入逻辑变量的各种可能取值和相应的函数值排列在一起而组成的表格。
为避免遗漏，各变量的取值组合应按照二进制递增的次序排列。
真值表的特点：
（1）直观明了。输入变量取值一旦确定后，即可在真值表中查出相应的函数值。
（2）把一个实际的逻辑问题抽象成一个逻辑函数时，使用真值表是最方便的。所以，在设计逻辑电路时，总是先根据设计要求列出真值表。
（3）真值表的缺点是，当变量比较多时，表比较大，显得过于繁琐。
2．函数表达式——由逻辑变量和“与”、“或”、“非”三种运算符所构成的表达式。
由真值表可以转换为函数表达式。例如，由“三人表决”函数的真值表可写出逻辑表达式：
反之，由函数表达式也可以转换成真值表。
【例1.2】列出下列函数的真值表：
解：该函数有两个变量，有4种取值的可能组合，
将他们按顺序排列起来,由函数表达式算出L即得真值表,如右表所示。
3．逻辑图—逻辑图是由逻辑符号及它们之间的连线而构成的图形。
由函数表达式可以画出其相应的逻辑图。由逻辑图也可以写出其相应的函数表达式。
【例1.3】 画出下列函数的逻辑图：
解：可用两个非门、两个与门和一个或门组成。
【例1.4】写出如图所示逻辑图的函数表达式。
解：可由输入至输出逐步写出逻辑表达式：
1．2逻辑代数的定律和运算规则
一、逻辑代数的基本公式
公式的证明方法：
1）用简单的公式证明略为复杂的公式。
【例2.1】证明吸收律:
证：
2）用真值表证明，即检验等式两边函数的真值表是否一致。
【例2.2】 用真值表证明反演律
二、逻辑代数的基本规则
1 .代入规则 对于任何一个逻辑等式，以某个逻辑变量或逻辑函数同时取代等式两端任何一个逻辑变量后，等式依然成立。 例如，在反演律中用BC去代替等式中的B，则新的等式仍成立：
2 .对偶规则 将一个逻辑函数L进行下列变换： ·→＋，＋ →· 0 → 1，1 → 0 所得新函数表达式叫做L的对偶式，用 L`表示。
对偶规则的基本内容是：如果两个逻辑函数表达式相等，那么它们的对偶式也一定相等。
基本公式中的公式l和公式2就互为对偶式。
3 .反演规则 将一个逻辑函数L进行下列变换： ·→＋，＋ →· ； 0 → 1，1 → 0 ； 原变量 → 反变量， 反变量 → 原变量。 所得新函数表达式叫做L的反函数，用 表示。
利用反演规则，可以非常方便地求得一个函数的反函数
【例2.3】求以下函数的反函数：
解：
【例2.4】求以下函数的反函数：
解：
在应用反演规则求反函数时要注意以下两点：
（1）保持运算的优先顺序不变，必要时加括号表明，如【例2.3】。
（2）变换中，几个变量（一个以上）的公共非号保持不变，如【例2.4】。
1.3逻辑函数的代数化简法
一、逻辑函数式的常见形式 一个逻辑函数的表达式不是唯一的，可以有多种形式，并且能互相转换。例如：
其中，与—或表达式是逻辑函数的最基本表达形式。
二、逻辑函数的最简“与—或表达式” 的标准
（1）与项最少，即表达式中“+”号最少。
（2）每个与项中的变量数最少，即表达式中“· ”号最少。
三、用代数法化简逻辑函数
1、并项法。运用公式 ，将两项合并为一项，消去一个变量。
如
2、吸收法。运用吸收律 A+AB=A，消去多余的与项。如:
3、消去法。
（4）配项法。
在化简逻辑函数时，要灵活运用上述方法，才能将逻辑函数化为最简。 再举几个例子：
【例3.1】 化简逻辑函数：
解： （ 利用 ）
（利用A+AB=A）
（利用 ）
【例3.2】化简逻辑函数：
解： （利用反演律）
（利用 ）
（利用A+AB=A）
（配项法）
（利用A+AB=A）
（利用 ）
【例3.3】化简逻辑函数
解法1：（增加冗余项）
（消去1个冗余项）
（再消去1个冗余项）
解法2：（增加冗余项）
（消去1个冗余项）
（再消去1个冗余项）
由上例可知，逻辑函数的化简结果不是唯一的。
1.4 逻辑函数的卡诺图化简法
一、 最小项的定义与性质
二、逻辑函数的最小项表达式 任何一个逻辑函数表达式都可以转换为一组最小项之和，称为最小项表达式。 【例4.1】将以下逻辑函数转换成最小项表达式：
解：
=m7+m6+m3+m1
【例4.2】将下列逻辑函数转换成最小项表达式：
解：
=m7+m6+m3+m5=∑m（3,5,6,7）
三、卡诺图
1．相邻最小项 如果两个最小项中只有一个变量互为反变量，其余变量均相同，则称这两个最小项为逻辑相邻，简称相邻项。 例如，最小项ABC和 就是相邻最小项。
如果两个相邻最小项出现在同一个逻辑函数中，可以合并为一项，同时消去互为反变量的那个量。如
2 .卡诺图
最小项的定义: n个变量的逻辑函数中，包含全部变量的乘积项称为最小项。n变量逻辑函数的全部最小项共有2n个。
用小方格来表示最小项，一个小方格代表一个最小项，然后将这些最小项按照相邻性排列起来。即用小方格几何位置上的相邻性来表示最小项逻辑上的相邻性。
3．卡诺图的结构
（1）二变量卡诺图
（2）三变量卡诺图
（3）四变量卡诺图
仔细观察可以发现，卡诺图具有很强的相邻性：
（1）直观相邻性，只要小方格在几何位置上相邻（不管上下左右），它代表的最小项在逻辑上一定是相邻的。
（2）对边相邻性，即与中心轴对称的左右两边和上下两边的小方格也具有相邻性。
四、用卡诺图表示逻辑函数
1．从真值表到卡诺图
【例4.3】某逻辑函数的真值表如表(2)所示，用卡诺图表示该逻辑函数。
解： 该函数为三变量，先画出三变量卡诺图，然后根据真值表将8个最小项L的取值0或者1填入卡诺图中对应的8个小方格中即可。
2．从逻辑表达式到卡诺图
（1）如果表达式为最小项表达式，则可直接填入卡诺图。 【例4.4】用卡诺图表示逻辑函数:
解： 写成简化形式： 然后填入卡诺图：
（2）如表达式不是最小项表达式，但是“与—或表达式”，可将其先化成最小项表达式，再填入卡诺图。也可直接填入。
【例4.5】用卡诺图表示逻辑函数
解：直接填入：
五、逻辑函数的卡诺图化简法
1．卡诺图化简逻辑函数的原理 :
（1）2个相邻的最小项结合，可以消去1个取值不同的变量而合并为l项。
（2）4个相邻的最小项结合，可以消去2个取值不同的变量而合并为l项。
（3）8个相邻的最小项结合，可以消去3个取值不同的变量而合并为l项。
总之，2n个相邻的最小项结合，可以消去n个取值不同的变量而合并为l项。
2．用卡诺图合并最小项的原则（画圈的原则）
（1）尽量画大圈，但每个圈内只能含有2n（n=0,1,2,3……）个相邻项。要特别注意对边相邻性和四角相邻性。
（2）圈的个数尽量少。
（3）卡诺图中所有取值为1的方格均要被圈过，即不能漏下取值为1的最小项。
（4）在新画的包围圈中至少要含有1个末被圈过的1方格，否则该包围圈是多余的。
3．用卡诺图化简逻辑函数的步骤：
（1）画出逻辑函数的卡诺图。
（2）合并相邻的最小项，即根据前述原则画圈。
（3）写出化简后的表达式。每一个圈写一个最简与项，规则是，取值为l的变量用原变量表示，取值为0的变量用反变量表示，将这些变量相与。然后将所有与项进行逻辑加，即得最简与—或表达式
【例4.6】用卡诺图化简逻辑函数： L（A,B,C,D）=∑m（0,2,3,4,6,7,10,11,13,14,15） 解：（1）由表达式画出卡诺图。 （2）画包围圈，合并最小项， 得简化的与—或表达式:
【例4.7】用卡诺图化简逻辑函数：
解：（1）由表达式画出卡诺图。
（2）画包围圈合并最小项，
得简化的与—或表达式:
注意：图中的虚线圈是多余的，应去掉 。
【例4.8】某逻辑函数的真值表如表3所示，用卡诺图化简该逻辑函数。
解：（1）由真值表画出卡诺图。
（2）画包围圈合并最小项。
有两种画圈的方法：
图（a）所示圈法：写出表达式：
图（b）所示圈法：写出表达式：
通过这个例子可以看出，一个逻辑函数的真值表是唯一的，卡诺图也是唯一的，但化简结果有时不是唯一的。
4．卡诺图化简逻辑函数的另一种方法——圈0法
【例4.9】已知逻辑函数的卡诺图如图所示，分别用“圈1法”和“圈0法”写出其最简与—或式。
解：（1）用圈1法画包围圈，得：
（2）用圈0法画包围圈，得：
六、具有无关项的逻辑函数的化简
1．无关项——在有些逻辑函数中，输入变量的某些取值组合不会出现，
或者一旦出现，逻辑值可以是任意的。这样的取值组合所对应的最小项
称为无关项、任意项或约束项。
【例4.10】在十字路口有红绿黄三色交通信号灯，规定红灯亮停，绿灯亮行，黄灯亮等一等，试分析车行与三色信号灯之间逻辑关系。
解：设红、绿、黄灯分别用A、B、C表示，且灯亮为1，灯灭为0。
车用L表示，车行L=1，车停L=0。列出该函数的真值。
显而易见，在这个函数中，有5个最小项为无关项。带有无关项的逻辑函数的最小项表达式为：
L=∑m（ ）+∑d（ ）
如本例函数可写成：
L=∑m（2）+∑d（0,3,5,6,7）
2．具有无关项的逻辑函数的化简
化简具有无关项的逻辑函数时，要充分利用无关项可以当0也可以当1的特点，尽量扩大卡诺圈，使逻辑函数更简。如在【例4．10】中不考虑无关项时，表达式为：
考虑无关项时，表达式为:
注意:在考虑无关项时，哪些无关项当作1，哪些无关项当作0，要以尽量扩大卡诺圈、减少圈的个数，使逻辑函数更简为原则。
【例4.11】某逻辑函数输入是8421BCD码，其逻辑表达式为： L（A,B,C,D）=∑m（1,4,5,6,7,9）+∑d（10,11,12,13,14,15） 用卡诺图法化简该逻辑函数。
解：（1）画出4变量卡诺图。将1、4、5、6、7、9号小方格填入1；将10、11、12、13、14、15号小方格填入×。
（2）合并最小项，如图（a）所示。注意，1方格不能漏。×方格根据需要，可以圈入，也可以放弃。
（3）写出逻辑函数的最简与—或表达式:
如果不考虑无关项，如图（b）所示，写出表达式为：
本章小结
1．逻辑运算中的三种基本运算是与、或、非运算。
2．描述逻辑关系的函数称为逻辑函数。逻辑函数中的变量和函数值都只能取0或1两个值。
3．常用的逻辑函数表示方法有真值表、函数表达式 、逻辑图等，它们之间可以任意地相互转换。
4．逻辑代数是分析和设计逻辑电路的工具。应熟记基本公式与基本规则。
5．可用两种方法化简逻辑函数，公式法和卡诺图法。
公式法是用逻辑代数的基本公式与规则进行化简，必须熟记基本公式和规则并具有一定的运算技巧和经验。
卡诺图法是基于合并相邻最小项的原理进行化简的，特点是简单、直观，不易出错，有一定的步骤和方法可循。
第2章 集成门电路
一．目的、要求：
了解TTL与非门、集电极开路门和三态门的工作原理，熟悉它们的功能及特点。
了解CMOS门电路的工作原理
熟悉各种逻辑系列在速度、功耗和抗干扰能力等方面的主要特点。
二．主要内容
1．TTL 集成门电路
2．CMOS集成门电路
三．重点、难点 :
TTL与非门的工作原理
四．学时数： 8学时
2.1 概 述
问题引入 (introduction)
?? 逻辑代数如何在实际应用中体现？
1．门电路：逻辑门电路是指能够实现各种基本逻辑关系的电路， 简称“门电路”或逻辑元件。最基本的门电路是与门、或门和非门。
2．在逻辑电路中, 逻辑事件的是与否用电路电平的高、低来表示。 若用1代表低电平、0代表高电平，则称为正逻辑。相反为负逻辑。
3．集成门按内部有源器件的不同可分为两大类：一类为双极型晶体管集成电路，主要有晶体管TTL逻辑、射极耦合逻辑ECL和集成注入逻辑I2L等几种类型；另一类为单极型MOS集成电路，包括NMOS、 PMOS和CMOS等几种类型。常用的是TTL和CMOS集成电路。
4．集成门电路按其集成度又可分为：小规模集成电路(SSI)、中规模集成电路（MSI）、大规模集成电路（LSI）和超大规模集成电路（VLSI）。
2.2 TTL 集成门电路
TTL集成与非门电路在实际中应用非常广泛。如一个由与非门构成的多数表决器。电路输入输出间逻辑关系如表2·1所示
表2·1 多路表决器真值表
图2·1 多路表决器逻辑图
2.2.1 TTL与非门的工作原理
1． 电路组成
如图2.2所示由输入级、 中间级和输出级三部分组成的。 图 2.2 TTL集成与非门电路图及逻辑符号
电路； (b) 符号
(1) 输入级。
输入级由多发射极管T1和电阻R1组成。其作用是对输入变量A、B、C实现逻辑与，它相当于一个与门。从逻辑功能上看，图2.3（a）所示的多发射极三极管可以等效为图2.3（b）所示的形式。
图 2.3 多发射极晶体管及其等效形式
(a) 多发射极晶体管； (b) 等效形式
(2) 中间级。
中间级由T2、 R2和R3组成。T2的集电极和发射极输出两个相位相反的信号，作为T3和T5的驱动信号。
(3) 输出级。
输出级由T3、T4、T5和R4、R5组成，这种电路形式称为推拉式电路。
2. 工作原理
(1) 输入全部为高电平。当输入A、 B、 C均为高电平，即UIH = 3.6 V时，T1的基极电位足以使T1的集电结和T2、T5的发射结导通。而T2的集电极压降可以使T3导通， 但它不能使T4导通。T5由T2提供足够的基极电流而处于饱和状态。因此输出为低电平:
UO=UOL=UCE5≈0.3 V
(2) 输入至少有一个为低电平。当输入至少有一个（A端）为低电平，即UIL = 0.3V时，T1与A端连接的发射结正向导通，从图2.3(b)中可知，T1集电极电位UC1使T2、T5均截止，而T2的集电极电压足以使T3，T4导通。因此输出为高电平：
UO=UOH≈UCC-UBE3-UBE4=5-0.7-0.7=3.6 V总结：当输入全为高电平时，输出为低电平，这时T5饱和，电路处于开门状态；当输入端至少有一个为低电平时，输出为高电平，这时T5截止，电路处于关门状态。即输入全为1时， 输出为0；输入有0时，输出为1。由此可见，电路的输出与输入之间满足与非逻辑关系，即
Y=A?B?C
2.2.2 TTL与非门的外特性与参数1. 电压传输特性
TTL与非门电压传输特性是表示输出电压UO随输入电压UI变化的一条曲线， 电压传输特性曲线大致分为四段：如图2.4所示。
图 2.4TTL与非门电压传输特性
（a） 测试电路示意图; （b） 曲线
（1）AB段。 输入电压UI≤0.6 V时，T1工作在深度饱和状态，UCES1＜0.1V, UB2＜0.7V，故T2、T5截止，T3、T4导通，UO≈3.6 V为高电平。与非门处于截止状态，所以把AB段称截止区。
（2）BC段。输入电压 0.6V＜UI＜1.3 V时，0.7V≤UB2＜1.4V ，T2开始导通，T5仍未导通，T3、T4处于射极输出状态。随UI的增加，UB2增加， UC2下降，并通过T3、 T4使UO也下降。因为UO基本上随UI的增加而线性减小， 故把BC段称线性区。
（3）CD段。输入电压1.3V＜UI＜1.4V时，T5开始导通，并随UI的增加趋于饱和。使输出UO为低电平。所以把CD段称转折区或过渡区。
（4）DE段。当UI≥1.4V时, T2、T5饱和，T4截止，输出为低电平。与非门处于饱和状态。 所以把DE段称饱和区。
2. 主要参数
（1）输出高电平UOH和输出低电平UOL。电压传输特性曲线截止区的输出电压为UOH，饱和区的输出电压为UOL。一般产品规定UOH≥2.4V，UOL＜0.4 V。
( 2）阈值电压Uth。电压传输特性曲线转折区中点所对应的输入电压为Uth，也称门槛电压。一般TTL与非门的Uth≈ 1.4V。
（3）关门电平UOFF和开门电平UON。保证输出电平为额定高电平（2.7V左右）时，允许输入低电平的最大值， 称为关门电平UOFF。通常UOFF≈1V , 一般产品要求UOFF≥0.8 V。
保证输出电平达到额定低电平（0.3V）时，允许输入高电平的最小值，称为开门电平UON。通常UON≈1.4V，一般产品要求UON≤1.8 V。
（4） 噪声容限UNL、UNH。在实际应用中，由于外界干扰、电源波动等原因，可能使输入电平UI偏离规定值。为了保证电路可靠工作，应对干扰的幅度有一定限制，称为噪声容限。它是用来说明门电路抗干扰能力的参数。 低电平噪声容限是指在保证输出为高电平的前提下，允许叠加在输入低电平UIL上的最大正向干扰（或噪声）电压。用UNL表示:
UNL = UOFF – UIL
高电平噪声容限是指在保证输出为低电平的前提下，允许叠加在输入高电平UIH上的最大负向干扰（或噪声）电压。 用UNH表示：
UNH = UIH - UON
(5) 输入短路电流IIS。当UI=0时，流经这个输入端的电流称为输入短路电流IIS。在如图2.5所示电路中，
IIS= =≈-1.4 mA
输入短路电流的典型值约为-1.5mA 。
图 2.5 IIS的计算 图 2.6 延迟时间
(6) 输入漏电流IIH。当UI＞Uth时, 流经输入端的电流称为输入漏电流IIH， 即T1倒置工作时的反向漏电流。其值很小，约为10μA。
(7) 扇出系数N。扇出系数是以同一型号的与非门作为负载时，一个与非门能够驱动同类与非门的最大数目，通常N≥8。
（8）平均延迟时间tpd。平均延迟时间指输出信号滞后于输入信号的时间，它是表示开关速度的参数， 如图2.6所示。从输入波形上升沿的中点到输出波形下降沿中点之间的时间称为导通延迟时间 tPHL；从输入波形下降沿的中点到输出波形上升沿的中点之间的时间称为截止延迟时间tPLH, 所以TTL与非门平均延迟时间为
tpd= (tPHL+tPLH)
一般, TTL与非门tpd为3～40ns。
思考题：TTL门有哪些主要参数？这些参数的大小与什么因素有关？对于使用TTL门，这些参数有什么意义？
2.2.3 TTL与非门产品介绍部分常用中小规模TTL门电路的型号及功能如表2.2所示。图2. 7所示是74LS00及74LS20管脚排列示意图。
表 2.2 常用TTL门电路型号
图 2.774LS00、 74LS20管脚图TTL器件型号由五部分组成， 其符号和意义如表2.3所示。
表 2.3 TTL器件型号组成的符号及意义
例如
CT 74 H 10 F
封装形式：全密封扁平封装
器件品名：三—3输入与非门
器件系列：高速
温度范围：0—+70℃
中国制造：TTL器件
2.2.4TTL与非门的改进电路
在生产实践过程中，对集成门电路提高工作速度、降低功耗、加强抗干扰能力以及提高集成度等方面提出更高、更新的要求。改进型TTL与非门, 如图 2.8 所示。
图 2.8 各种系列的TTL门电路
LS系列TTL门tpd＜5ns，而功耗2mW，因而得到广泛应用。
我国TTL集成电路目前有CT54/74（普通）、CT54/74H（高速）、 CT54/74S（肖特基）和CT54/74LS(低功耗）等四个系列国家标准的集成门电路。它们的主要性能指标如表2.4所示。在TTL门电路中，无论是哪一种系列，只要器件品名相同, 那么器件功能就相同，只是性能不同。
表2.4 TTL各系列集成门电路主要性能指标
2.2.5TTL门电路的其他类型
TTL门电路除与非门之外， 还有许多种门电路。
1. 集电极开路门（OC门）
在实际使用中，可直接将几个逻辑门的输出端相连，这种输出直接相连，实现输出与功能的方式称为线与。图2.9所示为实现线与功能的电路。即
Y=Y1·Y2
但是普通TTL与非门的输出端是不允许直接相连的， 因为当一个门的输出为高电平（Y1），另一个为低电平（Y2）时， 将有一个很大的电流从UCC经Y1到Y2，到导通门的T5管，如图2.10所示。这个电流不仅会使导通门的输出电平抬高而破坏电路的逻辑关系，还会因功耗过大而损坏该门电路。
图2.9 与非门的线与连接图 图2.10TTL与非门直接线与的情况
为了能使TTL门直接相连，实现线与功能，制成集电极开路的TTL与非门，简称OC(Open Collector)门， 其电路及符号如图2.11所示。与普通TTL与非门
图 2.11OC门电路
不同的是：T5的集电极是断开的，必须经外接电阻RL接通电源后，电路才能实现与非逻辑及线与功能。
图2.12是实现线与逻辑的OC门， 其逻辑表达式
图 2.12OC门线与逻辑
外接电阻RL的选取：
假设有n个OC门接成线与的形式，其输出负载为m个TTL与非门，如图2.13所示。
当所有OC门都为截止状态时，输出电压UO为高电平，为保证输出的高电平不低于规定值，RL不能太大。根据图2.13（a）所示的情况，RL的最大值为
式中, n为OC门并联的个数，m为并联负载门的个数，IOH为OC门输出管截止时的漏电流，IIH为负载门输入端为高电平时的输入漏电流。
当有一个OC门处于导通状态时，输出电压UO为低电平，而且应保证在最不利的情况下，即所有负载电流全部流入唯一的一个导通门时，输出低电平仍低于规定值。根据图2.13（a）所示的情况，RL的最小值为
式中, ILmax是导通OC门所允许的最大漏电流，IIS为负载门的输入短路电流。
综合以上两种情况，RL的选取应满足：
RLmin＜RL＜RLmax
为了减少负载电流的影响，RL值应选接近RLmin的值。
2. 三态门（TSL门）
三态门，是指逻辑门的输出除有高、低电平两种状态外，还有第三种状态——高阻状态（或称禁止状态）的门电路，简称TSL(Tristate Logic)门。电路如图2.14(a)所示。
E为控制端或称使能端。
当E＝1时，二极管D截止，TSL门与TTL门功能一样：
Y=A?B
图 2.14 三态门电路、符号
当E＝0时，T1处于正向工作状态，促使T2、T5截止， 同时, 通过二极管D使T3基极电位钳制在1V左右，致使T4也截止。这样T4、T5都截止，输出端呈现高阻状态。
TSL门中控制端E除高电平有效外，还有为低电平有效的，这时的电路符号如图2.14(c)所示。
三态门的主要用途是实现多个数据或控制信号的总线传输，如图2.15所示。
图 2.15 三态门的应用举例2.2.6TTL集成门电路使用注意事项电源电压（UCC）应满足在标准值5V+10%的范围
TTL电路的输出端所接负载，不能超过规定的扇出系数。
注意TTL门多余输入端的处理方法。
1. 与非门
与非门多余输入端的三种处理方法如图2.16所示。
图 2.16与非门多余输入端的处理方法
(a) 接电源; (b) 通过R接电源; （c） 与使用输入端并联
2. 或非门
或非门多余输入端的三种处理方法如图2.17所示。
图 2.17或非门多余输入端的处理方法
(a) 接地; (b) 通过R接地; （c） 与使用输入端并联
思考题：1．TTL与非门多余输入端应如何处理？
2．什么是“线与”？普通TTL门电路为什么不能进行“线与”？
3．三态门输出有哪三种状态？为保证接至同一母线上的许多三态门电路能够正常工作的必要条件是什么？
2.3 CMOS集成门电路
MOS集成逻辑门是采用MOS管作为开关元件的数字集成电路。 它具有工艺简单、集成度高、抗干扰能力强、 功耗低等优点，MOS门有PMOS、 NMOS和CMOS三种类型， CMOS电路又称互补MOS电路，它突出的优点是静态功耗低、抗干扰能力强、工作稳定性好、开关速度高，是性能较好且应用较广泛的一种电路。
2.3.1CMOS门电路
1. 与非门
图2.18是一个两输入的CMOS与非门电路。
当A、B两个输入端均为高电平时，T1、T2导通，T3、 T4截止，输出为低电平。
当A、B两个输入端中只要有一个为低电平时，T1、T2中必有一个截止，T3、T4中必有一个导通， 输出为高电平。 电路的逻辑关系为:
Y = A·B
图 2.18 CMOS与非门
2. 或非门
CMOS或非门电路如图2.19所示。当A、B两个输入端均为低电平时，T1、T2截止，T3、T4导通，输出Y为高电平；当A、B两个输入中有一个为高电平时，T1、T2中必有一个导通，T3、T4中必有一个截止，输出为低电平。 电路的逻辑关系为
Y = A+B图 2.19CMOS或非门
3. CMOS传输门
传输门是数字电路用来传输信号的一种基本单元电路。其电路和符号如图2.20所示，
图 2.20CMOS传输门
当控制信号C=1（UDD）(C =0)时，输入信号UI接近于UDD，则UGS1≈-UDD，故T1截止，T2导通；如输入信号UI接近0，则T1导通，T2截止；如果UI接近UDD/2，则T1、T2同时导通。所以，传输门相当于接通的开关，通过不同的管子连续向输出端传送信号。
反之，当C=0（C=1）时，只要UI在0～UDD之间，则T1、T2都截止，传输门相当于断开的开关。
因为MOS管的结构是对称的，源极和漏极可以互换使用，所以CMOS传输门具有双向性，又称双向开关，用TG表示。
2.3.2CMOS门电路系列及型号的命名法
CMOS逻辑门器件有三大系列: 4000系列、74C××系列和硅氧化铝系列。
1． 4000系列
表2.5列出了4000系列CMOS器件型号组成符号及意义。
表2.5 CMOS器件型号组成符号及意义
表2.6列出了国外主要生产公司的产品代号。
表2.6 几家国外公司CMOS产品代号
例如：
CC 40 30 R
表示温度范围：-55—85℃
表示器件品种：四-2输入异或门
表示器件系列代号
表示中国制造的CMOS器件
2．74C
第2章 集成门电路
一．目的、要求：
了解TTL与非门、集电极开路门和三态门的工作原理，熟悉它们的功能及特点。
了解CMOS门电路的工作原理
熟悉各种逻辑系列在速度、功耗和抗干扰能力等方面的主要特点。
二．主要内容
1．TTL 集成门电路
2．CMOS集成门电路
三．重点、难点 :
TTL与非门的工作原理
四．学时数： 8学时
2.1 概 述
问题引入 (introduction)
?? 逻辑代数如何在实际应用中体现？
1．门电路：逻辑门电路是指能够实现各种基本逻辑关系的电路， 简称“门电路”或逻辑元件。最基本的门电路是与门、或门和非门。
2．在逻辑电路中, 逻辑事件的是与否用电路电平的高、低来表示。 若用1代表低电平、0代表高电平，则称为正逻辑。相反为负逻辑。
3．集成门按内部有源器件的不同可分为两大类：一类为双极型晶体管集成电路，主要有晶体管TTL逻辑、射极耦合逻辑ECL和集成注入逻辑I2L等几种类型；另一类为单极型MOS集成电路，包括NMOS、 PMOS和CMOS等几种类型。常用的是TTL和CMOS集成电路。
4．集成门电路按其集成度又可分为：小规模集成电路(SSI)、中规模集成电路（MSI）、大规模集成电路（LSI）和超大规模集成电路（VLSI）。
2.2 TTL 集成门电路
TTL集成与非门电路在实际中应用非常广泛。如一个由与非门构成的多数表决器。电路输入输出间逻辑关系如表2·1所示
表2·1 多路表决器真值表
图2·1 多路表决器逻辑图
2.2.1 TTL与非门的工作原理
1． 电路组成
如图2.2所示由输入级、 中间级和输出级三部分组成的。 图 2.2 TTL集成与非门电路图及逻辑符号
电路； (b) 符号
(1) 输入级。
输入级由多发射极管T1和电阻R1组成。其作用是对输入变量A、B、C实现逻辑与，它相当于一个与门。从逻辑功能上看，图2.3（a）所示的多发射极三极管可以等效为图2.3（b）所示的形式。
图 2.3 多发射极晶体管及其等效形式
(a) 多发射极晶体管； (b) 等效形式
(2) 中间级。
中间级由T2、 R2和R3组成。T2的集电极和发射极输出两个相位相反的信号，作为T3和T5的驱动信号。
(3) 输出级。
输出级由T3、T4、T5和R4、R5组成，这种电路形式称为推拉式电路。
2. 工作原理
(1) 输入全部为高电平。当输入A、 B、 C均为高电平，即UIH = 3.6 V时，T1的基极电位足以使T1的集电结和T2、T5的发射结导通。而T2的集电极压降可以使T3导通， 但它不能使T4导通。T5由T2提供足够的基极电流而处于饱和状态。因此输出为低电平:
UO=UOL=UCE5≈0.3 V
(2) 输入至少有一个为低电平。当输入至少有一个（A端）为低电平，即UIL = 0.3V时，T1与A端连接的发射结正向导通，从图2.3(b)中可知，T1集电极电位UC1使T2、T5均截止，而T2的集电极电压足以使T3，T4导通。因此输出为高电平：
UO=UOH≈UCC-UBE3-UBE4=5-0.7-0.7=3.6 V总结：当输入全为高电平时，输出为低电平，这时T5饱和，电路处于开门状态；当输入端至少有一个为低电平时，输出为高电平，这时T5截止，电路处于关门状态。即输入全为1时， 输出为0；输入有0时，输出为1。由此可见，电路的输出与输入之间满足与非逻辑关系，即
Y=A?B?C
2.2.2 TTL与非门的外特性与参数1. 电压传输特性
TTL与非门电压传输特性是表示输出电压UO随输入电压UI变化的一条曲线， 电压传输特性曲线大致分为四段：如图2.4所示。
图 2.4TTL与非门电压传输特性
（a） 测试电路示意图; （b） 曲线
（1）AB段。 输入电压UI≤0.6 V时，T1工作在深度饱和状态，UCES1＜0.1V, UB2＜0.7V，故T2、T5截止，T3、T4导通，UO≈3.6 V为高电平。与非门处于截止状态，所以把AB段称截止区。
（2）BC段。输入电压 0.6V＜UI＜1.3 V时，0.7V≤UB2＜1.4V ，T2开始导通，T5仍未导通，T3、T4处于射极输出状态。随UI的增加，UB2增加， UC2下降，并通过T3、 T4使UO也下降。因为UO基本上随UI的增加而线性减小， 故把BC段称线性区。
（3）CD段。输入电压1.3V＜UI＜1.4V时，T5开始导通，并随UI的增加趋于饱和。使输出UO为低电平。所以把CD段称转折区或过渡区。
（4）DE段。当UI≥1.4V时, T2、T5饱和，T4截止，输出为低电平。与非门处于饱和状态。 所以把DE段称饱和区。
2. 主要参数
（1）输出高电平UOH和输出低电平UOL。电压传输特性曲线截止区的输出电压为UOH，饱和区的输出电压为UOL。一般产品规定UOH≥2.4V，UOL＜0.4 V。
( 2）阈值电压Uth。电压传输特性曲线转折区中点所对应的输入电压为Uth，也称门槛电压。一般TTL与非门的Uth≈ 1.4V。
（3）关门电平UOFF和开门电平UON。保证输出电平为额定高电平（2.7V左右）时，允许输入低电平的最大值， 称为关门电平UOFF。通常UOFF≈1V , 一般产品要求UOFF≥0.8 V。
保证输出电平达到额定低电平（0.3V）时，允许输入高电平的最小值，称为开门电平UON。通常UON≈1.4V，一般产品要求UON≤1.8 V。
（4） 噪声容限UNL、UNH。在实际应用中，由于外界干扰、电源波动等原因，可能使输入电平UI偏离规定值。为了保证电路可靠工作，应对干扰的幅度有一定限制，称为噪声容限。它是用来说明门电路抗干扰能力的参数。 低电平噪声容限是指在保证输出为高电平的前提下，允许叠加在输入低电平UIL上的最大正向干扰（或噪声）电压。用UNL表示:
UNL = UOFF – UIL
高电平噪声容限是指在保证输出为低电平的前提下，允许叠加在输入高电平UIH上的最大负向干扰（或噪声）电压。 用UNH表示：
UNH = UIH - UON
(5) 输入短路电流IIS。当UI=0时，流经这个输入端的电流称为输入短路电流IIS。在如图2.5所示电路中，
IIS= =≈-1.4 mA
输入短路电流的典型值约为-1.5mA 。
图 2.5 IIS的计算 图 2.6 延迟时间
(6) 输入漏电流IIH。当UI＞Uth时, 流经输入端的电流称为输入漏电流IIH， 即T1倒置工作时的反向漏电流。其值很小，约为10μA。
(7) 扇出系数N。扇出系数是以同一型号的与非门作为负载时，一个与非门能够驱动同类与非门的最大数目，通常N≥8。
（8）平均延迟时间tpd。平均延迟时间指输出信号滞后于输入信号的时间，它是表示开关速度的参数， 如图2.6所示。从输入波形上升沿的中点到输出波形下降沿中点之间的时间称为导通延迟时间 tPHL；从输入波形下降沿的中点到输出波形上升沿的中点之间的时间称为截止延迟时间tPLH, 所以TTL与非门平均延迟时间为
tpd= (tPHL+tPLH)
一般, TTL与非门tpd为3～40ns。
思考题：TTL门有哪些主要参数？这些参数的大小与什么因素有关？对于使用TTL门，这些参数有什么意义？
2.2.3 TTL与非门产品介绍部分常用中小规模TTL门电路的型号及功能如表2.2所示。图2. 7所示是74LS00及74LS20管脚排列示意图。
表 2.2 常用TTL门电路型号
图 2.774LS00、 74LS20管脚图TTL器件型号由五部分组成， 其符号和意义如表2.3所示。
表 2.3 TTL器件型号组成的符号及意义
例如
CT 74 H 10 F
封装形式：全密封扁平封装
器件品名：三—3输入与非门
器件系列：高速
温度范围：0—+70℃
中国制造：TTL器件
2.2.4TTL与非门的改进电路
在生产实践过程中，对集成门电路提高工作速度、降低功耗、加强抗干扰能力以及提高集成度等方面提出更高、更新的要求。改进型TTL与非门, 如图 2.8 所示。
图 2.8 各种系列的TTL门电路
LS系列TTL门tpd＜5ns，而功耗2mW，因而得到广泛应用。
我国TTL集成电路目前有CT54/74（普通）、CT54/74H（高速）、 CT54/74S（肖特基）和CT54/74LS(低功耗）等四个系列国家标准的集成门电路。它们的主要性能指标如表2.4所示。在TTL门电路中，无论是哪一种系列，只要器件品名相同, 那么器件功能就相同，只是性能不同。
表2.4 TTL各系列集成门电路主要性能指标
2.2.5TTL门电路的其他类型
TTL门电路除与非门之外， 还有许多种门电路。
1. 集电极开路门（OC门）
在实际使用中，可直接将几个逻辑门的输出端相连，这种输出直接相连，实现输出与功能的方式称为线与。图2.9所示为实现线与功能的电路。即
Y=Y1·Y2
但是普通TTL与非门的输出端是不允许直接相连的， 因为当一个门的输出为高电平（Y1），另一个为低电平（Y2）时， 将有一个很大的电流从UCC经Y1到Y2，到导通门的T5管，如图2.10所示。这个电流不仅会使导通门的输出电平抬高而破坏电路的逻辑关系，还会因功耗过大而损坏该门电路。
图2.9 与非门的线与连接图 图2.10TTL与非门直接线与的情况
为了能使TTL门直接相连，实现线与功能，制成集电极开路的TTL与非门，简称OC(Open Collector)门， 其电路及符号如图2.11所示。与普通TTL与非门
图 2.11OC门电路
不同的是：T5的集电极是断开的，必须经外接电阻RL接通电源后，电路才能实现与非逻辑及线与功能。
图2.12是实现线与逻辑的OC门， 其逻辑表达式
图 2.12OC门线与逻辑
外接电阻RL的选取：
假设有n个OC门接成线与的形式，其输出负载为m个TTL与非门，如图2.13所示。
当所有OC门都为截止状态时，输出电压UO为高电平，为保证输出的高电平不低于规定值，RL不能太大。根据图2.13（a）所示的情况，RL的最大值为
式中, n为OC门并联的个数，m为并联负载门的个数，IOH为OC门输出管截止时的漏电流，IIH为负载门输入端为高电平时的输入漏电流。
当有一个OC门处于导通状态时，输出电压UO为低电平，而且应保证在最不利的情况下，即所有负载电流全部流入唯一的一个导通门时，输出低电平仍低于规定值。根据图2.13（a）所示的情况，RL的最小值为
式中, ILmax是导通OC门所允许的最大漏电流，IIS为负载门的输入短路电流。
综合以上两种情况，RL的选取应满足：
RLmin＜RL＜RLmax
为了减少负载电流的影响，RL值应选接近RLmin的值。
2. 三态门（TSL门）
三态门，是指逻辑门的输出除有高、低电平两种状态外，还有第三种状态——高阻状态（或称禁止状态）的门电路，简称TSL(Tristate Logic)门。电路如图2.14(a)所示。
E为控制端或称使能端。
当E＝1时，二极管D截止，TSL门与TTL门功能一样：
Y=A?B
图 2.14 三态门电路、符号
当E＝0时，T1处于正向工作状态，促使T2、T5截止， 同时, 通过二极管D使T3基极电位钳制在1V左右，致使T4也截止。这样T4、T5都截止，输出端呈现高阻状态。
TSL门中控制端E除高电平有效外，还有为低电平有效的，这时的电路符号如图2.14(c)所示。
三态门的主要用途是实现多个数据或控制信号的总线传输，如图2.15所示。
图 2.15 三态门的应用举例2.2.6TTL集成门电路使用注意事项电源电压（UCC）应满足在标准值5V+10%的范围
TTL电路的输出端所接负载，不能超过规定的扇出系数。
注意TTL门多余输入端的处理方法。
1. 与非门
与非门多余输入端的三种处理方法如图2.16所示。
图 2.16与非门多余输入端的处理方法
(a) 接电源; (b) 通过R接电源; （c） 与使用输入端并联
2. 或非门
或非门多余输入端的三种处理方法如图2.17所示。
图 2.17或非门多余输入端的处理方法
(a) 接地; (b) 通过R接地; （c） 与使用输入端并联
思考题：1．TTL与非门多余输入端应如何处理？
2．什么是“线与”？普通TTL门电路为什么不能进行“线与”？
3．三态门输出有哪三种状态？为保证接至同一母线上的许多三态门电路能够正常工作的必要条件是什么？
2.3 CMOS集成门电路
MOS集成逻辑门是采用MOS管作为开关元件的数字集成电路。 它具有工艺简单、集成度高、抗干扰能力强、 功耗低等优点，MOS门有PMOS、 NMOS和CMOS三种类型， CMOS电路又称互补MOS电路，它突出的优点是静态功耗低、抗干扰能力强、工作稳定性好、开关速度高，是性能较好且应用较广泛的一种电路。
2.3.1CMOS门电路
1. 与非门
图2.18是一个两输入的CMOS与非门电路。
当A、B两个输入端均为高电平时，T1、T2导通，T3、 T4截止，输出为低电平。
当A、B两个输入端中只要有一个为低电平时，T1、T2中必有一个截止，T3、T4中必有一个导通， 输出为高电平。 电路的逻辑关系为:
Y = A·B
图 2.18 CMOS与非门
2. 或非门
CMOS或非门电路如图2.19所示。当A、B两个输入端均为低电平时，T1、T2截止，T3、T4导通，输出Y为高电平；当A、B两个输入中有一个为高电平时，T1、T2中必有一个导通，T3、T4中必有一个截止，输出为低电平。 电路的逻辑关系为
Y = A+B图 2.19CMOS或非门
3. CMOS传输门
传输门是数字电路用来传输信号的一种基本单元电路。其电路和符号如图2.20所示，
图 2.20CMOS传输门
当控制信号C=1（UDD）(C =0)时，输入信号UI接近于UDD，则UGS1≈-UDD，故T1截止，T2导通；如输入信号UI接近0，则T1导通，T2截止；如果UI接近UDD/2，则T1、T2同时导通。所以，传输门相当于接通的开关，通过不同的管子连续向输出端传送信号。
反之，当C=0（C=1）时，只要UI在0～UDD之间，则T1、T2都截止，传输门相当于断开的开关。
因为MOS管的结构是对称的，源极和漏极可以互换使用，所以CMOS传输门具有双向性，又称双向开关，用TG表示。
2.3.2CMOS门电路系列及型号的命名法
CMOS逻辑门器件有三大系列: 4000系列、74C××系列和硅氧化铝系列。
1． 4000系列
表2.5列出了4000系列CMOS器件型号组成符号及意义。
表2.5 CMOS器件型号组成符号及意义
表2.6列出了国外主要生产公司的产品代号。
表2.6 几家国外公司CMOS产品代号
例如：
CC 40 30 R
表示温度范围：-55—85℃
表示器件品种：四-2输入异或门
表示器件系列代号
表示中国制造的CMOS器件
2．74C
组合逻辑电路
目的要求:
1、了解组合逻辑电路的特点
2、掌握组合逻辑电路的分析方法和设计方法
3、掌握编码器的基本概念及工作原理。学会设计编码器。
4、掌握译码器的基本概念及工作原理。学会设计译码器。
5、了解加法器的概念， 掌握加法器的工作原理
二．主要内容:
1、组合逻辑电路的特点,分析方法，设计方法。
2、编码器的基本概念、工作原理，设计方法。
3、译码器的基本概念、工作原理，设计方法
4、半加器,全加器,多位加法器
三．重点、难点：
组合逻辑电路的分析与设计。编码器和译码器的译码器的设计方法。加法器的工作原理。
四．学时数：12学时
3.1 组合逻辑电路的分析方法
一．组合逻辑电路的特点
电路任一时刻的输出状态只决定于该时刻各输入状态的组合，而与电路的原状态无关。
组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。
每一个输出变量是全部或部分输入变量的函数：
L1 = f1（A1、A2、…、Ai）
L2 = f2（A1、A2、…、Ai）
……
Lj=fj（A1、A2、…、Ai）
二、组合逻辑电路的分析方法
分析过程一般包含4个步骤：
【例1】：组合电路如图所示，分析该电路的逻辑功能。
解：（1）由逻辑图逐级写出逻辑表达式。为了写表达式方便，借助中间变量P。
（2）化简与变换：
（3）由表达式列出真值表。
（4）分析逻辑功能 ：
当A、B、C三个变量不一致时，电路输出为“1”，所以这个电路
称为“不一致电路”。
【例2】：组合电路如图，试分析其逻辑功能。
解：（1）由逻辑图写出逻辑表达式
(2)变换。
（3）列真值表：
（4）分析逻辑可能：由表可知，若输入两个或两个以上的1（或0），输出Y为1（或0），此电路在实际应用中可作为三人表决电路。
【例3】：组合电路如图，试分析其逻辑功能。
解：(1) 由逻辑图写出逻辑表达式
（2）变换与化简：
（3）列真值表
（4）电路的逻辑功能：电路的输出Y只与输入A、B有关，而与输入C无关。
Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。
所以Y和A、B的逻辑关系为与非运算的关系。
三. 组合逻辑电路的设计方法
设计过程的基本步骤：
【例1】在举重比赛中，有两名副裁判，一名主裁判。当两名以上裁判（必须包括主裁判在内）认为运动员上举杠铃合格，按动电钮，裁决合格信号灯亮，试用与非门设计该电路。
解：设主裁判为变量A，副裁判分别为B和C；按电钮为1，不按为0。表示成功与否的灯为Y，合格为1，否则为0。
（1）根据逻辑要求列出真值表。
（2）由真值表写出表达式：
3）化简：
Y=AB+AC
（4）画出逻辑电路图：
【例2】：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。
解：设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。
（1）根据逻辑要求列出真值表。
(2)由真值表写逻辑表达式：
（3）变换：
用与非门实现 图（a）
用异或门实现 图 (b)
【例3】：设计一个能比较两个一位数字大小的逻辑电路。
解：（1）设两个一位数分别为A,B.当A>B时，Y1=1, 当A=B时，Y2=1, 当A<B时，Y3=1，
(2)根据题目要求，列出真值表：
输 入
输出
A B
0 0
0 1
1 0
1 1
0 0 1
0 1 0
1 0 0
0 0 1
（3）逻辑表达式为：= = =
(4)由逻辑表达式画出逻辑图。
3.2 编码器
编码器的基本概念及工作原理：
编码——将特定含义的输入信号（文字、数字、符号）转换成二进制代码的过程. 能够实现编码功能的数字电路称为编码器。
一般而言，N个不同的信号，至少需要n位二进制数编码。
N和n之间满足下列关系:
2n≥N
二进制编码器：
常见的编码器有8线-3线（有8个输入端，3个输出端），16线—4线（16个输入端，4个输出端）等等。
【例1】：设计一个8线-3线的编码器
解：（1）确定输入输出变量个数:由题意知输入为I0～.I88个，输出为A1、A2 、A3。
（2）编码表见下表：（输入为高电平有效）
(3)由真值表写出各输出的逻辑表达式为：
用门电路实现逻辑电路：
二．非二进制编码器（以二－十进制编码器为例）
二-十进制编码器是指用四位二进制代码表示一位十进制数的编码电路（输入10个互斥的数码，输出4位二进制代码）
BCD码：
常用的几种BCD码：8421码、5421码、2421码、余三码。
2．10线－4线编码器
【例2】：设计一个8421 BCD码编码器
解：输入信号I0～I9代表0～9共10个十进制信号，输出信号为Y0～Y3相应二进制代码.
列编码表
逻辑表达式
优先编码器：
是指当多个输入同时有信号时，电路只对其中优先级别最高的信号进行编码。
【例3】电话室有三种电话， 按由高到低优先级排序依次是火警电话，急救电话，工作电话，要求电话编码依次为00、01、10。试设计电话编码控制电路。
解：（１）根据题意知，同一时间电话室只能处理一部电话，假如用A、B、C分别代表火警、 急救、工作三种电话，设电话铃响用1表示，铃没响用0表示。当优先级别高的信号有效时，低级别的则不起作用，这时用×表示；用Y1, Y2表示输出编码。
（２） 列真值表: 真值表如表３所示。
表3 例3的真值表
（３） 写逻辑表达式
（４） 画优先编码器逻辑图如图3所示。
图 4 74LS148优先编码器
（a） 符号图； (b) 管脚图
在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。
常见的集成3位二进制优先编码器74LS148的符号和管脚图如图4：
图中，～ 为输入信号端，是使能输入端，～是三个输出端，和是用于扩展功能的输出端。74LS148的功能如表4所示。
表 4 优先编码器74LS148的功能表
输入使能端
输入
输出
扩展
使能输出
1
×
×
×
×
×
×
×
×
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
×
×
×
×
×
×
×
0
0
0
0
1
0
1
0
×
×
×
×
×
×
0
0
1
0
1
0
1
1
0
×
×
×
×
×
0
1
0
0
1
0
1
1
1
0
×
×
×
×
0
1
1
0
1
0
1
1
1
1
0
×
×
×
1
0
0
0
1
0
1
1
1
1
1
0
×
×
1
0
1
0
1
0
1
1
1
1
1
1
0
×
1
1
0
0
1
0
1
1
1
1
1
1
1
0
1
1
1
0
1
在表4中，输入I0～I7低电平有效，I7为最高优先级，I0为最低优先级。即只要 =0，不管其他输入端是0还是1， 输出只对I7编码，且对应的输出为反码有效，=000。 为使能输入端, 只有=0时编码器工作, =1时编码器不工作。 为使能输出端。 当 =0允许工作时，如果 ～端有信号输入, =1;若 ～端无信号输入时，=0。扩展输出端，当 =0时，只要有编码信号， 就是低电平。
优先编码器74LS148的应用：
74LS148编码器的应用是非常广泛的。 例如，常用计算机键盘，其内部就是一个字符编码器。它将键盘上的大、小写英文字母和数字及符号还包括一些功能键（回车、空格）等编成一系列的七位二进制数码，送到计算机的中央处理单元CPU，然后再进行处理、存储、输出到显示器或打印机上。 还可以用74LS148编码器监控炉罐的温度，若其中任何一个炉温超过标准温度或低于标准温度，则检测传感器输出一个0电平到74LS148编码器的输入端， 编码器编码后输出三位二进制代码到微处理器进行控制。
3.3译码器
一．译码器的基本概念及工作原理
译码：编码的逆过程，即将输入代码“翻译”成特定的输出信号
译码器：实现译码功能的数字电路。
分类:变量译码器和显示译码器。
二．变量译码器－译出输入变量的状态，
二进制译码器：
输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。
常见的二进制译码器有：2线—4线译码器、3线—8线译码器、4线—16线译码器
【例】：用与非门设计3线—8线译码器
解：（1）列出译码表：
（2）写出各输出函数表达式：
画出逻辑电路图：
2、集成译码器
（1）.集成二进制译码器74LS138
A2、A1、A0为二进制译码输入端，～ 为译码输出端（低电平有效），G1、、为使能输入端。当G1＝1、＝＝0 时，译码器处于工作状态；否则，译码器处于禁止状态。其功能表如下：
其中
（２）集成8421 BCD码译码器74LS42
3、变量译码器的应用
（1）实现逻辑函数
由于译码器的每个输出端分别与一个最小项相对应，因此辅以适当的门电路，便可实现任何组合逻辑函数。
【例1】试用译码器和门电路实现逻辑函数
解：（1）将逻辑函数转换成最小项表达式，再转换成与非—与非形式。
=m3+m5+m6+m7
=
该函数有三个变量，所以选
用3线—8线译码器74LS138。
用一片74LS138加一个与非门
就可实现逻辑函数Y，逻辑图如图1所示。
（2）译码器的扩展
用两片74LS138扩展为4线—16线译码器
当A=0时，低位片74LS138(1)工作，对输入A3、A2、A1、A0进行译码，还原出Y0～Y7，则高位禁止工作；当A=1时，高位片74LS138(2)工作，还原出Y８～Y１５，而低位片禁止工作。
三．显示译码器：
通常由译码器、驱动器和显示器等部分组成。
常用的显示器有多种类型，按显示方式分，有字型重叠式、点阵式、分段式等。
按发光物质分，有半导体显示器，又称发光二极管(LED)显示器、荧光显示器、液晶显示器、气体放电管显示器等。
1．七段数字显示器原理
按内部连接方式不同，七段数字显示器分为共阴极和共阳极两种
图 2半导体显示器（a） 管脚排列图; (b) 共阴极接线图; (c) 共阳级接线图
图 3 七段数字显示器发光段组合图
2．七段显示译码器74LS48
七段显示译码器74LS48是一种与共阴极数字显示器配合使用的集成译码器。
图 4 74LS48的管脚排列图
74LS48显示译码器的功能如下表：
为试灯输入： 当 =0时，/=1时，若七段均完好，显示字形是“8”，该输入端常用于检查74LS48显示器的好坏; 当=1时，译码器方可进行译码显示。用来动态灭零，当 = 1时， 且 =0，输入A3A2A1A0=0000时，则/=0使数字符的各段熄灭；/ 为灭灯输入/灭灯输出，当 =0时不管输入如何, 数码管不显示数字； 为控制低位灭零信号,当=1时, 说明本位处于显示状态； 若=0, 且低位为零, 则低位零被熄灭。
3.4算术运算电路
一、加法器的基本概念及工作原理
加法器——实现两个二进制数的加法运算
1．半加器——只能进行本位加数、被加数的加法运算而不考虑低位进位。
列出半加器的真值表：
由真值表直接写出表达式:
画出逻辑电路图。
如果想用与非门组成半加器，则将上式用代数法变换成与非形式：
由此画出用与非门组成的半加器和逻辑符号
2．全加器——能同时进行本位数和相邻低位的进位信号的加法运算
和分别是被加数和加数，为相邻低位的进位，为本位的和，为本位的进位。全加器的真值表如下表
由真值表直接写出逻辑表达式，再经代数法化简和转换得：
根据逻辑表达式画出全加器的逻辑电路图：
逻辑符号
二、多位数加法器
4位串行进位加法器
由图可以看出多位加法器是将低位全加器的进位输出CO接到高位的进位输入CI.因此，任一位的加法运算必须在低一位的运算完成之后才能进行，这种方式称为串行进位。这种加法器的逻辑电路比较简单，但它的运算速度不高。为此，可采用超前进位的加法器，使每位的进位只由加数和被加数决定，而与低位的进位无关。
本 章 小 结
组合逻辑电路的特点是，电路任一时刻的输出状态只决定于该时刻各输入状态的组合，而与电路的原状态无关。组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。
2. 组合逻辑电路的分析步骤为：写出各输出端的逻辑表达式→化简和变换逻辑表达式→列出真值表→确定功能。
3. 组合逻辑电路的设计步骤为：根据设计求列出真值表→写出逻辑表达式(或填写卡诺图) →逻辑化简和变换→画出逻辑图
4.具有特定功能常用的一些组合逻辑功能如编码器，译码器，比较器，全加器等，介绍了它们的逻辑功能，集成芯片及集成电路的扩展和应用。其中，编码器和译码器功能相反，都设有使能控制端，便于多片连接扩展;数字比较器用来比较数的大小；加法器用来实现算术运算。
作业: 3.1 3.2 3.3 3.4 3.5 3.9 3.10 3.11 3.17
第四章 触发器
目的要求
1、掌握基本RS触发器，同步RS触发器、D触发器、JK触发器、T触发器、T′触发器的逻辑功能，会用状态表、特性方程、状态图、逻辑符号和波形图来描述。
2、理解基本RS触发器、同步RS触发器、主从触发器，边沿触发器的工作原理及动作特点。
3、掌握TTL集成触发器的管脚排列和逻辑符号。
4、掌握各种触发器之间的相互转换。
主要内容
1、基本RS触发器，同步RS触发器、D触发器、JK触发器、T触发器、T′触发器的逻辑功能。
2、基本RS触发器、同步RS触发器、主从触发器，边沿触发器的工作原理及动作特点。
3、TTL集成触发器的管脚排列和逻辑符号。
4、各种触发器之间的相互转换。
重点、难点
各种触发器的逻辑功能及动作特点。
学时数：12学时
4.1 概 述
组合逻辑电路在任一时刻的输出信号仅仅与当时的输入信号有关；而时序逻辑电路在任一时刻的输出信号不仅与当时的输入信号有关，而且与电路原来的状态有关。
从结构上看，组合逻辑电路仅由若干逻辑门组成，没有存储电路，因而无记忆能力；而时序逻辑电路除包含组合电路外，还含有存储电路，因而有记忆功能。
组合逻辑电路的基本单元是门电路；时序逻辑电路的基本单元是触发器。
触发器是能够存储一位二值信号的基本单元电路，它必须具备以下几个基本特点：
具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或二进制数的0和1。
根据不同的输入信号可以置成1或0状态。
在输入信号消失以后，能将获得的新状态保存下来。
触发器的分类方式有很多种，按电路结构可分为：基本RS触发器、同步触发器、主从触发器、边沿触发器（包括维持阻塞触发器）等，不同电路结构的触发器有不同的动作特点。
按逻辑功能可分为：RS触发器、D触发器、JK触发器、T和T′触发器等几种类型。
4.2 触发器的电路结构与动作特点
4.2.1 基本RS触发器的电路结构与动作特点
一、电路结构与工作原理
图4.1两与非门组成的基本RS触发器
(a)逻辑符号 (b)逻辑图
基本RS触发器由两与非门构成，低电平有效。
其逻辑表达式为：
逻辑功能：
置“1”
置“0”
不 变
不 定
S为置“1”端，R为置“0”端。这种触发器又称为置0置1触发器，或称为置位复位触发器。
基本RS触发器的功能表如表4.1所示。
基本RS触发器的简化功能表如表4.2所示。
由图4.2的卡诺图可得特性方程：
图4.2 卡诺图
R+S=1 (约束条件)
表4.1 RS触发器功能表 表4.2简化功能表
S
R
功 能
0
0
0
╳
不 定
0
0
1
╳
0
1
0
1
置 “1”
0
1
1
1
1
0
0
0
置 “0”
1
0
1
0
1
1
0
0
不 变
1
1
1
1
R
S
功 能
0
0
╳
不 定
0
1
0
置 “0”
1
0
1
置 “1”
1
1
不 变
二、动作特点
基本RS触发器的输出端Q和状态由输入信号R和S来决定，当输入信号R和S发生变化时，输出端Q和的状态作相应的变化。
图4.3 波 形 图
4.2.2 同步RS触发器的电路结构与动作特点
一、电路结构与工作原理
基本RS触发器的翻转由外加的输入信号决定，当外加的输入信号改变，输出信号会跟着改变。而数字系统中的各触发器往往被要求在规定的时刻同时翻转，这就需要由外加的时钟脉冲来控制。同步RS触发器就是一个具有外加时钟信号CP的触发器。
电路结构和逻辑符号如图4.4所示
图4.4 同步RS触发器
(a)电路结构 (b)逻辑符号
RD 、SD为直接置0端和直接至1端，低电平有效。用来设置触发器的初态。
工作原理
CP=0时， G3、G4门被封锁，，Q状态不变；
CP=1时，，，Q的状态由R、S的状态决定；
高电平有效。
由此可得逻辑功能：
置“0”
置“1”
不 变
不 定
其功能表如表4.3所示，卡诺图如图4.5所示
特性方程：
（约束方程）
表4.3同步RS触发器的功能表
S
R
功 能
0
0
0
0
保 持
0
0
1
1
0
1
0
0
置“0”
0
1
1
0
1
0
0
1
置“1”
1
0
1
1
1
1
0
╳
不 定
1
1
1
╳
图4.5 卡诺图
二、动作特点
输入信号在CP=0期间保持不变，在CP=1的全部时间内RS的变化都将引起触发器状态的相应改变，即在CP=1期间输入信号发生多次变化，触发器的状态也可能发生多次翻转，这降低了电路抵御干扰信号的能力。
图4.6 波 形 图
注意第三个CP=1期间，输入信号发生了多次变化，输出信号也发生了多次变化。
4.2.3 主从触发器的电路结构和动作特点
一、电路结构与工作原理
主从RS触发器的电路结构如图4.7所示。主从JK触发器的电路结构和逻辑符号如图4.8所示。
图4.7 主从RS触发器的电路结构
主从RS触发器的工作原理
CP=1时，主触发器打开，和的状态由R、S决定，从触发器关闭，Q、的状态不变；
CP由1变0时，主触发器关闭，从触发器打开，Q、的状态分别等于此时的和的状态；
CP=0时，主触发器关闭，和的状态保持不变，Q、的状态也不变；
主从JK触发器的工作原理与主从RS触发器的工作原理基本相同，只是有一次变化现象，即在CP=1期间，和的状态只能变化一次。如图4.9所示。
同步RS触发器的特性方程：
（约束方程）
由图可得：
图4.8 主从JK触发器
(a) 电路结构 (b) 逻辑符号
将上式代入同步RS触发器的特性方程，得主从JK触发器的特性方程：
由此可得JK触发器的逻辑功能：
J=1、K=0时，，置“1”；
J=0、K=1时，，置“0”；
J=0、K=0时，，保 持；
J=1、K=1时，，计 数。
JK触发器的功能表如图4.4所示。
二、动作特点
第一，触发器的翻转分两步动作。第一步，在CP=1的期间主触发器接受输入端的信号，被置成相应的状态，而从触发器不动；第二步，CP下降沿到来时从触发器按照主触发器的状态翻转，使Q、相应地改变状态。
表4.4 JK触发器的功能表
J
K
功 能
0
0
0
0
保 持
0
0
1
1
0
1
0
0
置“0”
0
1
1
0
1
0
0
1
置“1”
1
0
1
1
1
1
0
1
计 数
1
1
1
0
图4.9 主从JK触发器的一次变化现象
第二，因为主触发器本身是一个同步RS触发器，所以在CP=1的全部时间里输入信号都将对主触发器起控制作用。
第三，主从JK触发器有一次变化现象，即在CP=1期间，和的状态只能变化一次。
由此可见，主从结构的触发器在CP作用期间抗干扰能力不强，原因是在CP=1期间主触发器对于干扰信号有记忆作用。边沿触发器可以克服这个缺点。
图4.10 主从JK触发器的波形图
4.2.4 边沿触发器的电路结构和动作特点
一、电路结构与工作原理
利用传输延迟时间的边沿触发器
图4.11利用传输延迟时间的边沿触发器
(a)电路结构 (b)逻辑符号
利用传输延迟时间的边沿JK触发器的电路结构图和逻辑符号如图4.11所示。
工作原理：
与非门G3、G4的平均延迟时间比与或非门G1、G2构成的基本触发器的平均延迟时间要长。A、D门的输出分别是Q1和Q2。
CP=0时，Q3=Q4=1，Q1=Q2=0，Q不变；
CP由0变1时，触发器不翻转，为接受输入信号作准备。
由于与非门G3、G4的平均延迟时间比与或非门G1、G2构成的基本触发器的平均延迟时间要长，GA、GD门先打开，此时Q3=Q4=1，CP=1，所以Q依然不变。
CP由1变0时触发翻转。
Q3、Q4状态由J、K决定，CP由1变0时，GA、GD门关闭，Q1=Q2=0，GB、GC门打开，Q由Q3、Q4决定，触发器翻转。
CP=0以后，G3、G4又被封锁。
维持阻塞边沿触发器
(a) (b)
图4.12 维持阻塞D边沿触发器
逻辑电路 (b)逻辑符号
维持阻塞D边沿触发器的电路结构和逻辑符号如图4.12所示。
CP=0时，Q3=Q4=1，Q不变，触发器处于稳态，同时，，Q5=D，接受输入信号D；
CP由0变1时，触发器翻转，，，使Q=D；
CP=1时，输入信号被封锁。
若Q4=0，则经1线封锁G6；若Q3=0时通过3线封锁Q4，通过2线封锁G5，所以，此时Q3、Q4、Q5、Q6的状态与D无关。
总之，该触发器在CP正跳沿前接受输入信号，正跳沿时翻转，正跳沿后输入被封锁。
表4.5 D触发器的功能表
D
功 能
0
0
0
置“0”
0
1
0
1
0
1
置“1”
1
1
1
RD、SD为直接置0端和直接置1端，低电平有效。
D触发器的功能表如表4.5所示。
二、动作特点
边沿触发器的次态仅取决于CP信号的上升沿或下降沿到达时输入端的逻辑状态，而在这以前或以后，输入信号的变化对触发器的状态没有影响。
这种特点有效的提高了触发器电路的抗干扰能力，因而也提高了电路的工作可靠性。
边沿D触发器的波形图如图4.13所示。
边沿JK触发器的波形图如图4.14所示。
图4.13 边沿D触发器的波形图
图4.14 边沿JK触发器的波形图
4.3 触发器的逻辑功能及其描述方法
4.3.1 触发器按逻辑功能的分类
触发器具有不同的功能，通常可用功能表、特性方程和状态转换图来表示。
一、RS触发器
表4.6同步RS触发器的功能表 特性方程：
J
K
功 能
0
0
0
0
保 持
0
0
1
1
0
1
0
0
置“0”
0
1
1
0
1
0
0
1
置“1”
1
0
1
1
1
1
0
1
计 数
1
1
1
0
（约束方程）
状态转换图如图4.15所示
图4.15 RS触发器的状态转换图
二、JK触发器
表4.7 JK触发器的功能表
J
K
功 能
0
0
0
0
保 持
0
0
1
1
0
1
0
0
置“0”
0
1
1
0
1
0
0
1
置“1”
1
0
1
1
1
1
0
1
计 数
1
1
1
0
特性方程：
状态转换图如图4.16所示
图4.16 JK触发器的状态转换图
三、D触发器
表4.8 D触发器的功能表 特性方程：
D
功 能
0
0
0
置“0”
0
1
0
1
0
1
置“1”
1
1
1
状态转换图如图4.17所示 图4.17 D触发器的状态转换图
四、T触发器
表4.9 T触发器功能表 特性方程：
T
功 能
0
0
0
保 持
0
1
1
1
0
1
计 数
1
1
0
状态转换图如图4.18所示
图4.18 T触发器的状态转换图
4.3.2 触发器的电路结构与逻辑功能的关系
触发器的逻辑功能和电路结构是两个不同的概念。所谓逻辑功能，是指触发器的次态和现态及输入信号之间在稳态下的逻辑关系，这种逻辑关系可以用功能表、特性方程或状态转换图给出。根据逻辑功能的不同特点，我们把触发器分成了RS、JK、T、D等几种类型。
而基本RS触发器、同步RS触发器、主从触发器、边沿触发器等是指电路结构的不同形式。由于电路结构的不同，其动作特点也不同。
同一种逻辑功能的触发器可以用不同的电路结构来实现。反过来，用同一种电路结构形式可以构成不同逻辑功能的触发器。因此，逻辑功能与电路结构并无固定的对应关系，更不要把两者混为一谈。
4.4 触发器逻辑功能的转换
4.4.1集成触发器
集成维持阻塞D触发器
常用的集成维持阻塞触发器有7474（T1074）、74H74(T2074)、74S74(T3074)和74LS74(T4074)，这四种触发器均为双D触发器。它们有相同的逻辑功能和相同的管脚排列。
表4.10 D触发器的功能表 管脚排列如图4.19所示
图4.19 74LS74管脚排列图
集成负边沿JK触发器
常用的集成负边沿JK触发器有74S112(T3112)和74LS112(T4112)等，这两种触发器均为双JK触发器。它们有相同的逻辑功能和相同的管脚排列。
74LS112管脚排列图和逻辑符号如图4.19所示
图4.20 74LS112管脚排列图
(a)管脚排列 (b)逻辑符号
表4.11 JK触发器的功能表
4.4.2 触发器的相互转换
JK触发器转换为D、T触发器
JK触发器的特性方程为：；
D触发器的特性方程为：；
T触发器的特性方程为：；
JK转换为D：，则D=J，D=；
JK转换为T：，则T=J=K；
电路图如图4.21所示。
图4.21 JK触发器转换为D、T触发器
2、D触发器转换为JK、T触发器
D转换为JK：。
D转换为T： 将图4.21中的J、K相连等于T，即为T触发器；T=1时便为T′触发器。
电路如图4.22所示
图4.22 D转换为JK触发器
本 章 小 结
1. 触发器是数字系统中极为重要的基本逻辑单元。它有两个稳定状态，在外加触发信号的作用下，可以从一种稳定状态转换到另一种稳定状态。当外加信号消失后，触发器仍维持其状态不变，因此，触发器具有记忆功能， 每个触发器只能记忆（存储）一位二进制数码。
2. 按动作特点不同，可以把触发器分为基本RS触发器、同步触发器、主从触发器和边沿触发器。
基本RS触发器的输出端Q和状态由输入信号R和S来决定，当输入信号R和S发生变化时，输出端Q和的状态作相应的变化。
同步触发器的输入信号在CP=1的全部时间内的变化都将引起触发器状态的相应改变，即在CP=1期间输入信号发生多次变化，触发器的状态也可能发生多次翻转。
主从触发器的翻转分两步动作：第一步，在CP=1期间主触发器接受输入端的信号，被置成相应的状态，而从触发器不动；第二步，CP下降沿到来时从触发器按照主触发器的状态翻转。主从JK触发器存在一次变化现象。
边沿触发器的次态仅取决于CP信号的上升沿或下降沿到达时输入端的输入信号，而在这以前或以后，输入信号的变化对触发器的状态没有影响。
3. 触发器按功能可分为RS、JK、D、T、T′几种。其逻辑功能可用功能表（真值表）、特性方程、状态图、逻辑符号图和波形图（时序图）来描述。类型不同而功能相同的触发器，其功能表、状态图、特性方程均相同，只是逻辑符号图和时序图不同。
4. 常用的TTL型集成触发器有：双JK负边沿触发器74LS112、双D正边沿触发器74LS74。
第 5章 时序逻辑电路
目的要求
1、理解时序逻辑电路的结构和特点。
2、掌握时序逻辑电路的分析方法。
3、理解同步计数器和异步计数器的工作原理。
4、掌握用集成计数器构成任意进制计数器的方法。
5、掌握寄存器的工作原理及运用。
主要内容
1、时序逻辑电路的结构和特点。
2、时序逻辑电路的分析方法。
3、同步计数器和异步计数器的工作原理。
4、用集成计数器构成任意进制计数器。
5、寄存器的工作原理及运用。
重点、难点
时序逻辑电路的分析。
用集成计数器构成任意进制计数器。
学时数：12学时
5.1 概述
组合逻辑电路基本单元是门电路，没有记忆功能；
时序逻辑电路基本单元是触发器，有记忆功能。
时序电路结构框图如图5.1所示。
图5.1 时序逻辑电路结构方框图
时序逻辑电路由组合电路和存储电路两部分构成。
按触发脉冲输入方式的不同， 时序电路可分为同步时序电路和异步时序电路。同步时序电路是指各触发器状态的变化受同一个时钟脉冲控制；而在异步时序电路中，各触发器状态的变化不受同一个时钟脉冲控制。
5.1.1 时序电路的分析方法
分析时序电路的目的是确定已知电路的逻辑功能和工作特点。具体步骤如下：
(1) 写相关方程式——时钟方程、驱动方程和输出方程。
(2) 求各个触发器的状态方程。
(3) 求出对应状态值——列状态表、画状态图和时序图。
(4) 归纳上述分析结果， 确定时序电路的功能。
5.1.2 时序电路分析举例
例 1 分析如图5.2 所示的时序电路的逻辑功能。
解:
写相关方程式。
① 时钟方程
② 驱动方程
图5.2 时序电路
③ 输出方程
(2) 求各个触发器的状态方程。
J K触发器特性方程为
将对应驱动方程分别代入特性方程，进行化简变换可得状态方程：
(3) 求出对应状态值。
① 列状态表：列出电路输入信号和触发器原态的所有取值组合，代入相应的状态方程，求得相应的触发器次态及输出，列表得到状态表5.1。
② 画状态图如图5.3（a）所示，画时序图如图5.3（b）所示。
表5.1 状 态 表
Z
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图5.3 时序电路对应图形
(a) 状态图； (b) 时序图
(4) 归纳上述分析结果， 确定该时序电路的逻辑功能。
综上所述，此电路是带进位输出的同步四进制加法计数器电路。
N进制计数器同时也是一个N分频器。
【思考题】
1. 时序电路与组合电路相比较， 有什么相同点和不同点？
2. 分析时序电路的基本步骤是什么？
5.2 同 步 计 数 器
计数器是用来实现累计电路输入CP脉冲个数功能的时序电路。 在计数功能的基础上，计数器还可以实现计时、定时、分频和自动控制等功能，应用十分广泛。
计数器按照CP脉冲的输入方式可分为同步计数器和异步计数器。
计数器按照计数规律可分为加法计数器、 减法计数器和可逆计数器。
计数器按照计数的进制可分为二进制计数器（N=2n）和非二进制计数器（N≠2n），其中, N代表计数器的进制数，n代表计数器中触发器的个数。
5.2.1 同步计数器
1. 同步二进制计数器
同步二进制计数器电路如图5.4所示。
图5.4 同步二进制计数器
分析过程：
(1) 写相关方程式。
时钟方程
驱动方程：
(2)求各个触发器的状态方程。
JK触发器特性方程为
将对应驱动方程式分别代入JK触发器特性方程式，进行化简变换可得状态方程：
(3) 求出对应状态值。 列状态表如表5.2所示。
画状态图如图5.5（a）所示， 画时序图如图5.5（b）所示。
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表5.2 状 态 表
图 5.5 同步计数器状态图
(a) 状态图； (b) 时序图
2. 同步二进制计数器的连接规律和特点
同步二进制计数器—般由JK触发器和门电路构成，有N个JK触发器，就是N位同步二进制计数器。连接规律是：
所有CP接在一起，上升沿或下降沿均可。
加法计数
减法计数
3. 同步非二进制计数器
例 2分析图5.6 所示同步非二进制计数器的逻辑功能。
图5.6 同步非二进制计数器
(1) 写相关方程式。
时钟方程
驱动方程：
(2)求各个触发器的状态方程。
JK触发器特性方程为：
将对应驱动方程式分别代入JK触发器特性方程式，进行化简变换可得状态方程：
（3）求出对应状态值。 列状态表如表5.3所示。
表5.3 状态表
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画状态图如图5.7（a）所示， 画时序图如图5.7（b）所示。
图5.7 同步计数器对应图形 （a）状态图 （b） 时序图
(4) 归纳分析结果， 确定该时序电路的逻辑功能。从时钟方程可知该电路是同步时序电路。从表5.4所示状态表可知： 计数器输出Q2Q1Q0共有八种状态000～111。 从图5.7（a）所示状态图可知：随着CP脉冲的递增, 触发器输出Q2Q1Q0会进入一个有效循环过程，此循环过程包括了五个有效输出状态，其余三个输出状态为无效状态，所以要检查该电路能否自启动。
检查的方法是：不论电路从哪一个状态开始工作，在CP脉冲作用下，触发器输出的状态都会进入有效循环圈内，此电路就能够自启动；反之，则此电路不能自启动。
综上所述，此电路是具有自启动功能的同步五进制加法计数器。
5.3 异 步 计 数 器
5.3.1 异步计数器
1. 异步二进制计数器
异步三位二进制计数器电路如图5.8所示。
图5.8 异步三位二进制计数器
分析步骤如下：
(1) 写相关方程式。
时钟方程
驱动方程：
(2)求各个触发器的状态方程。
JK触发器特性方程为：
将对应驱动方程式分别代入JK触发器特性方程式，进行化简变换可得状态方程：
（3）求出对应状态值。 列状态表如表5.4所示。
画状态图和时序图如图5.9所示。
图5.9 计数器状态图和时序图
(a)状态图 (b)时序图
表5.4 状态表
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（4） 归纳分析结果， 确定该时序电路的逻辑功能。
由时钟方程可知该电路是异步时序电路。从状态图可知随着CP脉冲的递增, 触发器输出Q2Q1Q0值是递增的, 经过八个CP脉冲完成一个循环过程。
综上所述，此电路是异步三位二进制（或一位八进制）加法计数器。
2. 异步二进制计数器的规律和特点
用触发器构成异步n位二进制计数器的连接规律：
(1)各触发器接成计数状态
JK触发器：
T触发器：
D触发器：
(2)CP的连接方法：
加法计数 ：下降沿触发
上升沿触发
减法计数： 下降沿触发
上升沿触发
同步计数器和异步计数器的比较：
同步计数器：运行速度快，但电路结构复杂；
异步计数器：结构简单，但运行速度慢，容易出错。
【思考题】
1. 同步时序电路有什么特点？
2. 根据同步二进制计数器的连接规律，利用JK触发器构成同步四位二进制减法计数器电路？
5.4 集成计数器
5.4.1集成计数器
1. 集成同步计数器74LS161
74LS161是一种同步四位二进制加法集成计数器。其管脚的排列如图5.10所示，逻辑功能如表5.5所示。
图5.10 74LS161管脚排列图
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计 数
表5.5 74LS161逻辑功能表
当复位端=0时，输出Q3Q2Q1Q0全为零，实现异步清零功能（又称复位功能）。
当=1时，预置控制端=0，并且 CP=CP↑时，Q3Q2Q1Q0= D3D2D1D0，实现同步预置数功能。
当==1且CTP·CTT=0时，输出Q3Q2Q1Q0保持不变。
当==CTP=CTT=1，CP=CP↑时，实现计数功能。
2. 集成异步计数器74LS290
74LS290逻辑电路如图5.11所示。74LS290逻辑功能如表5.6所示。
图5.11 集成计数器74LS290逻辑电路图
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CP
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二进制
0
CP
五进制
CP
8421十进制
CP
5421十进制
表5.6 74LS290逻辑功能表
74LS290芯片的管脚排列如图5.12所示。其中， S9(1)、S9(2)称为置“9”端，R0(1)、R0(2)称为置“0”端；CP0、 CP1端为计数时钟输入端，Q3Q2Q1Q0为输出端， NC表示空脚。
置“9”功能：当S9 (1)=S9(2)=1时，不论其他输入端状态如何，计数器输出Q3Q2Q1Q0= 1001，而(1001)2=(9)10，故又称异步置数功能。
图5.12 74LS290管脚排列图
置“0”功能： 当S9(1)和S9(2)不全为1，并且R0(1)=R0(2)=1时， 不论其他输入端状态如何， 计数器输出Q3Q2Q1Q0 = 0000，故又称异步清零功能或复位功能。
计数功能：当S9(1)和S9(2)不全为1，并且R0(1)和R0(2)不全为1，输入计数脉冲CP时， 计数器开始计数。
5.4.2用集成计数器构成任意进制计数器
用现有的M进制集成计数器构成N进制计数器时，如果M>N，则只需一片M进制计数器；如果M<N，则要用多片M进制计数器。
1）反馈清零法
反馈清零法是利用芯片的复位端和门电路，跳越M-N个状态，从而获得N进制计数器的。
例一、用74LS161构成十进制计数器。（用反馈清零法）
电路如图5.13所示
图5.13反馈清零法构成十进制计数器
（a）构成电路 （b） 计数过程（即状态图）
因为是异步清零端，虽然用1010清零，但是1010的状态持续时间很短，可认为不出现，所以十进制的状态应从0000——1001。
例二、用74LS290构成六进制计数器。（用反馈清零法）
电路如图5.14所示
图5.14 反馈清零法构成六进制计数器
CP1和Q0相接构成十进制计数器，然后利用异步清零端R0(1)和R0(2)反馈清零。
R0(1)和R0(2)是异步清零端，故虽然用0110清零，但0110不出现，所以六进制的状态应从0000——0101。
2） 反馈置数法
反馈置数法适用于具有预置数功能的集成计数器。对于具有同步预置数功能的计数器而言，在其计数过程中，可以将它输出的任何一个状态通过译码，产生一个预置数控制信号反馈至预置数控制端，在下一个CP脉冲作用后，计数器就会把预置数输入端的状态置入输出端。预置数控制信号消失后，计数器就从被置入的状态开始重新计数。还有一种方法是计数到1111状态时产生的进位信号译码后，反馈到预置数控制端实现反馈置数。
图5.15 预置数法构成七进制计数器（同步预置）
（a） 构成电路; （b） 计数过程（即状态图）
例三、用74LS161构成七进制计数器。（用反馈置数法）
电路如图5.15所示
图5.15中，因为是同步置数端，所以用0110反馈清零时，0110状态可以正常出现，即七进制的状态应该从0000——0110。
例四、利用进位端反馈置数法，用74LS161构成九进制计数器。
电路如图5.16所示。
图5.16 预置数法构成九进制计数器（同步预置）
（a） 构成电路; （b） 计数过程（即状态图）
3） 级联法
适用于M<N，需要多片集成块，方法是：先将n片计数器级联组成最大计数值N＞M的计数器，然后采用整体清 0 或整体置数的方法实现模M计数器。
例五、用74LS161构成二十四进制计数器。
先将两片74LS161构成二百五十六进制计数器，然后用二十四（00011000）整体清零即可构成二十四进制计数器，二十四进制的状态从00000000——00010111。电路如图5.17所示。
图5.17 用74LS161芯片构成二十四进制计数器
例六、将74LS290构成十进制以内任意计数器。
二进制计数器： CP由CP0端输入，Q0端输出，如图5.18（a）所示。
五进制计数器：CP由CP1端输入，Q3Q2Q1端输出，如图5.18（b）所示。
十进制计数器（8421码）：Q0和CP1相连，以CP0为计数脉冲输入端，Q3Q2Q1Q0端输出，如图5.18（c）所示。
十进制计数器（5421码）：Q3和CP0相连，以CP1为计数脉冲输入端，Q0Q3Q2Q1端输出，如图5.18（d）所示。
图5.18 74LS290构成二进制、五进制和十进制计数器
（a） 二进制; （b） 五进制; （c） 十进制（8421码）; （d） 十进制
例五、用74LS290构成二十四进制计数器。（电路如图5.19所示）
先将两片74LS290构成一百进制计数器，然后用二十四（0010 0100）整体清零构成二十四进制计数器，二十四进制的状态从0000 0000——0010 0011（23）。
图5.19 用74LS290芯片构成二十四进制计数器
【思考题】
1. 利用74LS161芯片构成十二进制计数器和七十二进制计数器。
2. 采用直接清零法实现任意进制计数器时，用74LS290芯片和用74LS161芯片有什么异同之处?
5.5 寄存器
5.5.1数据寄存器
数据寄存器又称数据缓冲储存器或数据锁存器，其功能是接受、存储和输出数据，主要由触发器和控制门组成。n个触发器可以储存n位二进制数据。数据寄存器按其接受数据的方式又分为双拍式和单拍式两种。
1. 双拍式数据寄存器
(1) 电路组成。 如图5.20所示。
图5.20 双拍式三位数据寄存器
（2）工作原理。在接收存放输入数据时，需要两拍才能完成：
一拍清零，二拍接收数据。
此类寄存器如果在接受寄存数据前不清零，就会出现接受存放数据错误。
2. 单拍式数据寄存器
(1) 电路组成。 如图5.21所示。
图5.21 单拍式四位二进制数据寄存器
(2) 工作原理。接受寄存数据只需一拍即可，无须先进行清零。当接收脉冲CP有效时，输入数据D3D2D1D0直接存入触发器，故称为单拍式数据寄存器。
5.5.2 移位寄存器
移位寄存器除了接受、存储、输出数据以外，同时还能将其中寄存的数据按一定方向进行移动。移位寄存器有单向和双向移位寄存器之分。
1. 单向移位寄存器
单向移位寄存器只能将寄存的数据在相邻位之间单方向移动。按移动方向分为左移移位寄存器和右移移位寄存器两种类型。右移移位寄存器电路如图5.22所示。
图5.22 右移移位寄存器电路
2. 双向移位寄存器
既可将数据左移、又可右移的寄存器称为双向移位寄存器。如图5.23所示。
图5.23 四位双向移位寄存器
在图5.23中，X是工作方式控制端。当X=0时，实现数据右移寄存功能；当 X = 1时，实现数据左移寄存功能；DSL是左移串行输入端，而DSR是右移串行输入端。
3. 移位寄存器的应用
1） 实现数据传输方式的转换
在数字电路中，数据的传送方式有串行和并行两种，而移位寄存器可实现数据传送方式的转换。如图5.22所示，既可将串行输入转换为并行输出，也可将串行输入转换为串行输出。
2） 构成移位型计数器
（1） 环形计数器。
环形计数器是将单向移位寄存器的串行输入端和串行输出端相连，构成一个闭合的环，如图5.24(a)所示。
实现环形计数器时，必须设置适当的初态，且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为“1”或“0”)，这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等，即N=n，状态变化如图5.24(b)所示(电路中初态为0100)。
图5.24环形计数器
(a) 逻辑电路图； (b) 状态图
（2）扭环形计数器
实现扭环形计数器时，不必设置初态。扭环形计数器的进制数N与移位寄存器内的触发器个数n满足N=2n的关系，状态变化如图5.25(b)所示。
图5.25 扭环形计数器
(a) 逻辑电路图 (b) 状态图
4. 集成移位寄存器
集成移位寄存器从结构上可分为TTL型和CMOS型；按寄存数据位数，可分为四位、八位、十六位等等；按移位方向，可分为单向和双向两种。
图 5.26 74LS194管脚排列图
74LS194是双向四位TTL型集成移位寄存器，具有双向移位、并行输入、保持数据和清除数据等功能。其管脚排列图如图5.26所示。其中端为异步清零端，优先级别最高；S1、S0为控制端；DSL为左移数据输入端; DSR为右移数据输入端；A、B、C、D为并行数据输入端。表 5.8 是74LS194的功能表。
表5.8 74LS194的功能表
S1
S0
功 能
0
╳
╳
╳
清 零
1
0
0
╳
保 持
1
0
1
右 移
1
1
0
左 移
1
1
1
并行输入
图5.27 利用74LS194实现串-并行转换
功能应用：如图5.27所示，利用74LS194可实现数据传送方式的串-并行转换。
【思考题】
1. 如何利用JK触发器构成单向移位寄存器？
2. 环形计数器设置初态时可以通过哪几种方法？
本 章 小 结
1. 时序逻辑电路通常由组合电路及存储电路两部分组成，有记忆的功能。常用的时序逻辑电路有计数器和寄存器。
2. 时序逻辑电路的分析步骤是写出逻辑方程组（含驱动方程、状态方程和输出方程），列出状态表，画出状态图或时序图，指出电路的逻辑功能。
3. 计数器按照CP脉冲的工作方式分为同步计数器和异步计数器，各有优缺点，学习的重点是集成计数器的特点和功能应用。
3. 寄存器按功能可分为数据寄存器和移位寄存器， 移位寄存器既能接收、存储数据，又可将数据按一定方式移动。
第六章 脉冲产生与变换电路
目的要求
掌握555定时器的工作原理及逻辑功能
熟悉由555定时器组成三种脉冲电路（施密特触发器，单稳触发器和多谐振荡器）的工作原理，及波形参数与电路参数之间的关系。
主要内容
555集成定时器的工作原理及逻辑功能，555集成定时器的基本应用电路（施密特触发器、单稳态触发器、多谐振荡器）
重点、难点
555集成定时器的工作原理及逻辑功能，555集成定时器的基本应用电路。
学时数：8学时
6．1 概述
555定时器是电子工程领域中广泛使用的一种中规模集成电路，它将模拟与逻辑功能巧妙地组合在一起，具有结构简单、使用电压范围宽、工作速度快、定时精度高、驱动能力强等优点。555定时器配以外部元件，可以构成多种实际应用电路。广泛应用于产生多种波形的脉冲振荡器、检测电路、自动控制电路、家用电器以及通信产品等电子设备中。
下图是一个555定时器应用实例：晶体管简易测试仪。
将晶体管接入由555定时器及外接元件构成的振荡器，被测管放大输入的振荡信号,将输出送给扬声器。根据扬声器的发声，可对被测管性能进行定性的测试。若扬声器无声，说明管子已损坏；若扬声器声音小，则说明管子的小；若扬声器声音大，则说明管子的大。
本章主要讨论由555定时器组成三种脉冲电路（施密特触发器，单稳触发器和多谐振荡器）的工作原理，及波形参数与电路参数之间的关系。
6．2 555定时器
6.2.1 555定时器的分类
555定时器又称时基电路。555定时器按照内部元件分有双极型（又称TTL型）和单极型两种。双极型内部采用的是晶体管；单极型内部采用的则是场效应管。
555定时器按单片电路中包括定时器的个数分有单时基定时器和双时基定时器两种。
常用的单时基定时器有双极型定时器5G555（管脚排列如图6.2所示）和单极型定时器CC7555。双时基定时器有双极型定时器5G556和单极型定时器CC7556。
6.2.2 555定时器的电路组成
5G555定时器内部电路如图6.3所示， 一般由分压器、比较器、触发器和开关及输出等四部分组成。
1．分压器
分压器由三个等值的电阻串联而成，将电源电压UDD分为三等份，作用是为比较器提供两个参考电压UR1、UR2，若控制端S悬空或通过电容接地，则：
若控制端S外加控制电压，则：
2. 比较器
比较器是由两个结构相同的集成运放A1、A2构成。A1用来比较参考电压UR1和高电平触发端电压UTH： 当UTH > UR1，集成运放A1输出Uo1=0； 当UTH<UR1，集成运放A1输出Uo1=1。 A2用来比较参考电压UR2和低电平触发端电压： 当＞UR2，集成运放A2输出Uo2=1; 当＜UR2， 集成运放A2输出Uo2=0。
3. 基本RS触发器
当RS = 01时，=0，=1；当RS = 10时，=1，=0。
4. 开关及输出
放电开关由一个晶体三极管组成，称其为放电管，其基极受基本RS触发器输出端控制。当 =1时，放电管导通，放电端D通过导通的三极管为外电路提供放电的通路；当=0， 放电管截止，放电通路被截断。
6.2.3 555定时器的功能 以单时基双极型国产5G555定时器为例，其功能如表6.1所示。
表6.1 5G555定时器功能表UR
UTH
OUT
放电端D
0
×
×
0
与地导通
1
0
与地导通
1
保持原状态不变
保持原状态不变
1
1
与地断开
6．2．4 555定时器的主要参数
5G555(单时基双极型定时器)和CC7555（单时基CMOS型定时器）的主要参数对比如表6.2所示。
表6.2
参数
单位
CMOS型
CC7555
TTL型
5G555
电源电压
V
3～18
4.5～16
静态电源电流
mA
0.12
10
定时精度
%
2
1
高电平触发端电压
V
高电平触发端电流
(A
0.00005
0.1
低电平触发端电压
V
低电平触发端电流
(A
0.00005
0.5
复位端复位电压
V
1
1
复位端复位电流
(A
0.1
400
放电端放电电流
mA
10～50
200
输出端驱动电流
mA
1～20
200
最高工作频率
KHz
500
500
从表6.2可见：
(1) 二者的工作电源电压范围不同。
(2) 双极型定时器输入输出电流较大，驱动能力强， 可直接驱动负载，适宜于有稳定电源的场合使用。
(3) 单极型定时器输入阻抗高，工作电流小，功耗低且精度高，多用于需要节省功耗的领域。
【思考题】
1. 555定时器主要由哪几部分组成？每部分各起什么作用？
2. 双极型定时器与CMOS型定时器有什么异同？
6.3 555定时器的基本应用电路
6.3.1 施密特触发器
施密特触发器是一种脉冲信号变换电路，用来实现整形和鉴波。
1. 电路结构
由555定时器构成的施密特触发器如图6.4所示
2. 工作原理
设输入信号ui为正弦波，正弦波幅度大于555定时器的参考电压UR1=（控制端S通过滤波电容接地），电路输入输出波形如图6.5所示。根据555定时器功能表6.1可知：
当ui处于0＜ui＜上升区间时，OUT = “1” 。
当ui处于＜ui＜上升区间时， OUT 仍保持原状态“1”不变。
（3）当ui处于ui≥区间时，OUT将由 “1”状态变为 “0”状态，此刻对应的ui值称为复位电平或上限阈值电压。
（4）当ui处于＜ui＜下降区间时， OUT 保持原来状态 “0”不变。 （5）当ui处于Ui≤区间时，OUT 又将由“0”状态变为“1”状态，此刻对应的ui值称为置位电平或下限阈值电压。
从图6.5输入输出波形分析中，可以发现置位电平和复位电平二者是不等的， 二者之间的电压差称为回差电压用ΔUT表示，即ΔUT = UR1 －UR2。
若控制端S悬空或通过电容接地, UR1=，而UR2=，则
ΔUT = UR1－UR2 =
若控制端S外接控制电压US，UR1 = US而UR2= 则
ΔUT = UR1－UR2 =
图6.6所示为S端悬空或通过电容接地的施密特触发器电压传输特性，同时也反映了回差电压的存在，而这种现象称为电路传输滞后特性。回差电压越大，施密特触发器的抗干扰性越强，但施密特触发器的灵敏度也会相应降低。
3. 典型应用
波形变换。将任何符合特定条件的输入信号变为对应的矩形波输出信号。三角波变换为矩形波如图6.7所示。
幅度鉴别。只有输入信号的幅度大于UR1时，输出端才出现OUT =“0”的状态。由此可以判断输入信号的幅度是否超过一定的值。如图6.8所示。
(3)脉冲整形。脉冲信号在传输过程中如果受到干扰，其波形会产生变形。可利用施密特触发器进行整形，将变形的矩形波变成规则的矩形波。如图6.9所示。
6.3.2 单稳态触发器
单稳态触发器在数字电路中一般用于定时（产生一定宽度的矩形波）、整形（把不规则的波形转换成宽度、幅度都相等的波形）以及延时（把输入信号延迟一定时间后输出）等。
单稳态触发器具有下列特点：
（1）电路有一个稳态和一个暂稳态。
（2）在外来触发脉冲作用下，电路由稳态翻转到暂稳态。
（3）暂稳态是一个不能长久保持的状态，经过一段时间后，电路会自动返回到稳态。暂稳态的持续时间与触发脉冲无关，仅决定于电路本身的参数。
1. 电路结构
单稳态触发器如图6.10（a）所示。
2. 工作原理
当单稳态触发器无触发脉冲信号时，输入端Ui=“1”。接通直流电源UDD瞬间，电路有一个稳定的过程，即UDD通过R对C充电，当电容上的电压Uc上升到时，比较器A1输出为0，将触发器置0。这时=1，放电端D通过导通的三极管接地，电容C两端电压为零。电路进入稳态。
当单稳态触发器有触发脉冲信号（即Ui=“0”＜ 时，由于=Ui=“0”＜ ，并且UTH=0＜ UR1=，则触发器输出由“0”变为“1”，三极管由导通变为截止，放电端D与地断开；直流电源+UDD通过电阻R向电容C充电，电容两端电压按指数规律从零开始增加（充电时间常数τ=RC）；经过一个脉冲宽度时间，负脉冲消失，输入端Ui恢复为“1”，即=Ui=“1”＞ ，由于电容两端电压UC＜， 而UTH=UC＜， 所以输出保持原状态“1”不变， 这种状态即是单稳态触发器的暂稳状态。
当电容两端电压UC≥时， UTH=UC≥，又有＞，那么输出就由暂稳状态“1”自动返回稳定状态“0”。
如果继续有触发脉冲输入，就会重复上面的过程，如图6.10（b）所示。
3. 暂稳状态时间（输出脉冲宽度）
暂稳状态持续的时间又称输出脉冲宽度，用tW表示。它由电路中电容两端的电压来决定，可以用三要素法求得tW≈1.1RC。tW与触发脉冲无关，仅决定于电路本身的参数。
当一个触发脉冲使单稳态触发器进入暂稳定状态以后，tW时间内的其他触发脉冲对触发器就不起作用；只有当触发器处于稳定状态时，输入的触发脉冲才起作用。
4．典型应用
1）定时与延时
单稳态触发器可以构成定时电路；与继电器或驱动放大电路配合， 可实现自动控制、定时开关的功能，一个典型定时电路如图6.11所示。
当电路接通+6 V电源后，经过一段时间进入稳定状态，定时器输出OUT为低电平，继电器KA（当继电器无电流通过时，常开接点处于断路状态）无通过电流，故形不成导电回路，灯泡HL不亮。当按下按钮SB时，低电平触发端
（外部信号输入端Ui）由接+6V电源变为接地，相当于输入一个负脉冲，使电路由稳定状态转入暂稳状态，输出OUT为高电平，继电器KA通过电流，使常开接点闭合，形成导电回路，灯泡HL发亮；暂稳定状态的出现时刻是由按钮SB何时按下决定的，它的持续时间tW（也是灯亮时间）则是由电路参数决定，若改变电路中的电阻RW或C，均可改变tW。 典型延时电路如图6.12所示，与定时电路相比，其电路的主要区别是电阻和电容连接的位置不同。电路中的继电器KA为常断继电器，二极管D的作用是限幅保护。
当开关SA闭合，直流电源接通，555定时器开始工作，若电容初始电压为零，因电容两端电压不能突变，而UDD=UC+UR，所以UTH = UR=UDD－UC=UDD，OUT = “0”，继电器常开接点保持断开；同时电源开始向电容充电，电容两端电压不断上升，而电阻两端电压对应下降，当 UC≥，即UTH==UR≤时，OUT = “1”，继电器常开接点闭合；电容充电至UC=UDD时结束，此时电阻两端电压为零，电路输出OUT保持为“1”，从开关SA按下到继电器KA闭合这段时间称为延时时间。
2) 分频
当一个触发脉冲使单稳态触发器进入暂稳状态，在此脉冲以后时间tW内，如果再输入其他触发脉冲，则对触发器的状态不再起作用；只有当触发器处于稳定状态时， 输入的触发脉冲才起作用，分频电路正是利用这个特性将高频率信号变换为低频率信号，电路如图6.13所示。
6.3.3 多谐振荡器
多谐振荡器的功能是产生一定频率和一定幅度的矩形波信号。其输出状态不断在“1”和“0”之间变换，所以它又称为无稳态电路。
1) 电路结构
由555定时器构成的多谐振荡器的电路结构如图6.14(a)所示。
2) 工作原理
如图6.14（b）所示，假定零时刻电容初始电压为零，零时刻接通电源后，因电容两端电压不能突变， 则有UTH==UC=0＜，OUT = “1”，放电管截止，直流电源通过电阻R1、 R2向电容充电，电容电压开始上升,充电时间常数τ=(R1＋R2)C；当电容两端电压UC≥时，UTH= =UC≥，那么输出就由一种暂稳状态（OUT = “1”而放电管截止）自动返回另一种暂稳状态（OUT = “0”而放电管导通），由于充电电流从放电端D入地，电容不再充电，反而通过电阻R2和放电端D向地放电，电容电压开始下降，放电时间常数τ=R2C；当电容两端电压UC≤时，UTH==UC≤，那么输出就由OUT = “0”变为OUT = “1”，同时放电管由导通变为截止；电源通过R1、R2重新向C充电，重复上述过程。
3) 振荡周期
振荡周期T = 。
t1代表充电时间（电容两端电压从上升到所需时间）
t1≈0.7(R1+R2)C
t2代表放电时间（电容两端电压从下降到所需时间）
t2≈0.7R2C
因而有T =≈0.7 (R1+2R2) C
对于矩形波，除了用幅度、周期来衡量以外，还存在一个参数占空比q，
q =
tP——脉宽。输出波形一个周期内高电平所占时间
T——周期
故图6.13(a)所示电路输出矩形波的q =
4) 改进电路
图6.14（a）所示电路只能产生占空比固定的矩形波， 而图6.15所示电路可以产生占空比处于0和1之间可调的矩形波。这是因为它的充放电的路径不同，并且电路的充放电时间可调（调节RW即可改变充放电时间）。
本章小结
555定时器主要由分压其、比较器、基本RS触发器和开关及输出等四部分构成。基本应用形式有三种：施密特触发器、单稳态触发器和多谐振荡器。
施密特触发器具有电压滞回特性，某时刻的输出由当时的输入决定，即不具备记忆功能。当输入电压处于参考电压UR1和UR2之间时，施密特触发器保持原来的输出状态不变，所以具有较强的抗干扰能力。
在单稳态触发器中，输入触发脉冲只决定暂稳态的开始时刻，暂稳态的持续时间由外部的RC电路决定，从暂稳态回到稳态时不需要输入触发脉冲。
4. 多谐振荡器又称无稳态电路。在状态的变换时，触发信号不需要由外部输入，而是由其电路中的RC电路提供状态的持续时间也由RC电路决定。
