习题解答
第二章习题
2.1 有两个TTL与非门G1和G2，测得它们的关门电平分别为: UOFF1=0.8 V, UOFF2=1.1V；开门电平分别为：UON1=1.9V, UON2=1.5 V。它们的输出高电平和低电平都相等，试判断何者为优（定量说明）。
2.2 试判断图题2.2所示TTL电路能否按各图要求的逻辑关系正常工作？若电路的接法有错，则修改电路。
图题 2.2
2.3 已知电路两个输入信号的波形如图题2.3所示， 信号的重复频率为1MHz, 每个门的平均延迟时间tpd=20ns。试画出：
（1） 不考虑tpd时的输出波形。
（2）考虑tpd时的输出波形。
图题 2.3
2.4 图题2.4均为TTL门电路，
(1) 写出Y1、Y2、Y3、Y4的逻辑表达式。
(2) 若已知A、B、C的波形，分别画出Y1～Y4的波形。
图题 2.4
2.5 在图题2.5电路中，G1、G2是两个OC门，接成线与形式。每个门在输出低电平时，允许注入的最大电流为13mA；输出高电平时的漏电流小于250 μA。G3、G4和G5是三个TTL与非门，已知TTL与非门的输入短路电流为1.5 mA，输入漏电流小于50μA，UCC=5V，UOH=3.5 V, UOL=0.3 V。 问：RLmax、RLmin各是多少？RL应该选多大？
2 .6 试写出图题2.6所示电路的逻辑表达式， 并用真值表说明这是一个什么逻辑功能部件。
2.7 写出图题各电路输出F1—F4的表达式，说明功能。
图题 2.7
2.8 求图题所示电路的输出逻辑表达式。
第2章习题答案
2.1 G2
2.2 （a）错，R应接电源 （b）错，R应接地 （c） 错，门电路应选OC门 （d） 错 （e） 正确 （f）错
2.4 （a）C=1，Y=AB C=0，Y=B
（b）C=1，Y=AB+AB C=0，Y=B（0）
（c）C=0，Y=AB C=1，Y=A
（d）C=1，Y=AB C=0，Y=AB
2.5 RLmin=0.553kΩ，RLmax=2.308kΩ，RLmin ≤ RL ≤ RLmax
2.6 Y=AB+AB
2.7 F1=ABC
F2= A+B+C
F3= （A+B）（C+D）
F4= AB+CD
2.8 F= AB?BC?D?E
习题解答
第4章 触发器习题
4.1 分析图题4.1所示RS触发器的功能，并根据输入波形画出Q和的波形。
图题4.1RS触发器
4.2 边沿触发器接成图题4.3(a)、 (b)、 (c)、 (d)所示形式，设初始状态为0，试根据图(e)所示的CP波形画出Qa、Qb、Qc、Qd的波形。
(d) (e) 图题4.2 同步RS触发器和CP波形
4.3 维持阻塞D触发器接成图题4.3(a)、 (b)、 (c)、 (d)所示形式，设触发器的初始状态为0，试根据图(e)所示的CP波形画出Qa、Qb、Qc、Qd的波形。
(e) 图题4.3 维持阻塞D触发器和CP波形
4.4 下降沿触发的JK触发器输入波形如图题4.4所示，设触发器初态为0，画出相应输出波形。
图题4.4 下降沿触发器的JK触发器输入波形
4.5 边沿触发器电路如图题4.5所示，设初状态均为0， 试根据CP波形画出Q1、Q2的波形。
图题4.5 边沿触发器电路和CP波形
4.6 边沿触发器电路如图题4.6所示，设初状态均为0，试根据CP和D的波形画出Q1、 Q2的波形。
图题4.6 边沿触发器电路和CP、D波形
4.7 边沿T触发器电路如图题4.7所示，设初状态为0，试根据CP波形画出Q1、Q2的波形。
图题4.7 边沿T触发器电路和CP波形
4.8 今有主从JK触发器和边沿JK触发器，均为负跳沿触发，已知其输入信号如图题4.8所示，分别画出它们Q端的波形。
图题4.8 触发器的输入波形如图所示
4.9 电路如图题4.9所示，设各触发器的初态为0，画出在CP脉冲作用下Q端的波形。
图题4.9 触发器和CP波形
习 题 答 案
4.1 输出波形如图题K4.1所示。
图题K 4.1
4.2 输出波形如图题K4.2所示。
图题K 4.2
4.3 输出波形如图题K4.3所示。
图题K 4.3
4.4 输出波形如图题K4.4所示。
图题K 4.4
4.5 输出波形如图题K4.5所示。
图题K 4.5
4.6 输出波形如图题K4.6所示。
图题K4.6
4.7 输出波形如图题K4.7所示。
图题K4.7
第 5章 时序逻辑电路习题
5.1分析图题5.1所示时序电路的逻辑功能，假设电路初态为000，如果在CP的前六个脉冲内，D端依次输入数据1, 0, 1, 0, 0, 1，则电路输出在此六个脉冲内是如何变化的？
图题5.1 时序电路
5.2 时序电路由三个主从JK触发器（下降沿触发）和若干门电路构成。已知各触发器的时钟方程和驱动方程如下所示：
时钟方程：
CP1=CP↓ CP2=Q1↓ CP3=CP↓
驱动方程：
K1=1
J2=1 K2=1
J3=Q2·Q1 K3=1
试画出对应的逻辑电路图，并分析其逻辑功能。
5.3 分析图题5.2（a）所示时序电路的逻辑功能。根据图题5.2（b）所示输入信号波形， 画出对应的输出Q2、Q1的输出波形。
图题5.2（a） 逻辑电路图; （b） 输入波形图
5.4 分析图题5.3所示时序电路的逻辑功能。
图题5.3 时序电路
5.5 采用反馈清零法，将集成计数器74LS290（74LS290芯片的管脚排列如图5.12所示）构成三进制计数器和九进制计数器，画出逻辑电路图。
5.6 采用反馈清零法，将集成计数器74LS161（74LS161芯片的管脚排列如图5.10所示）构成十三进制计数器，画出逻辑电路图。
5.7 采用反馈置数法清零，将集成计数器74LS161（74LS161芯片的管脚排列如图5.10所示）构成七进制计数器，画出逻辑电路图。
5.8 采用进位端反馈置数法，将集成计数器74LS161（74LS161芯片的管脚排列如图5.10所示）构成十二进制计数器，画出逻辑电路图。
5.9采用级联法，将集成计数器74LS290（74LS290芯片管脚排列如图5.12所示）构成三十六进制计数器，画出逻辑电路图。
5.10采用级联法，将集成计数器74LS161（74LS161芯片管脚排列如图5.10所示）构成一百零八进制计数器，画出逻辑电路图。
5.11已知计数器的输出端Q2、Q1、Q0的输出波形如图题5.4所示，试画出对应的状态图，并分析该计数器为几进制计数器。
图题5.4 计数器输出波形
5.12 环形计数器电路如图5.24(a)所示，若电路初态Q3Q2Q1Q0预置为1001，随着CP脉冲的输入，试分析其输出状态的变化，并画出对应的状态图。
5.13 扭环形计数器电路如图5.25(a)所示，若电路初态Q3Q2Q1Q0预置为0110，随着CP脉冲的输入，试分析其输出状态的变化，并画出对应的状态图。
5.14利用双向四位TTL型集成移位寄存器74LS194，构成环形计数器和扭环形计数器，画出逻辑电路图。（74LS194管脚排列图如图5.26。）
时序逻辑电路习题解答
5.1 电路的输出在前六个脉冲内的变化如图K5.1所示。
图题K5.1
5.2 逻辑电路图如图题K5.2所示。此电路是能自启动的异步五进制加法计数器。
图题K5.2
5.3 输出端Q2、Q1的输出波形如图题K5.3所示。
该电路是不能自启动的同步五进制计数器。
三进制计数器逻辑电路图如图题K5.5(a)所示。九进制计数器逻辑电图如图题K5.5(b)所示。
十三进制计数器逻辑电路如图题K5.6所示。
七进制计数器逻辑电路如图题K5.7所示。
十二进制计数器逻辑电路如图题K5.8所示。
图题K5.6 十三进制计数器逻辑电路图
图题K5.7 七进制计数器逻辑电路图
图题K5.8 十二进制计数器逻辑电路图
三十六进制计数器逻辑电路如图题K5.9所示。
一百零八进制计数器逻辑电路如图题K5.10所示。
对应计数器状态图如图题K5.11所示。此计数器是七进制计数器。
对应计数器状态图如图题K5.12所示。
图题K5.9 三十六进制计数器逻辑电路
5.14 环形计数器逻辑电路图如图题K5.14(a)所示。扭环形计数器逻辑电路图如图题K5.14(b)所示。
第6章习题
6.1 利用555定时器芯片构成一个鉴幅电路，实现图题6.1所示的鉴幅功能。图中, UR1=3.2V, UR2=1.6 V。要求画出电路图，并标明电路中相关的参数值。
6.2 已知施密特触发器的输入波形如图题6.2所示。其中UT = 20V，电源电压UDD=18V，定时器控制端S通过电容接地，试画出施密特触发器对应的输出波形； 如果定时器控制端S外接控制电压US=16 V时，试画出施密特触发器对应的输出波形。
6.3 单稳态触发器如图6.9（a）所示，图中R为20kΩ，C为0.5μF。试计算此触发器的暂稳态持续时间。
6.4 多谐振荡器电路如图6.13(a)所示，图中C为0.2μF，要求输出矩形波的频率为1kHz，占空比为0.6，试计算电阻R1和R2的数值。若采用图6.14所示的电路，当滑动电阻滑动端向上移动时，保持电路其他参数不变，输出矩形波会产生什么变化？
6.5 分析图题6.3所示555定时器断线光电隔离式保护电路的工作原理。
第6章习题答案
6．1鉴幅电路如图所示。其中UDD = 4.8V。
6．2
6．3 tW≈11ms
6．4 R1 =1430( R2 =2860(
当滑动电阻滑动端向上移动时，RA减小、RB增大，占空比q减小。即输出矩形波的周期不变，脉冲宽度变小
6.5 此电路属于施密特触发器形式。正常工作时，光电管导通，施密特触发器输入为高电平，OUT=“0”。一但出现断线故障，光电管截止，施密特触发器输入变为低电平，OUT=“1”，继电器使开关闭合，DL告警。
