第 8章机械工业出版社同名教材配套电子教案第 8章 时序逻辑电路
8.1 触发器
8.1.1 触发器基本概念能够存储一位二进制数字信号的逻辑电路称为触发器
（ Flip-Flop，简称 FF）。
⒈ 基本 RS触发器
⑴ 电路组成
⑵ 逻辑功能
⑶ 功能缺陷
① 触发时刻不能同步。
② 有不定状态。
⒉ 基本 RS触发器的改进
⑴ 钟控 RS触发器由统一的 CP脉冲触发翻转。
属于电平触发，具有,透明,特性。
缺点,存在,空翻,现象 。
⑵ 主从型 RS触发器由主触发器 F1和从触发器 F2串接而成 。
属于脉冲触发,不存在,空翻,现象 。
缺点,仍有输出状态不定问题 。
⑶ JK触发器
JK触发器解决了上述不同步,空翻和不定状态的问题 。
⑷ 边沿触发根据时钟脉冲 CP上升沿或下降沿时刻的输入信号转换输出状态 。
抗干扰能力和实用性大大提高,得到了广泛应用 。
目前触发器大多采用边沿触发方式 。
C端的小,∧,表示动态输入,即边沿触发 。 无小圆圈表示上升沿触发；有小圆圈表示下降沿触发 。
⑸ 初始状态的预置预置端 电平有效时，输出状态立即按要求转换。
具有强置性质，即与 CP脉冲无关，与 CP脉冲不同步。
8.1.2 JK触发器
⒈ JK触发器基本特性
⑴ 功能表 ⑵ 特征方程
⒉ 常用 JK触发器典型芯片介绍
⑴ 上升沿 JK触发器 CC 4027
⑵ 下降沿 JK触发器 74LS112
【 例 8-1】 已知边沿型 JK触发器 CP,J,K输入波形如图 8-6a所示,试分别按上升沿触发和下降沿触发画出其输出端 Q波形 。
解：⑴ 上升沿触发输出波形 Q′如图 8-6b所示。
⑵ 下降沿触发输出波形 Q′′ 如图 4-14c所示 。
⒈ D触发器的基本特性
8.1.3 D触发器
⑴ 功能表 ⑵ 特征方程
⒉ 常用 D触发器典型芯片介绍
⑴ TTL D触发器 74LS74
⑵ CMOS D触发器 CC 4013
【 例 8-3】 已知 4013输入信号 CP,Rd,Sd,D波形如图 8-12a所示,试画出输出信号 Q波形 （ 设初态
Q=1） 。
解：画出输出波形如图 8-12b所示 。
① CP1上升沿,D=0,Q=0。
② CP1期间,Sd=1,Q=1（与 CP1无关）
③ CP2上升沿,D=1,Q=1。
④ CP3上升沿,D=0,Q=0； CP3=1期间,D变化对
Q无影响。
⑤ CP4上升沿,D=1,Q=1。
⑥ CP4后,Rd=1,Q=0。
8.1.4 T触发器和 T′ 触发器
⒈ T触发器
⑴ 逻辑符号
⑵ 功能表 ⑶ 特征方程
⒉ T′ 触发器
T′ 触发器没有专门的逻辑符号 。
⑴ 功能,每来一个 CP脉冲,触发器输出状态就翻转一次,相当于将 CP脉冲二分频 。
⑵ 特征方程：
⑶ JK触发器和 D触发器转换为 T′触发器
【 例 8-5】 已知电路如图 8-17所示,试求 Q1,Q2,Q3、
Q4表达式 。
8.2 寄存器能存放一组二进制数码的逻辑电路称为寄存器。
主要用于在计算机中存放数据和组成加法器、计数器等运算电路。
8.2.1 数码寄存器
⒈ 工作原理
⒉ 集成数码寄存器
⑴ 8D触发器 74LS377
⑵ 8D锁存器 74LS373
8.2.2 移位寄存器
⒈ 功能：除具有数码寄存功能外，还能使寄存数码逐位移动。
⒉ 用途
① 是计算机系统中的一个重要部件，计算机中的各种算术运算就是由加法器和移位寄存器组成的。
② 现代通信中数据传送主要以串行方式传送，而在计算机或智能化通信设备内部，数据则主要以并行形式传送。
移位寄存器可以将并行数据转换为串行传送，也可将串行数据转换为并行传送。
⒊ 分类按数据移位方向，可分为左移和右移移位寄存器，单向移位型和双向移位型。
按数据形式变换，可分为串入并出型和并入串出型。
⒋ 工作原理
⑴ 串入并出
⑵ 并入串出
⒌ 集成移位寄存器
⑴ 74LS164
⑵ 74LS165
8.3 计数器统计输入脉冲个数的过程叫做计数。
能够完成计数工作的数字电路称为计数器。
不仅可用于脉冲计数，而且广泛用于分频、定时、延时、
顺序脉冲发生和数字运算等。
8.3.1 计数器基本概念计数器按计数长度可分为二进制、十进制和 N进制计数器；
按计数增减趋势可分为加法计数器、减法计数器和可逆计数器；
按计数脉冲引入方式可分为异步计数器和同步计数器。
⒈ 异步计数器计数脉冲未加到组成计数器的所有触发器的 CP端，只作用于其中一些触发器 CP端的计数器称为异步计数器。
⑴ 电路和工作原理
⑵ 时序波形图
⑶ 状态转换表和状态转换图
⑷ 特点
① 电路结构简单。
② 组成计数器的触发器的翻转时刻不同。
③ 工作速度较慢。
④ 译码时易出错。
⒉ 异步二进制计数器级间连接规律
⑴ 异步二进制减法计数器
⑵ 异步二进制计数器级间连接规律
① 异步二进制计数器均接成 T′ 触发器。
② 上升沿触发时，若 CP端接低位触发器 端，则构成加法计数器；若 CP端接低位触发器 Q端，则构成减法计数器。
③ 下降沿触发时，若 CP端接低位触发器 Q端，则构成加法计数器；若 CP端接低位触发器 端，则构成减法计数器。
⒊ 异步 N进制计数器
N进制计数器是在二进制和十进制计数器的基础上，运用级联法、反馈法获得。
级联法是由若干个低于 N进制的计数器串联而成。
反馈法是由一个高于 N进制的计数器缩减而成。
⒋ 同步计数器计数脉冲同时加到各触发器的时钟输入端，在时钟脉冲触发有效时同时翻转的计数器称为同步计数器。
特点：
① 电路结构较异步计数器稍复杂些。
② 组成计数器的触发器的翻转时刻相同。
③ 工作速度较快。
④ 译码时不会出错。
8.3.2 集成计数器
74LS160/161
【 例 8-6】 试利用 74LS161组成 12进制计数器。
解：⑴ 反馈置数法
⑵ 反馈复位法
⑶ 进位信号置位法
8.3.3 计数器应用举例计数器主要用于计数、分频。此外，还常用于测量脉冲频率和脉冲宽度（或周期），组成定时电路、数字钟和顺序脉冲发生器等。
⒈ 测量脉冲频率和脉冲宽度
⑴ 测量脉冲频率
⑵ 测量脉冲宽度
⒉ 组成定时电路和数字钟
⒊ 产生顺序脉冲能产生顺序脉冲的电路称为顺序脉冲发生器顺序脉冲发生器一般由计数器和译码器组成。
CC 4017为 CMOS十进制计数 /分频器，其内部由计数器和译码器两部分电路组成，即兼有计数和译码功能，
能实现对输入 CP脉冲的信号分配，是一种应用广泛的数字集成电路。
应用举例,循环灯电路
8.1 触发器
8.1.1 触发器基本概念能够存储一位二进制数字信号的逻辑电路称为触发器
（ Flip-Flop，简称 FF）。
⒈ 基本 RS触发器
⑴ 电路组成
⑵ 逻辑功能
⑶ 功能缺陷
① 触发时刻不能同步。
② 有不定状态。
⒉ 基本 RS触发器的改进
⑴ 钟控 RS触发器由统一的 CP脉冲触发翻转。
属于电平触发，具有,透明,特性。
缺点,存在,空翻,现象 。
⑵ 主从型 RS触发器由主触发器 F1和从触发器 F2串接而成 。
属于脉冲触发,不存在,空翻,现象 。
缺点,仍有输出状态不定问题 。
⑶ JK触发器
JK触发器解决了上述不同步,空翻和不定状态的问题 。
⑷ 边沿触发根据时钟脉冲 CP上升沿或下降沿时刻的输入信号转换输出状态 。
抗干扰能力和实用性大大提高,得到了广泛应用 。
目前触发器大多采用边沿触发方式 。
C端的小,∧,表示动态输入,即边沿触发 。 无小圆圈表示上升沿触发；有小圆圈表示下降沿触发 。
⑸ 初始状态的预置预置端 电平有效时，输出状态立即按要求转换。
具有强置性质，即与 CP脉冲无关，与 CP脉冲不同步。
8.1.2 JK触发器
⒈ JK触发器基本特性
⑴ 功能表 ⑵ 特征方程
⒉ 常用 JK触发器典型芯片介绍
⑴ 上升沿 JK触发器 CC 4027
⑵ 下降沿 JK触发器 74LS112
【 例 8-1】 已知边沿型 JK触发器 CP,J,K输入波形如图 8-6a所示,试分别按上升沿触发和下降沿触发画出其输出端 Q波形 。
解：⑴ 上升沿触发输出波形 Q′如图 8-6b所示。
⑵ 下降沿触发输出波形 Q′′ 如图 4-14c所示 。
⒈ D触发器的基本特性
8.1.3 D触发器
⑴ 功能表 ⑵ 特征方程
⒉ 常用 D触发器典型芯片介绍
⑴ TTL D触发器 74LS74
⑵ CMOS D触发器 CC 4013
【 例 8-3】 已知 4013输入信号 CP,Rd,Sd,D波形如图 8-12a所示,试画出输出信号 Q波形 （ 设初态
Q=1） 。
解：画出输出波形如图 8-12b所示 。
① CP1上升沿,D=0,Q=0。
② CP1期间,Sd=1,Q=1（与 CP1无关）
③ CP2上升沿,D=1,Q=1。
④ CP3上升沿,D=0,Q=0； CP3=1期间,D变化对
Q无影响。
⑤ CP4上升沿,D=1,Q=1。
⑥ CP4后,Rd=1,Q=0。
8.1.4 T触发器和 T′ 触发器
⒈ T触发器
⑴ 逻辑符号
⑵ 功能表 ⑶ 特征方程
⒉ T′ 触发器
T′ 触发器没有专门的逻辑符号 。
⑴ 功能,每来一个 CP脉冲,触发器输出状态就翻转一次,相当于将 CP脉冲二分频 。
⑵ 特征方程：
⑶ JK触发器和 D触发器转换为 T′触发器
【 例 8-5】 已知电路如图 8-17所示,试求 Q1,Q2,Q3、
Q4表达式 。
8.2 寄存器能存放一组二进制数码的逻辑电路称为寄存器。
主要用于在计算机中存放数据和组成加法器、计数器等运算电路。
8.2.1 数码寄存器
⒈ 工作原理
⒉ 集成数码寄存器
⑴ 8D触发器 74LS377
⑵ 8D锁存器 74LS373
8.2.2 移位寄存器
⒈ 功能：除具有数码寄存功能外，还能使寄存数码逐位移动。
⒉ 用途
① 是计算机系统中的一个重要部件，计算机中的各种算术运算就是由加法器和移位寄存器组成的。
② 现代通信中数据传送主要以串行方式传送，而在计算机或智能化通信设备内部，数据则主要以并行形式传送。
移位寄存器可以将并行数据转换为串行传送，也可将串行数据转换为并行传送。
⒊ 分类按数据移位方向，可分为左移和右移移位寄存器，单向移位型和双向移位型。
按数据形式变换，可分为串入并出型和并入串出型。
⒋ 工作原理
⑴ 串入并出
⑵ 并入串出
⒌ 集成移位寄存器
⑴ 74LS164
⑵ 74LS165
8.3 计数器统计输入脉冲个数的过程叫做计数。
能够完成计数工作的数字电路称为计数器。
不仅可用于脉冲计数，而且广泛用于分频、定时、延时、
顺序脉冲发生和数字运算等。
8.3.1 计数器基本概念计数器按计数长度可分为二进制、十进制和 N进制计数器；
按计数增减趋势可分为加法计数器、减法计数器和可逆计数器；
按计数脉冲引入方式可分为异步计数器和同步计数器。
⒈ 异步计数器计数脉冲未加到组成计数器的所有触发器的 CP端，只作用于其中一些触发器 CP端的计数器称为异步计数器。
⑴ 电路和工作原理
⑵ 时序波形图
⑶ 状态转换表和状态转换图
⑷ 特点
① 电路结构简单。
② 组成计数器的触发器的翻转时刻不同。
③ 工作速度较慢。
④ 译码时易出错。
⒉ 异步二进制计数器级间连接规律
⑴ 异步二进制减法计数器
⑵ 异步二进制计数器级间连接规律
① 异步二进制计数器均接成 T′ 触发器。
② 上升沿触发时，若 CP端接低位触发器 端，则构成加法计数器；若 CP端接低位触发器 Q端，则构成减法计数器。
③ 下降沿触发时，若 CP端接低位触发器 Q端，则构成加法计数器；若 CP端接低位触发器 端，则构成减法计数器。
⒊ 异步 N进制计数器
N进制计数器是在二进制和十进制计数器的基础上，运用级联法、反馈法获得。
级联法是由若干个低于 N进制的计数器串联而成。
反馈法是由一个高于 N进制的计数器缩减而成。
⒋ 同步计数器计数脉冲同时加到各触发器的时钟输入端，在时钟脉冲触发有效时同时翻转的计数器称为同步计数器。
特点：
① 电路结构较异步计数器稍复杂些。
② 组成计数器的触发器的翻转时刻相同。
③ 工作速度较快。
④ 译码时不会出错。
8.3.2 集成计数器
74LS160/161
【 例 8-6】 试利用 74LS161组成 12进制计数器。
解：⑴ 反馈置数法
⑵ 反馈复位法
⑶ 进位信号置位法
8.3.3 计数器应用举例计数器主要用于计数、分频。此外，还常用于测量脉冲频率和脉冲宽度（或周期），组成定时电路、数字钟和顺序脉冲发生器等。
⒈ 测量脉冲频率和脉冲宽度
⑴ 测量脉冲频率
⑵ 测量脉冲宽度
⒉ 组成定时电路和数字钟
⒊ 产生顺序脉冲能产生顺序脉冲的电路称为顺序脉冲发生器顺序脉冲发生器一般由计数器和译码器组成。
CC 4017为 CMOS十进制计数 /分频器，其内部由计数器和译码器两部分电路组成，即兼有计数和译码功能，
能实现对输入 CP脉冲的信号分配，是一种应用广泛的数字集成电路。
应用举例,循环灯电路
