第四章 触 发 器
§ 4-1 概述
§ 4-3 触发器的逻辑功能及其描述方法
§ 4-2 触发器的电路结构与动作特点
§ 4-1 概 述一,触发器的必备特点
1.具有两个能自行保持的稳态 (1态或 0态 )；
2.外加触发信号时，电路的输出状态可以翻转；
3.在触发信号消失后，能将获得的新态保存下来。
I,从电路结构不同分 II,从逻辑功能不同分
1),RS触发器
3).主从触发器
1).基本触发器二,触发器的分类
2).同步触发器
4).边沿触发器
2),JK触发器
4),D触发器
3),T触发器数字电路,分组合逻辑电路和时序逻辑电路两大类组合逻辑电路的基本单元是基本门时序逻辑电路的基本单元是触发器
§ 4-2 触发器的电路结构与动作特点
4-2-1.基本 RS触发器一,电路结构与工作原理
Q 端,Q 端为两个互补的输出端 ；
1.电路结构 （以与非门构成为例）
& &
Q Q
SD RD
不允许 SD= RD=0.
约束条件：
Q = 1,Q = 0,定义为 1 态；
SD 端 是 置 1 端 （置位端）,
非号表示,0” 触发有效,
RD 端 是 清 0 端 （复位端）,
RD,SD 端是触发信号引入端。
脚标,D”表示直接 触发,
0 00 0
0
1
1
1
1
1
不允许 置 1 清 0
保持
& &
Q Q
SD RD
& &
Q Q
SD RD
0
& &
Q Q
SD RD
1
& &
Q Q
SD RD
原态
0 1
& &
Q Q
SD RD
1 1
0
原态
1
保持
3、特性表
Sd Rd
0 1
不允许1*
1 置 1
清 00
Qn 保 持
Qn+1 说 明
0 0
1 0
1 1
1 1
01 10
2、工作原理 （ 0触发有效）
4,逻辑符号
SD(SD)端叫做 直接 置位端；因此：
二,动作特点由于触发信号直接加在输出门的输入端，所以在输入信号的全部时间里，都能 直接 改变输出端 Q 和 Q 的状态。
RD(RD)端叫做 直接 复位端。
用 D作脚标
S R
Q
SD RD
Q
与非门构成,或非门组成：
S R
Q
SD RD
Q
1 触发有效,
SD 端 是置 1端，
RD 端 是清 0端，
0 触发有效,
SD 端 是置 1端，
RD 端 是清 0端，
4-2-2,同步 RS触发器
G1,G2 门构成基本 RS 触发器，
受 C P控制的触发器称为 时钟触发器 。
或 时钟脉冲,简称 时钟,用 C P 表示时间控制信号也称 同步信号,或 时钟信号，
& &
Q Q
SD RD
& &
CP RS
G1 G2
G3 G4
1,同步 RS触发器的 电路结构一、电路结构与工作原理在数字系统中，如 果要求 某些触发器在同一时刻动作，
就必须给这些触发器引入 时间控制信号。
G3,G4 门构成输入控制电路。
2,工作原理 （ 1 触发有效）
CP=0 时,G3,G4 门封锁，触发信号不起作用。
CP=1,在 S 端触发时，
Q=1
CP=1,在 R 端 触发时，
Q=0
11
1
1
1
1
1
1
0
0
0
0
0
0
CP=1 时,G3,G4 门打开，触发信号可加到基本触发器上。
& &
Q Q
& &
CP RS
G1 G2
G3 G4
& &
Q Q
& &
CP RS
G1 G2
G3 G4
3,特性表 (1触发有效 )
CP R S Qn+1
0
1
1
1
0 0
0 1
1 0
1 1
1
0
Qn
Qn
X X
1*1
5.逻辑符号不允许置 1
清 0
保 持说 明保 持
4,几点说明
1)图示同步 RS 触发器为 1 触发有效；
2)表中 *表示,若 R,S 端同时触发，则当 R,S 端的触发信号同时消失时，电路的次态不定；
3)输入端的约束条件为 RS = 0。
1S 1R
Q
S R
Q
C1
CP
续动作特点,在 CP = 1
的全部时间里,R,S 端信号的变化都将引起触发器输出状态的变化。
1 2
S
R
Q
CP
三、输出电压波形举例
RD
二,动作特点缺点,抗干扰能力差。
异步置位端 异步复位端
R
1S 1R
Q
S
Q
C1
CP
RDSD
触发器在 CP控制下正常工作时应使 SD,RD 处于高电平。
干扰信号跳变
1,电路结构主触发器、从触发器均为 同步 RS 触发器，
4-2-3,主从触发器一,主从 RS触发器但，它们的 CP信号相位相反。
& &
& &
& &
& &
1
G1 G2
G3 G4
G5 G6
G7 G8
CP S R
从触发器主触发器
Q,Q，
Q Q
G5-G8门组成主触发器；
G1-G4门组成从触发器。
3,特性表 CP R S Qn+1
0
0 0
0 1
1 0
1 1
X X
Qn
1
0
CP G7,G8 G3,G4 工 作 情 况
CP=1 时
CP=0 时打 开封 锁封 锁打 开主触发器工作从触发器保持从触发器工作主触发器保持
2、工作原理
4,几点说明
1)图示主从 RS 触发器 1 触发有效；
2)表中 *表示：若 R,S 端同时触发，
则在 CP回到 0后,输出状态不定；
3)输入端的约束条件为 RS = 0。 1*
Qn
Q’的状态根据 R,S
端的触发情况改变
Q = Q’
注意,在 CP的一个变化周期中，触发器输出状态只改变一次。
5,逻辑符号从触发器只能输出 CP=1期间，主触发器最后一 次变化所得到的状态。
在 CP=1期间，主触发器随 R,S端状态的改变而多次改变，但在 CP下降沿到来时，从触发器最多只能改变一次。
6.动作特点为使主从 RS 触发器按其特性表正常工作，
必须在 CP=1 期间，使 R,S 端的状态保持不变。
1S 1RC1
S RCP
Q Q
带来的问题,
特别注意：
动作特点,
2,特性表二,主从 J K 触发器
1,电路结构
Qn
CP J K
0
0 0
0 1
1 0
1 1
X X
1
0
特性归纳
J=K=0时,Qn+1=Qn
J≠ K 时,Qn+1=J
J=K=1时,Qn+1=Qn
J K
Qn
Qn
Qn+1
从触发器主触发器
& &
& &
& &
& &
1
G1 G2
G3 G4
G1 G2
G3 G4
CP
Q,Q，
Q Q
计数状态下，电路的输出电压波形，随 CP 作用沿的到来自动 改变。 见图：
3,几点说明设初态 Q=0
逻辑符号见下页设,CP作用沿为下降沿
t
CP
t
J=K
t
Q
1
3） J=K=1时,Qn+1=Qn
是 计数状态。
图示主从 JK触发器：
1) 1触发有效；
2) 没有约束条件；
5.动作特点
CP = 1 期间，由于反馈信号的作用，不管 J,K端的状态有多少次跳变，主触发器只能变化一次；
CP=1 期间，若 JK端的状态有跳变，则无法根据其特性表，正确判断电路的输出状态。
4,逻辑符号为使主从 JK 触发器按其特性表正常工作,在 CP = 1期间，必须使 JK 端的状态保持不变。
& &C1
1J 1K
Q Q
SD RD
J1 J2 CP K1 K2
C11J 1K
Q Q
SD RD
J CP K
C11J 1K
Q Q
J CP K
动作特点：
注意,图示主从 JK触发器应该对应 CP下降沿确定 Q端次态。
带来的问题：
特别强调：
4-2-4.边沿触发器为了提高触发器的抗干扰能力，希望触发器的次态仅仅取决于 CP 作用沿到达时刻,输入信号的状态。这样的触发器称为 边沿触发器 。
这里，重点介绍利用 CMOS 传输门构成的边沿 D 触发器
2.工作原理
CP TG 状态 主触发器 TG 状态 从触发器
CP = 0
CP = 1
TG1 导通
CP = 0
CP = 1 TG2 截止
TG1 截止
TG2 导通
TG3 导通
TG4 导通
TG3 截止
TG4 截止自行保持自行保持Q’=D
Q = Q’ = D
1.电路结构
Q = Q’= D
主触发器 从触发器
Q’= D
一,边沿 D触发器
TG2
1 1
TG1 1 1TG3
TG4
D Q
,Q,Q
Q
CP
CP
CP
CP CP
CP
CP
CP
3,特性表 4、逻辑符号无跳变 X Qn
00
1 1
二,动作特点触发器保存下来的状态是 CP
作用沿到达时刻的输入状态。
设初态 Q=0
特别注意,当 D 端信号和 CP
作用沿同时跳变时，触发器存入的是 D 跳变前的状态。
0
0
例如：
说明保持存数
C11D
QQ
D CP
SD RD
C11D
Q Q
D CP
t
CP
t
D
t
Q
CP D Qn+1
JK触发器也有边沿触发型的，其逻辑符号有：
SD RD
C11J
Q Q
J CP
1K
K
S R
SD RD
C11J
Q Q
J CP
1K
K
S R
上升沿触发有效 下降沿触发有效
§ 4-3 触发器的逻辑功能及其描述仿法本节只讨论有时钟控制的触发器。
1,特性表
4-3-1,RS触发器凡在时钟控制下，逻辑功能符合此特性表的触发器就叫做 RS 触发器。
R S
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1
1
1
0
0
0
不定
1 1 1 不定
D 触发器等。T 触发器、JK 触发器、RS 触发器、
有时钟控制的触发器，从功能不同分,
nQ n+1Q
0 0 0
2,特性方程
3,状态转换图它 表明 Q 从 Qn Qn+1所 需要的 输入条件。
综上可知描述触发器的逻辑功能有三种方法：
特性表、特性方程和状态转换图。
0 1R = XS =
0
R = 0
S =
1
R = 1
S =
0
R = 0
S = X
RS Q
Qn+1n
0 1
00
01
11
10
0 1
1 1
X X
0 0
状态转换图可从特性表中归纳，
由 特性表 填 卡诺图 得 特性方程,
Qn+1= S + R Qn
RS = 0(约束条件）
4-3-2,JK触发器凡在时钟控制下，逻辑功能符合此特性表的触发器，就叫做
JK 触发器。
1,特性表
3,状态转换图 0J = 0 K = X J = X K = 0
J = 1
K = X
J = X
K = 1
2,特性方程
Q = J Q + K Qn+1 n n
由特性表填卡诺图化简得,
1
J K Qn Qn+1
0 0 1
0 1 0
0 1 1
1 0 1
1 0 0
1 1 1
0 0 0
1
1
1
0
0
0
11 1 0
0
4,逻辑符号
4-3-3,T 触发器将 JK触发器的 J,K 端连在一起，引出一个 T 端，就构成了 T
触发器。
T Qn Qn+1
0 0
0 1
1 0
1 1
1
0
1,特性表
2,特性方程
3,状态转换图
Qn+1 = T Qn + T Qn
1 T=0T=0
T = 1
T = 1
0
1
0凡在时钟控制下，逻辑功能符合此特性表的触发器，
就叫做 T 触发器。
说明保持计数
SD RD
C11N
Q Q
T CP
4-3-4,D触发器
1,特性表
2,特性方程
3,状态转换图凡在时钟控制下，逻辑功能符合此特性表的触发器,
就叫做 D 触发器。
D Qn Qn+1
0 1
1 0
1 1
0
0
1
1
0 0
Q = Dn+1
0 1 D=1D=0
D = 0
D = 1
§ 4-1 概述
§ 4-3 触发器的逻辑功能及其描述方法
§ 4-2 触发器的电路结构与动作特点
§ 4-1 概 述一,触发器的必备特点
1.具有两个能自行保持的稳态 (1态或 0态 )；
2.外加触发信号时，电路的输出状态可以翻转；
3.在触发信号消失后，能将获得的新态保存下来。
I,从电路结构不同分 II,从逻辑功能不同分
1),RS触发器
3).主从触发器
1).基本触发器二,触发器的分类
2).同步触发器
4).边沿触发器
2),JK触发器
4),D触发器
3),T触发器数字电路,分组合逻辑电路和时序逻辑电路两大类组合逻辑电路的基本单元是基本门时序逻辑电路的基本单元是触发器
§ 4-2 触发器的电路结构与动作特点
4-2-1.基本 RS触发器一,电路结构与工作原理
Q 端,Q 端为两个互补的输出端 ；
1.电路结构 （以与非门构成为例）
& &
Q Q
SD RD
不允许 SD= RD=0.
约束条件：
Q = 1,Q = 0,定义为 1 态；
SD 端 是 置 1 端 （置位端）,
非号表示,0” 触发有效,
RD 端 是 清 0 端 （复位端）,
RD,SD 端是触发信号引入端。
脚标,D”表示直接 触发,
0 00 0
0
1
1
1
1
1
不允许 置 1 清 0
保持
& &
Q Q
SD RD
& &
Q Q
SD RD
0
& &
Q Q
SD RD
1
& &
Q Q
SD RD
原态
0 1
& &
Q Q
SD RD
1 1
0
原态
1
保持
3、特性表
Sd Rd
0 1
不允许1*
1 置 1
清 00
Qn 保 持
Qn+1 说 明
0 0
1 0
1 1
1 1
01 10
2、工作原理 （ 0触发有效）
4,逻辑符号
SD(SD)端叫做 直接 置位端；因此：
二,动作特点由于触发信号直接加在输出门的输入端，所以在输入信号的全部时间里，都能 直接 改变输出端 Q 和 Q 的状态。
RD(RD)端叫做 直接 复位端。
用 D作脚标
S R
Q
SD RD
Q
与非门构成,或非门组成：
S R
Q
SD RD
Q
1 触发有效,
SD 端 是置 1端，
RD 端 是清 0端，
0 触发有效,
SD 端 是置 1端，
RD 端 是清 0端，
4-2-2,同步 RS触发器
G1,G2 门构成基本 RS 触发器，
受 C P控制的触发器称为 时钟触发器 。
或 时钟脉冲,简称 时钟,用 C P 表示时间控制信号也称 同步信号,或 时钟信号，
& &
Q Q
SD RD
& &
CP RS
G1 G2
G3 G4
1,同步 RS触发器的 电路结构一、电路结构与工作原理在数字系统中，如 果要求 某些触发器在同一时刻动作，
就必须给这些触发器引入 时间控制信号。
G3,G4 门构成输入控制电路。
2,工作原理 （ 1 触发有效）
CP=0 时,G3,G4 门封锁，触发信号不起作用。
CP=1,在 S 端触发时，
Q=1
CP=1,在 R 端 触发时，
Q=0
11
1
1
1
1
1
1
0
0
0
0
0
0
CP=1 时,G3,G4 门打开，触发信号可加到基本触发器上。
& &
Q Q
& &
CP RS
G1 G2
G3 G4
& &
Q Q
& &
CP RS
G1 G2
G3 G4
3,特性表 (1触发有效 )
CP R S Qn+1
0
1
1
1
0 0
0 1
1 0
1 1
1
0
Qn
Qn
X X
1*1
5.逻辑符号不允许置 1
清 0
保 持说 明保 持
4,几点说明
1)图示同步 RS 触发器为 1 触发有效；
2)表中 *表示,若 R,S 端同时触发，则当 R,S 端的触发信号同时消失时，电路的次态不定；
3)输入端的约束条件为 RS = 0。
1S 1R
Q
S R
Q
C1
CP
续动作特点,在 CP = 1
的全部时间里,R,S 端信号的变化都将引起触发器输出状态的变化。
1 2
S
R
Q
CP
三、输出电压波形举例
RD
二,动作特点缺点,抗干扰能力差。
异步置位端 异步复位端
R
1S 1R
Q
S
Q
C1
CP
RDSD
触发器在 CP控制下正常工作时应使 SD,RD 处于高电平。
干扰信号跳变
1,电路结构主触发器、从触发器均为 同步 RS 触发器，
4-2-3,主从触发器一,主从 RS触发器但，它们的 CP信号相位相反。
& &
& &
& &
& &
1
G1 G2
G3 G4
G5 G6
G7 G8
CP S R
从触发器主触发器
Q,Q，
Q Q
G5-G8门组成主触发器；
G1-G4门组成从触发器。
3,特性表 CP R S Qn+1
0
0 0
0 1
1 0
1 1
X X
Qn
1
0
CP G7,G8 G3,G4 工 作 情 况
CP=1 时
CP=0 时打 开封 锁封 锁打 开主触发器工作从触发器保持从触发器工作主触发器保持
2、工作原理
4,几点说明
1)图示主从 RS 触发器 1 触发有效；
2)表中 *表示：若 R,S 端同时触发，
则在 CP回到 0后,输出状态不定；
3)输入端的约束条件为 RS = 0。 1*
Qn
Q’的状态根据 R,S
端的触发情况改变
Q = Q’
注意,在 CP的一个变化周期中，触发器输出状态只改变一次。
5,逻辑符号从触发器只能输出 CP=1期间，主触发器最后一 次变化所得到的状态。
在 CP=1期间，主触发器随 R,S端状态的改变而多次改变，但在 CP下降沿到来时，从触发器最多只能改变一次。
6.动作特点为使主从 RS 触发器按其特性表正常工作，
必须在 CP=1 期间，使 R,S 端的状态保持不变。
1S 1RC1
S RCP
Q Q
带来的问题,
特别注意：
动作特点,
2,特性表二,主从 J K 触发器
1,电路结构
Qn
CP J K
0
0 0
0 1
1 0
1 1
X X
1
0
特性归纳
J=K=0时,Qn+1=Qn
J≠ K 时,Qn+1=J
J=K=1时,Qn+1=Qn
J K
Qn
Qn
Qn+1
从触发器主触发器
& &
& &
& &
& &
1
G1 G2
G3 G4
G1 G2
G3 G4
CP
Q,Q，
Q Q
计数状态下，电路的输出电压波形，随 CP 作用沿的到来自动 改变。 见图：
3,几点说明设初态 Q=0
逻辑符号见下页设,CP作用沿为下降沿
t
CP
t
J=K
t
Q
1
3） J=K=1时,Qn+1=Qn
是 计数状态。
图示主从 JK触发器：
1) 1触发有效；
2) 没有约束条件；
5.动作特点
CP = 1 期间，由于反馈信号的作用，不管 J,K端的状态有多少次跳变，主触发器只能变化一次；
CP=1 期间，若 JK端的状态有跳变，则无法根据其特性表，正确判断电路的输出状态。
4,逻辑符号为使主从 JK 触发器按其特性表正常工作,在 CP = 1期间，必须使 JK 端的状态保持不变。
& &C1
1J 1K
Q Q
SD RD
J1 J2 CP K1 K2
C11J 1K
Q Q
SD RD
J CP K
C11J 1K
Q Q
J CP K
动作特点：
注意,图示主从 JK触发器应该对应 CP下降沿确定 Q端次态。
带来的问题：
特别强调：
4-2-4.边沿触发器为了提高触发器的抗干扰能力，希望触发器的次态仅仅取决于 CP 作用沿到达时刻,输入信号的状态。这样的触发器称为 边沿触发器 。
这里，重点介绍利用 CMOS 传输门构成的边沿 D 触发器
2.工作原理
CP TG 状态 主触发器 TG 状态 从触发器
CP = 0
CP = 1
TG1 导通
CP = 0
CP = 1 TG2 截止
TG1 截止
TG2 导通
TG3 导通
TG4 导通
TG3 截止
TG4 截止自行保持自行保持Q’=D
Q = Q’ = D
1.电路结构
Q = Q’= D
主触发器 从触发器
Q’= D
一,边沿 D触发器
TG2
1 1
TG1 1 1TG3
TG4
D Q
,Q,Q
Q
CP
CP
CP
CP CP
CP
CP
CP
3,特性表 4、逻辑符号无跳变 X Qn
00
1 1
二,动作特点触发器保存下来的状态是 CP
作用沿到达时刻的输入状态。
设初态 Q=0
特别注意,当 D 端信号和 CP
作用沿同时跳变时，触发器存入的是 D 跳变前的状态。
0
0
例如：
说明保持存数
C11D
D CP
SD RD
C11D
Q Q
D CP
t
CP
t
D
t
Q
CP D Qn+1
JK触发器也有边沿触发型的，其逻辑符号有：
SD RD
C11J
Q Q
J CP
1K
K
S R
SD RD
C11J
Q Q
J CP
1K
K
S R
上升沿触发有效 下降沿触发有效
§ 4-3 触发器的逻辑功能及其描述仿法本节只讨论有时钟控制的触发器。
1,特性表
4-3-1,RS触发器凡在时钟控制下，逻辑功能符合此特性表的触发器就叫做 RS 触发器。
R S
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1
1
1
0
0
0
不定
1 1 1 不定
D 触发器等。T 触发器、JK 触发器、RS 触发器、
有时钟控制的触发器，从功能不同分,
nQ n+1Q
0 0 0
2,特性方程
3,状态转换图它 表明 Q 从 Qn Qn+1所 需要的 输入条件。
综上可知描述触发器的逻辑功能有三种方法：
特性表、特性方程和状态转换图。
0 1R = XS =
0
R = 0
S =
1
R = 1
S =
0
R = 0
S = X
RS Q
Qn+1n
0 1
00
01
11
10
0 1
1 1
X X
0 0
状态转换图可从特性表中归纳，
由 特性表 填 卡诺图 得 特性方程,
Qn+1= S + R Qn
RS = 0(约束条件）
4-3-2,JK触发器凡在时钟控制下，逻辑功能符合此特性表的触发器，就叫做
JK 触发器。
1,特性表
3,状态转换图 0J = 0 K = X J = X K = 0
J = 1
K = X
J = X
K = 1
2,特性方程
Q = J Q + K Qn+1 n n
由特性表填卡诺图化简得,
1
J K Qn Qn+1
0 0 1
0 1 0
0 1 1
1 0 1
1 0 0
1 1 1
0 0 0
1
1
1
0
0
0
11 1 0
0
4,逻辑符号
4-3-3,T 触发器将 JK触发器的 J,K 端连在一起，引出一个 T 端，就构成了 T
触发器。
T Qn Qn+1
0 0
0 1
1 0
1 1
1
0
1,特性表
2,特性方程
3,状态转换图
Qn+1 = T Qn + T Qn
1 T=0T=0
T = 1
T = 1
0
1
0凡在时钟控制下，逻辑功能符合此特性表的触发器，
就叫做 T 触发器。
说明保持计数
SD RD
C11N
Q Q
T CP
4-3-4,D触发器
1,特性表
2,特性方程
3,状态转换图凡在时钟控制下，逻辑功能符合此特性表的触发器,
就叫做 D 触发器。
D Qn Qn+1
0 1
1 0
1 1
0
0
1
1
0 0
Q = Dn+1
0 1 D=1D=0
D = 0
D = 1
