3.4触发器组合逻辑：电路的输出只是和当前状态有关，
和过去的状态无关。
A
B
F＝ AB
A
B
F
（假设门电路没有延迟）
时序逻辑的波形与组合逻辑有什么不同？
什么叫同步时序？
还有非同步时序？
带着问题学 ！
时序逻辑电路与组合逻辑电路
组合逻辑电路某一时刻的输出只取决于此时刻的输入。
时序逻辑电路某一时刻的稳定输出不仅取决于当时的输入，还取决于过去的输入 (历史状态 )。
因此记忆元件 (Memory Devices)是时序逻辑电路的基本元件。
计算机中的实现记忆存储功能的元件有多种：磁存储、光存储、半导体存储（电存储）。
时序逻辑电路中的记忆元件一定要是可以任意修改的，可以控制的。这种元件称为,触发器,。
3.4.1,触发器 － 逻辑电路的记忆元件
什么叫触发器？能存储 1位二进制数的记忆元件。
为什么叫触发器？在外部信号控制下,一触即发,！
触发器名字取得好！源于英文,trigger（扳机，起动器）
和 Flip-Flop（啪嗒啪嗒的响声或动作）
触发器的英文缩写,FF，来自 Flip-Flop
触发器有好多种，如何分类？
按时钟 (Clock Pulse)控制方式分类
电位触发方式 FF (Level Trigger)
边沿触发方式 FF (Edge-Trigger)
主 -从触发方式 FF (Master-Slave 或 Pulse-Trigger )
按功能来分类：
1,D触发器 (Delay)
2,R-S触发器 (Set-Reset)
3,J-K触发器
4,T触发器 (Toggle)
重点掌握：边沿触发方式的 D触发器
3.4.1,触发器
3.4.2,触发器的工作原理
1.与非门构成的,直接置位 -复位型 R-S触发器,
或称,R-S基本触发器,
Q
RS
Q
_
Q
RS=10;置” 0”; 复位 (Reset)
RS=01;置” 1”; 置位 (Set)
_
Q QR S
1 0 0 1
0 1 1 0
_
1 1 Q0 Q0
0 0 1* 1 *
实质上,与非门构成的触发器的状态变化是由在输入端引入,0”引起的！
S R
QQ
R-S基本触发器
电路结构,由门电路组成的，它与组合逻辑电路的根本区别在于，
电路中有反馈线，即门电路的输入、输出端交叉耦合。
用两个与非门构成的基本 RS触发器，它有两个互补输出端 Q和 Q，
一般用 Q端的逻辑值来表示触发器的状态。 Q=1,Q =0时，称触发器处于 1状态 (置位状态 ) ； Q=0,Q=1时，称触发器处于 0状态
(复位状态 ) 。 R,S为触发器的两个输入端 (或称激励端 )。
动作特点：输入信号直接加在输出门上，在输入信号全部作用时间内，都能直接改变输出端的状态，故又称基本 RS触发器为直接复位、置位触发器。
RS
Q
_
Q
R-S基本触发器
① 当 R=1,S=1时，
若原状态,Q=1,Q=0，输出 Q=1,Q=0保持原状态；
若原状态,Q=0,Q=1，输出 Q=0,Q=1保持原状态；
结论：
当 R=1,S=1时，触发器状态不变，称触发器处于保持 (记忆 )状态
RS
Q
_
Q
R-S基本触发器
② 当 R=1,S=0时，
若原状态,Q=1,Q=0，输出 Q=0,Q=1；
若原状态,Q=0,Q=1，输出 Q=0,Q=1
保持原状态；
结论：
当 R=1,S=0时，触发器状态 Q=0,Q=1,
称触发器处于 处于置 0(复位状态 )
RS
Q
_
Q
R-S基本触发器
③ 当 R=0,S=1时，
若原状态,Q=1,Q=0，输出 Q=1,Q=0；
若原状态,Q=0,Q=1，输出 Q=1,Q=0
保持原状态；
结论：
当 R=0,S=1时，触发器状态 Q=1,Q=0,
称触发器处于 处于置 1(置位状态 )
RS
Q
_
Q
R-S基本触发器
④ 当 R=0,S=0时，
两个与非门输出均为 1(高电平 )，此时破坏了触发器的互补输出关系，而且当 R,S
同时从 0变化为 1时，由于门的延迟时间不一致，使触发器的状态不确定。
因此规定输入信号 R,S不能同时为 0，它们应遵循 R+S=1的约束条件
RS
Q
_
Q
2.触发器的特点
有两个稳定的互补输出 Q,Q。 Q的状态代表触发器的状态。
当 Input 来到时，触发器接收数据；
当 Input 撤除时，触发器保持状态（记忆功能）。
交叉耦合使得触发器可以保持状态
有稳定的状态，能够接收外来数据改变状态，能保持状态。
3.触发器状态的定义
Q=0
_ 触发器处于” 0”态,记忆” 0”
Q=1Q=1
_ 触发器处于” 1”态,记忆” 1”
Q=0触发器有两个稳定的状态，可以存储 1位二进制数，
因此叫“双稳态” (Bi-stable)触发器。
既然有“双稳态”，有没有“单稳态” (Mono-stable)？
4.R-S基本触发器时序图时序图 (Timing Diagram) (没考虑延迟）
R
S
Q
Q
R＝ 0,SET; RS＝ 00,QQ＝ 11; RS由 00 11,下一状态不定
RS＝ 11,Q保持状态 ; S=0,Reset
t0 t1 t2 t3 t4 t5 t6 t7
初始状态
Q＝ 0
4.R-S基本触发器时序图
时序图 (Timing Diagram) (没考虑延迟）
R
S
Q
Q
RS＝ 00,QQ＝ 11; RS由 00 11,下一状态不定问题,Q和 Q有同时为,1”的情况！
当 RS由,00”变为,11”时，触发器下一个状态不确定！
由于上述两个原因，这种触发器不能直接使用！
R=0,S=0导致状态非法，且不能同时撤除，否则会导致状态不定（由延时决定，
先接收 1的门的输出端决定另一个互补输出端）
5.直接置位－复位型 R-S触发器的不足
由与非门组成的 R-S基本触发器可以实现记忆 1位二进制数的功能。但是由于当 R-S端同时为,00”
时，触发器状态为,11”,Q和 状态不是互补的；
而且当 R-S同时从,00”变化到,11”时，触发器的下一个状态不能确定，因此这样的触发器不能直接使用。
由,或非门,和,与或非门,组成的 R-S基本触发器同样存在这一问题。
因此，要对触发器的输入加以控制。
这类 R-S触发器只是为了说明触发器的原理，实际应用的触发器是电位型或脉冲型触发。
Q
6,基本 RS触发器小结
§ 3.4.3,电位触发器 (Latch)
电位触发器问题的提出：对 RS增加控制 E (Enable)
1.R-S型电位触发器
RS
Q
E
1 11
0 11 01
1 00 11
0 01
X X0
Q R SE Q
0Q 0Q
0Q 0Q
*1 *1
S E R
Q Q
Q
表示原始状态0Q
功 能 表
RS
Q
E
1 11
0 11 01
1 00 11
0 01
X X0
Q R SE Q
0Q 0Q
0Q 0Q
*1 *1
RS
Q
_
Q QR S
1 0 0 1
0 1 1 0_
1 1 Q0 Q0
0 0 1* 1 *
2.两种 R-S触发器的比较
Q
Q
R在 Q一侧,R＝ 0时 Q＝ 1 S在 Q一侧,S＝ 1时 Q＝ 1
3.R-S电位型与直接置位 -复位型触发器比较
R-S电位型触发器增加了控制端 E
S=1,触发器置位 ;R=1,触发器复位,R-S的意义更直观。
E=0时，保持触发器稳定状态不被破坏。
但是，在 E=1且 R-S=“11”时,同样存在不定状态。
4.如何为 R-S触发器消除不定状态？
_
Q
R-S电位型触发器的输入由 R,S双端输入改为单端输入，就不会出现不定状态。
D
Q
E
RS
Q
_
Q
E
电位型 D触发器电位型 R-S触发器输入数据 D经过门 T变为互补信号加至门 3,4，这样克服了锁存器输出不足 。
与或非门组成的电位型触发器
++
Q
D E
Q
E=0,D被封锁，“保持”
E=1,Ｄ以互补形式进入
“存入”
1 D D D
E D Q Q
0 X Q0 Q0
利用与或非门的性质,E=1
时，与或非门的输入至少有一个为 1，实现交叉耦合的断开。
电位触发器的特点
电位触发：在控制电位 E的控制下接收数据。
E＝ 0，不接收外部输入。由于交叉耦合的作用，
保持原有状态。
E＝ 1,D以互补的形式进入,Q=D,Q= D，排除了
RS＝ 00或 11的情况，也就排除了Ｑ =Ｑ 的情况，
不会出现不定状态。
由于电位触发器的功能就是保存 1位二进制数据，
因此叫锁存器（ Latch）。
电位触发器的时序图
E
D
Q
尖峰被屏蔽当 E＝ 1时,Q＝ D,Q接收 D的输入。当 E＝ 0时,Q保持状态。
因此,E＝ 1“电位”一到，触发器就接收数据，叫“电位触发器”，“锁存器” (Latch)。
E=1期间,若输入信号 多次发生变化,则触发器状态将 多次翻转,从而降低了电路的抗干扰能力。作为计数使用时，将发生 空翻 。
E
D
Q
基本 RS触发器和同步 RS触发器的不足,① 输入有 约束条件,② 存在 空翻现象 。
7.电位触发器 (锁存器 )的应用
暂存器 (Latches for temporary data storage)
数据的临时缓存
D
EN
Q 1
1
D
EN
Q 0
0
D
EN
Q 1
1
D
EN
Q 1
1
8.不同形式的电位触发器 (1)
Q
ED
E=0,D封锁，交叉耦合存在,保持状态
E=1,Q=D,接收数据这也是电位型触发器?
E D Q
0 x Q0
1 D D
功 能 表
1
2 4
6
9.不同形式的电位触发器 (2)
Q
E
Q
ED
当 D＝ Q＝ 1时，
电路简化后会引起尖峰。
Q
ED
改变画法，就可以看出来有交叉耦合存在。
10.不同形式的电位触发器 (4)
Q
ED
1
4
6
2
E
门 6
门 4
门 2
Q(门 1)
Q尖峰出现的情况,Q=D=1,E负跳变时，门 2和门 4的输出在门 1的输入相与，使 Q产生尖峰。
不同形式的电位触发器 (5)
改进：
把出现尖峰信号的条件
D＝ Q＝ 1，作为条件引人电路中，使得 Q不会出现尖峰，达到了设计的目的。因为当 D＝ Q
＝ 1时，与或非门输出
＝ 0，强制 Q＝ 1，抑止了 Q产生尖峰。
Q
ED
+
1
2
3 5
4
6
改进型，平衡门延迟避免了尖峰
3.4.4边沿触发型 D触发器
1.电位 D型触发器比直接置位、复位型触发器好用了，去除了不定状态的问题。但在 E＝ 1的时间内，仍然会变化多次。理想的情况：希望触发器有统一的时钟脉冲
CP（ Clock Pulse）的控制，触发器只接收时钟脉冲 CP
跳变 到来时刻的输入。这种是边沿触发的触发器。
Q Q
D CP
CP
D
Q
特点,1,CP正跳变时，才接受输入数据。
2,CP＝ 1及 CP＝ 0期间，输入数据变化不会影响触发器状态 。
2.边沿触发器与电位触发器的波形图对比
E/CP
D
Q (电位 D)
Q (正沿 D)
注意：触发方式不一样，功能完全不一样！输出完全不一样！
3.边沿触发型触发器工作原理正沿 D触发器内部结构：
CP D Q
D D
Q
D
功 能 表
Q Q
D CP
逻 辑 框 图
5
21
43
6
CP
D
QQ
CP＝ 0期间,门 3门 4输出均为 1，
输入数据 D和 D可以进入 门 1门 2；
在 CP ↑时引入 门 3门 4，进入由门
5门 6构成的主触发器。
6个门，可以看成三层结构。
门 2门 4,门 1门 3,门 5门 6组成 3个基本触发器。门 5门 6
是主触发器,CP＝ 0期间 D
的变化不会影响它。
43
CP
Q
Q
D
I
IIIII
5
1
6
2
5
21
43
6
CP
D
QQ
若 CP↑时,D=1,门 4＝ 0,Q=1，触发器记录 1。
门 2门 4构成的触发器 Ⅱ 记忆,0”态,维持门 4输出为 0; 门
4输出和门 3相连,阻塞输入 D的变化对门 3影响,维持门
3输出为 1。此时即使 D变化，也会保持维持门 3输出为 1。因此，黄线称,维持 1、阻塞 0”线。
D触发器工作原理为什么 D触发器只接收 CP
前沿的变化？为什么在 CP
＝ 1期间，即使 D变化，也不会影响输出？
43
CP
QQ
D
I
IIIII
“0”
5
1
6
2
“1”
写入,1”
若 CP↑时,D=0,门 3＝ 0,Q=1; 触发器状态 Q＝ 0。
门 1门 3构成的触发器 III记忆,0”态,维持门 3输出为 0;
门 1门 4输出和门 2相连,使门 2输出 0，维持门 4输出为 1,此时即使 D变化，也会保持维持门 4输出为 1.因此，黄线称,维持 0、阻塞 1”线。
D触发器工作原理
43
CP
QQ
D
I
IIIII
“0”
5
1
6
2
“1”
为什么 D触发器只接收 CP
前沿的变化？为什么在 CP
＝ 1期间，即使 D变化，也不会影响输出？
写入,0”
5.D触发器的异步置 0,置 1功能
43
CP
QQ
D
DR
I
II III
CP=1期间,=0,使 Q=0;
同时要改变触发器 II,III
使门 3输出 0，门 4输出 1。
即使 =0撤除,Q=0也可以保持不变 。
也是同样考虑,要接入门 2.
DR
DR
CP＝ 0期间,=0或 =0
都可以作用到基本触发器 I,
直接改变 QQ输出 。它们 撤销后也能维持状态。
1
5 6
2
DS
DR
DR DS
DS
DS
可直接置 0，置 1，
称异步置位、复位
D触发器的异步置 0,置 1功能
不论 CP=0期间还是 CP=1期间，只要有,就有
当 撤除后,Q=0将一直保持到下一个
CP正跳变来到接收新数据为止。
0?DR 1,0 QQ
0?DR
Q
D CP
DSDR
Q CP
D
Q
DR
D 触 发 器 功 能 表
CP D Q
0 1 x x 0 1
1 0 x x 1 0
1 1 D D
DSDR
D
Q
DS
DR
CP
D
Q
Q
Q
D CP
逻 辑 框 图
DR DS
Q
6.几种常用 D 触发器集成电路器件型号 Flip-Flop Type Output Features
74 Dual D Q Pre-set,Clear
174 Hex D Q Clear
171/?175 Quad D Q Clear
273 Octal D Q Clear
374/?377 Octal D Q Output enable
378 Hex D Q Output enable
379 Quad D Q Output enable
Q
Q
Q
Q
SD RD
CP D
Q Q S
D RD
CP D
Q
74(14 pin)
独立的双 D FF
CP D DR CP D DR CP D DR CP D DR CP D DR CP D DR
clear
CP
1Q 2Q 3Q 4Q 5Q 6Q
6D5D4D3D2D1D
174(16 pin)
6D FF
7.D触发器和锁存器的比较 (1)
例,4位锁存器和 D触发器同时接收加法器的结果，
但是两种触发器的输出不同。
D0 Q0
D1 Q1
D2 Q2
D3 E Q3
F0
F1
F2
E F3
A0-3
B0-3 D0 Q0
D1 Q1
D2 Q2
D3 CP Q3
CP
adder
4 Latch
4 Delay-FF
Ai
Bi
CP
Fi
Qi(锁存器 )
Qi(D-FF)
锁存器是即时可得,D触发器要延迟一拍才接收到结果。
因此 D触发器指得是 Delay (延迟 )，而不是 Data。
8.D触发器和锁存器的比较 (2)
9.D触发器和锁存器的比较 (3)
对于锁存器,E=1来到时,D可以不确定；
但 E=1快结束时,D必须确定
E
D
Q
不确定 可用
10.D触发器和锁存器的比较 (4)
对于 D触发器：时钟 CP正跳变到来的时候,D
必须确定。
CP
D
Q
D可不确定 D可以变化
D不能变化
11.D触发器和锁存器的比较 (5)
两者使用中都应合理安排好 E/CP与 D的配合关系,可以躲开 D端干扰。
D触发器的数据一定要比 CP先来，但可以先撤，不会影响触发器状态！
电位触发器的数据可以比 E晚来，但不能早撤，否则就要影响触发器状态！
D触发器和锁存器的比较 (6)
D0 Q0
D1 Q1
D2 Q2
D3 E Q3
D0 Q0
D1 Q1
D2 Q2
D3 CP Q3
A Y0
B Y1
Y2
Y3
CP
例：译码器输出到锁存器和 D触发器。如果 译码器输出以后要存储到 D-FF和 Latch，看如何设置 CP和
E的时间关系，才能将译码器结果稳定地存入。
4 Latch
4 Delay-FF
2:4 Decoder
E
通过设计 E/CP与输入信号的配合关系，可以消除 A,B改变时译码器尖峰的影响。
13.D触发器和锁存器的比较 (7)
A
B
E/CP
CP或 E的正脉冲躲开 AB变化的区间，使
Q的状态稳定,
14.D触发器和锁存器的比较 (8)
D触发器可以用作计数器、寄存器等锁存器只能当作寄存器
D CP
QQ
D E
QQ
锁存器做计数器要严格控制 E＝ 1的宽度，否则就会一个脉冲计数多次。
Q
E DQ
Q
CP DQ
E
锁存器计数存在空翻现象，计数脉冲如果宽了，会计数多次
D触发器计数无空翻问题，
一个计数脉冲只反转一次。
Q
CP
Q
15.D触发器应用：移位寄存器
D Q
CP
D Q
CP
D Q
CP
…
…CP
Input
用 D触发器作移位寄存器,CP没有到来之前数据已经等在 D端门口，保证每来一个时钟脉冲移位一次。
只要 E=1就会移位，可能会有一个 E电位移位多次的情况！
D Q
E
D Q
E
D Q
E
…
…CP
Input
3.4.5 主 -从触发器直接置位 -复位的 R-S触发器 --> 电位触发器 --> 边沿触发的 D触发器,已经找到了最好用的,为什么还要主从触发器?
主 -从触发器的最主要特点,用于设计计数器时,附加电路少,简单 !
什么是主 -从触发器?主触发器和从触发器是两个独立的触发器,
两种主 -从触发器,R-S主从触发器和 J-K主从触发器,
一、主从 RS触发器
1.电路结构：由两个相同的同步 RS触发器组成,cp相位相反。
QQ
CP
&
&
&
&
&
& &
&
G3
G1
G7
G5 G9
G4
G2
G8
G6
SR
Q/Q/
1
主触发器从触发器
§ 3 主从触发器
CP
QQ
CP
R2 S2C
F从Q Q
R1 S1C
F主Q Q
SR
'Q 'Q
一、主从 RS触发器
&
&
&
&
&
& &
&
G3
G1
G7
G5 G9
G4
G2
G8
G6
SR
Q/Q/
1
主触发器从触发器
_
R S CP Q Q
1 0 0 1
0 1 1 0
0 0 Q0
1 1 1 10Q
Store
Hold
不允许由两个 R-S电位触发器组成。
CP正脉冲期间主触发器接受 R-
S的输入,从触发器关闭 ;CP负脉冲期间主触发器状态打入从触发器,利用 CP脉冲的两个相位隔离了主从触发器的状态，
从而保证稳定的接收和输出。
7,8门打开，可以翻转，由 R,S决定。
如 R=0,S=1→ Q'=1 ；
2.工作原理
（ 1） cp
&
&
&
&
&
& &
&
G3
G1
G7
G5
G9
G4
G2
G8
G6
SR
Q/Q/
1
CP
CP
Q Q
设原态 Qn=0
3,4门被封锁,维持原状态不变，
Q=0。
称上升沿存贮准备阶段 。
从,cp=0
01
10
10
主,cp=1，
1
0
R S Q(n+1) 功能说明
0 0
0 1
1 0
1 1
Q
1
0
d
不变置 1
置 0
不定
7,8门被封锁，隔断主触发器与
R,S的联系。使 Q'=1维持不变；
(Q'=1)
3,4门打开，可以翻转，决定于
R(/Q’),S(Q’)，则 Qn+1= Q'=1，
称下降沿触发翻转阶段。
从,cp=1
（ 2） cp
&
&
&
&
&
& &
&
G3
G1
G7
G5
G9
G4
G2
G8
G6
SR
Q/Q/
1
CP
CP
Q Q
01
10
10
10
主,cp=0
(3)cp=0期间,
0
1
① 主触发器与 R,S无联系，即 R,S变化不能使 Q’ 变化。
② 从触发器翻转成主触发器的状态，即 Qn+1= Q’。 Q’不变,Qn+1 = Q’
后亦不再变，故一个脉冲，只能翻转 一次,无空翻现象 。
（ 1）主从结构 RS触发器，完成 RS触发功能，与同步 RS触发器一样仍有约束 R*S=0。
说明,
DD SR,
（ 2）主从 RS触发器为脉冲触发。 准备； 翻转。
（ 3） 集成触发器多有异步输入端 （ 74LS71）。
功能更完善，且 R=S=1时，触发器状态也确定的一种触发器。
二、主从 JK触发器
1、结构特点
SR
&
&
&
&
&
& &
&
G3
G1
G7
G5
Q
G9
G4
G2
G8
G6
Q
CP
SR
Q/Q/
1
R＝ K Q
R→ K,S → J
S＝ J Q
将从触发器的 Q,Q 端作为一对附加控制信号，接回到输入端。功能上已与 RS触发器不同，故用 J,K表示信号输入端，称主从 J,K触发器。
K J
二、主从 JK触发器
SR
&
&
&
&
&
& &
&
G3
G1
G7
G5
Q
G9
G4
G2
G8
G6
Q
CP
SR
Q/Q/
1
K J在 CP正脉冲期间,主触发器接收是 JQ,KQ；
CP负脉冲期间,主触发器状态打入从触发器。
将 Q和 Q反馈接到输入。
_
J K CP Q Q
0 0 Q0
0 1 0 1
1 0 1 0
1 1 Q0
0Q
0Q
Hold
Store
计 数
2、工作原理
K S JR
&
&
&
&
&
& &
&
G3
G1
G7
G5
Q
G9
G4
G2
G8
G6
Q
CP
Q/Q/
1
R＝ K Q S＝ J Q R S Q(n+1) 功能说明
0 0
0 1
1 0
1 1
Q
1
0
d
不变置 1
置 0
不定J=K=0时，相当 R=0,S=0，维持原态不变
J=0,K=1时，相当 R=Q,S=0，
Qn=0时,RS=00→Q n＋ 1＝ 0
Qn=1时,RS=10→Q n＋ 1→0 置 0
J=1,K=0时，相当 R=0,S=Q，
Qn=0时,RS=01→Q n＋ 1→1
Qn=1时,RS=00→Q n＋ 1＝ 1 置 1
J=1,K=1时，相当 R=Q,S=Q，
Qn=0时,RS=01→Q n＋ 1→1
Qn=1时,RS=10→Q n＋ 1→0
此时,Q状态在 cp作用下，交替翻转，称为计数翻转,Qn＋ 1=Qn 。
真值表,
J K Qn+1
0 0 Qn
0 1 0
1 0 1
1 1 Qn
JK=00时,维持原态不变,Qn＋ 1 = Qn
JK=01时,置 0 Qn＋ 1 =0
JK=10时,置 1 Qn＋ 1 =1
JK=11时,计数翻转 Qn＋ 1 = Qn
SR
&
&
&
&
&
& &
&
G3
G1
G7
G5
Q
G9
G4
G2
G8
G6
Q
CP
SR
Q/Q/
1
K J
主从 J-K触发器的动作特点两步动作,CP=1,主触发器接收输入,从触发器状态不变 ;CP下降沿到来时,从触发器接收主触发器状态,Q和 Q的变化发生在 CP下降沿,因此触发器功能表是按照 CP下降沿时 J-K的取值来确定的,
由于主触发器是一个电位触发器,所以在 CP=1期间的输入变化都会影响主触发器状态,
问题：在 CP=1期间,J,K不允许变化 !如果 J、
K在 CP＝ 1期间变化的话，触发器的状态就不满足功能表。
JK触发器抗干扰能力差。
cp
J
K
Q主
Q＝ Q从时序图 翻转 置 0 保持 置 1 置 0
故当 cp为 时,Q翻成 Q＝ Q’＝ 1的错误状态。
(1)cp=1期间 J,K不能变化，否则可能产生误动作。只有 两种情况会产生错误：
4、一次变化
Q=0时,J,0 →1
Q=1时,K,0 →1
G9
K J
&
&
&
&
&
& &
&
G3
G1
G7
G5
Q
G4
G2
G8
G6
Q
CP
Q/Q/
1
10
0(2)一次变化 (错翻一次,不再恢复 )：
分析,因为 Q,Q引回 7,8门输入端，必然封锁一个门，设 Q=0,封锁 7门 。
1
t1时刻，如 J:0→ 1,不管 K如何,会使 Q’=1。
＝ 1
0
0 1
1
1
t2时刻，如 J:1→ 0,Q’ 维持为 1,不再变化。
自行分析,Cp＝ 1期间,如 Q＝ 1,而 K由 0→ 1时的过程 。
此时,Q’ 会变化吗
？
t0时刻,J=K=0,设计应使 Q和 Q’ 保持不变 。只会发生 1次变化
CP
J
K
Q/
Q
t1 t2t0
说明
。、异步输入端 S DDR)1(
无论 cp状态如何,
直接作用端，～置端、～清 10 S DDR
电平有效。
高、④有的触发器为触发输入为止。
直到有新的状态不变，
撤除后，维持、③
。不能同时为、②
，置
、置无论何时，注：①
0
1 0
0 0
DD
DD
DD
D
D
SR
SR
SR
S
R
G9
K J
&
&
&
&
&
& &
&
G3
G1
G7
G5
Q
G4
G2
G8
G6
Q
CP
Q/Q/
1
DS
DR
说明（续）,
G9
K J
&
&
&
&
&
& &
&
G3
G1
G7
G5
Q
G4
G2
G8
G6
Q
CP
Q/Q/
1
DSDR 。、异步输入端 S DDR)1(
1
0 1
1
0
0
1 1
0
1
1
14
1
Q
0Q S
G0G6
1G8
1G5
0
＝
＝＝
＝＝
＝
＝
＝如
D
D ＝QR
。触发器清＝ 0,0 1＝QQ
异步置 1,自行分析。
作用原理：
说明（续）,
(2) 有些集成电路产品中，输入端有多个，如 J1,J2,J3
和 K1,K2,K3等，则 J=J1*J2*J3,K= K1*K2*K3 。
符号：
低电平有效下降沿翻转时钟输入端Q
J cp K
1J C1 1K
Q
DR DS
Q
cp
1J C1 1K
Q
DR DS
K1K2K3J1J2J3
& &
(2)主触发器本身仍是一个同步 RS触发器，故在 cp=1期间输入信号对主触发器起控制作用。
5、动作特点
(1)触发器翻转为两步动作，
cp=1期间主触发器接收输入信号，被置成相应状态，
从触发器维持不变；
在 cp 时刻，触发器翻转成主触发器状态。
主从 JK触发器已克服了空翻和输入的约束条件，
但仍存在一次翻转的缺陷。
返回
和过去的状态无关。
A
B
F＝ AB
A
B
F
（假设门电路没有延迟）
时序逻辑的波形与组合逻辑有什么不同？
什么叫同步时序？
还有非同步时序？
带着问题学 ！
时序逻辑电路与组合逻辑电路
组合逻辑电路某一时刻的输出只取决于此时刻的输入。
时序逻辑电路某一时刻的稳定输出不仅取决于当时的输入，还取决于过去的输入 (历史状态 )。
因此记忆元件 (Memory Devices)是时序逻辑电路的基本元件。
计算机中的实现记忆存储功能的元件有多种：磁存储、光存储、半导体存储（电存储）。
时序逻辑电路中的记忆元件一定要是可以任意修改的，可以控制的。这种元件称为,触发器,。
3.4.1,触发器 － 逻辑电路的记忆元件
什么叫触发器？能存储 1位二进制数的记忆元件。
为什么叫触发器？在外部信号控制下,一触即发,！
触发器名字取得好！源于英文,trigger（扳机，起动器）
和 Flip-Flop（啪嗒啪嗒的响声或动作）
触发器的英文缩写,FF，来自 Flip-Flop
触发器有好多种，如何分类？
按时钟 (Clock Pulse)控制方式分类
电位触发方式 FF (Level Trigger)
边沿触发方式 FF (Edge-Trigger)
主 -从触发方式 FF (Master-Slave 或 Pulse-Trigger )
按功能来分类：
1,D触发器 (Delay)
2,R-S触发器 (Set-Reset)
3,J-K触发器
4,T触发器 (Toggle)
重点掌握：边沿触发方式的 D触发器
3.4.1,触发器
3.4.2,触发器的工作原理
1.与非门构成的,直接置位 -复位型 R-S触发器,
或称,R-S基本触发器,
Q
RS
Q
_
Q
RS=10;置” 0”; 复位 (Reset)
RS=01;置” 1”; 置位 (Set)
_
Q QR S
1 0 0 1
0 1 1 0
_
1 1 Q0 Q0
0 0 1* 1 *
实质上,与非门构成的触发器的状态变化是由在输入端引入,0”引起的！
S R
R-S基本触发器
电路结构,由门电路组成的，它与组合逻辑电路的根本区别在于，
电路中有反馈线，即门电路的输入、输出端交叉耦合。
用两个与非门构成的基本 RS触发器，它有两个互补输出端 Q和 Q，
一般用 Q端的逻辑值来表示触发器的状态。 Q=1,Q =0时，称触发器处于 1状态 (置位状态 ) ； Q=0,Q=1时，称触发器处于 0状态
(复位状态 ) 。 R,S为触发器的两个输入端 (或称激励端 )。
动作特点：输入信号直接加在输出门上，在输入信号全部作用时间内，都能直接改变输出端的状态，故又称基本 RS触发器为直接复位、置位触发器。
RS
Q
_
Q
R-S基本触发器
① 当 R=1,S=1时，
若原状态,Q=1,Q=0，输出 Q=1,Q=0保持原状态；
若原状态,Q=0,Q=1，输出 Q=0,Q=1保持原状态；
结论：
当 R=1,S=1时，触发器状态不变，称触发器处于保持 (记忆 )状态
RS
Q
_
Q
R-S基本触发器
② 当 R=1,S=0时，
若原状态,Q=1,Q=0，输出 Q=0,Q=1；
若原状态,Q=0,Q=1，输出 Q=0,Q=1
保持原状态；
结论：
当 R=1,S=0时，触发器状态 Q=0,Q=1,
称触发器处于 处于置 0(复位状态 )
RS
Q
_
Q
R-S基本触发器
③ 当 R=0,S=1时，
若原状态,Q=1,Q=0，输出 Q=1,Q=0；
若原状态,Q=0,Q=1，输出 Q=1,Q=0
保持原状态；
结论：
当 R=0,S=1时，触发器状态 Q=1,Q=0,
称触发器处于 处于置 1(置位状态 )
RS
Q
_
Q
R-S基本触发器
④ 当 R=0,S=0时，
两个与非门输出均为 1(高电平 )，此时破坏了触发器的互补输出关系，而且当 R,S
同时从 0变化为 1时，由于门的延迟时间不一致，使触发器的状态不确定。
因此规定输入信号 R,S不能同时为 0，它们应遵循 R+S=1的约束条件
RS
Q
_
Q
2.触发器的特点
有两个稳定的互补输出 Q,Q。 Q的状态代表触发器的状态。
当 Input 来到时，触发器接收数据；
当 Input 撤除时，触发器保持状态（记忆功能）。
交叉耦合使得触发器可以保持状态
有稳定的状态，能够接收外来数据改变状态，能保持状态。
3.触发器状态的定义
Q=0
_ 触发器处于” 0”态,记忆” 0”
Q=1Q=1
_ 触发器处于” 1”态,记忆” 1”
Q=0触发器有两个稳定的状态，可以存储 1位二进制数，
因此叫“双稳态” (Bi-stable)触发器。
既然有“双稳态”，有没有“单稳态” (Mono-stable)？
4.R-S基本触发器时序图时序图 (Timing Diagram) (没考虑延迟）
R
S
Q
Q
R＝ 0,SET; RS＝ 00,QQ＝ 11; RS由 00 11,下一状态不定
RS＝ 11,Q保持状态 ; S=0,Reset
t0 t1 t2 t3 t4 t5 t6 t7
初始状态
Q＝ 0
4.R-S基本触发器时序图
时序图 (Timing Diagram) (没考虑延迟）
R
S
Q
Q
RS＝ 00,QQ＝ 11; RS由 00 11,下一状态不定问题,Q和 Q有同时为,1”的情况！
当 RS由,00”变为,11”时，触发器下一个状态不确定！
由于上述两个原因，这种触发器不能直接使用！
R=0,S=0导致状态非法，且不能同时撤除，否则会导致状态不定（由延时决定，
先接收 1的门的输出端决定另一个互补输出端）
5.直接置位－复位型 R-S触发器的不足
由与非门组成的 R-S基本触发器可以实现记忆 1位二进制数的功能。但是由于当 R-S端同时为,00”
时，触发器状态为,11”,Q和 状态不是互补的；
而且当 R-S同时从,00”变化到,11”时，触发器的下一个状态不能确定，因此这样的触发器不能直接使用。
由,或非门,和,与或非门,组成的 R-S基本触发器同样存在这一问题。
因此，要对触发器的输入加以控制。
这类 R-S触发器只是为了说明触发器的原理，实际应用的触发器是电位型或脉冲型触发。
Q
6,基本 RS触发器小结
§ 3.4.3,电位触发器 (Latch)
电位触发器问题的提出：对 RS增加控制 E (Enable)
1.R-S型电位触发器
RS
Q
E
1 11
0 11 01
1 00 11
0 01
X X0
Q R SE Q
0Q 0Q
0Q 0Q
*1 *1
S E R
Q Q
Q
表示原始状态0Q
功 能 表
RS
Q
E
1 11
0 11 01
1 00 11
0 01
X X0
Q R SE Q
0Q 0Q
0Q 0Q
*1 *1
RS
Q
_
Q QR S
1 0 0 1
0 1 1 0_
1 1 Q0 Q0
0 0 1* 1 *
2.两种 R-S触发器的比较
Q
Q
R在 Q一侧,R＝ 0时 Q＝ 1 S在 Q一侧,S＝ 1时 Q＝ 1
3.R-S电位型与直接置位 -复位型触发器比较
R-S电位型触发器增加了控制端 E
S=1,触发器置位 ;R=1,触发器复位,R-S的意义更直观。
E=0时，保持触发器稳定状态不被破坏。
但是，在 E=1且 R-S=“11”时,同样存在不定状态。
4.如何为 R-S触发器消除不定状态？
_
Q
R-S电位型触发器的输入由 R,S双端输入改为单端输入，就不会出现不定状态。
D
Q
E
RS
Q
_
Q
E
电位型 D触发器电位型 R-S触发器输入数据 D经过门 T变为互补信号加至门 3,4，这样克服了锁存器输出不足 。
与或非门组成的电位型触发器
++
Q
D E
Q
E=0,D被封锁，“保持”
E=1,Ｄ以互补形式进入
“存入”
1 D D D
E D Q Q
0 X Q0 Q0
利用与或非门的性质,E=1
时，与或非门的输入至少有一个为 1，实现交叉耦合的断开。
电位触发器的特点
电位触发：在控制电位 E的控制下接收数据。
E＝ 0，不接收外部输入。由于交叉耦合的作用，
保持原有状态。
E＝ 1,D以互补的形式进入,Q=D,Q= D，排除了
RS＝ 00或 11的情况，也就排除了Ｑ =Ｑ 的情况，
不会出现不定状态。
由于电位触发器的功能就是保存 1位二进制数据，
因此叫锁存器（ Latch）。
电位触发器的时序图
E
D
Q
尖峰被屏蔽当 E＝ 1时,Q＝ D,Q接收 D的输入。当 E＝ 0时,Q保持状态。
因此,E＝ 1“电位”一到，触发器就接收数据，叫“电位触发器”，“锁存器” (Latch)。
E=1期间,若输入信号 多次发生变化,则触发器状态将 多次翻转,从而降低了电路的抗干扰能力。作为计数使用时，将发生 空翻 。
E
D
Q
基本 RS触发器和同步 RS触发器的不足,① 输入有 约束条件,② 存在 空翻现象 。
7.电位触发器 (锁存器 )的应用
暂存器 (Latches for temporary data storage)
数据的临时缓存
D
EN
Q 1
1
D
EN
Q 0
0
D
EN
Q 1
1
D
EN
Q 1
1
8.不同形式的电位触发器 (1)
Q
ED
E=0,D封锁，交叉耦合存在,保持状态
E=1,Q=D,接收数据这也是电位型触发器?
E D Q
0 x Q0
1 D D
功 能 表
1
2 4
6
9.不同形式的电位触发器 (2)
Q
E
Q
ED
当 D＝ Q＝ 1时，
电路简化后会引起尖峰。
Q
ED
改变画法，就可以看出来有交叉耦合存在。
10.不同形式的电位触发器 (4)
Q
ED
1
4
6
2
E
门 6
门 4
门 2
Q(门 1)
Q尖峰出现的情况,Q=D=1,E负跳变时，门 2和门 4的输出在门 1的输入相与，使 Q产生尖峰。
不同形式的电位触发器 (5)
改进：
把出现尖峰信号的条件
D＝ Q＝ 1，作为条件引人电路中，使得 Q不会出现尖峰，达到了设计的目的。因为当 D＝ Q
＝ 1时，与或非门输出
＝ 0，强制 Q＝ 1，抑止了 Q产生尖峰。
Q
ED
+
1
2
3 5
4
6
改进型，平衡门延迟避免了尖峰
3.4.4边沿触发型 D触发器
1.电位 D型触发器比直接置位、复位型触发器好用了，去除了不定状态的问题。但在 E＝ 1的时间内，仍然会变化多次。理想的情况：希望触发器有统一的时钟脉冲
CP（ Clock Pulse）的控制，触发器只接收时钟脉冲 CP
跳变 到来时刻的输入。这种是边沿触发的触发器。
Q Q
D CP
CP
D
Q
特点,1,CP正跳变时，才接受输入数据。
2,CP＝ 1及 CP＝ 0期间，输入数据变化不会影响触发器状态 。
2.边沿触发器与电位触发器的波形图对比
E/CP
D
Q (电位 D)
Q (正沿 D)
注意：触发方式不一样，功能完全不一样！输出完全不一样！
3.边沿触发型触发器工作原理正沿 D触发器内部结构：
CP D Q
D D
Q
D
功 能 表
Q Q
D CP
逻 辑 框 图
5
21
43
6
CP
D
CP＝ 0期间,门 3门 4输出均为 1，
输入数据 D和 D可以进入 门 1门 2；
在 CP ↑时引入 门 3门 4，进入由门
5门 6构成的主触发器。
6个门，可以看成三层结构。
门 2门 4,门 1门 3,门 5门 6组成 3个基本触发器。门 5门 6
是主触发器,CP＝ 0期间 D
的变化不会影响它。
43
CP
Q
Q
D
I
IIIII
5
1
6
2
5
21
43
6
CP
D
若 CP↑时,D=1,门 4＝ 0,Q=1，触发器记录 1。
门 2门 4构成的触发器 Ⅱ 记忆,0”态,维持门 4输出为 0; 门
4输出和门 3相连,阻塞输入 D的变化对门 3影响,维持门
3输出为 1。此时即使 D变化，也会保持维持门 3输出为 1。因此，黄线称,维持 1、阻塞 0”线。
D触发器工作原理为什么 D触发器只接收 CP
前沿的变化？为什么在 CP
＝ 1期间，即使 D变化，也不会影响输出？
43
CP
D
I
IIIII
“0”
5
1
6
2
“1”
写入,1”
若 CP↑时,D=0,门 3＝ 0,Q=1; 触发器状态 Q＝ 0。
门 1门 3构成的触发器 III记忆,0”态,维持门 3输出为 0;
门 1门 4输出和门 2相连,使门 2输出 0，维持门 4输出为 1,此时即使 D变化，也会保持维持门 4输出为 1.因此，黄线称,维持 0、阻塞 1”线。
D触发器工作原理
43
CP
D
I
IIIII
“0”
5
1
6
2
“1”
为什么 D触发器只接收 CP
前沿的变化？为什么在 CP
＝ 1期间，即使 D变化，也不会影响输出？
写入,0”
5.D触发器的异步置 0,置 1功能
43
CP
D
DR
I
II III
CP=1期间,=0,使 Q=0;
同时要改变触发器 II,III
使门 3输出 0，门 4输出 1。
即使 =0撤除,Q=0也可以保持不变 。
也是同样考虑,要接入门 2.
DR
DR
CP＝ 0期间,=0或 =0
都可以作用到基本触发器 I,
直接改变 QQ输出 。它们 撤销后也能维持状态。
1
5 6
2
DS
DR
DR DS
DS
DS
可直接置 0，置 1，
称异步置位、复位
D触发器的异步置 0,置 1功能
不论 CP=0期间还是 CP=1期间，只要有,就有
当 撤除后,Q=0将一直保持到下一个
CP正跳变来到接收新数据为止。
0?DR 1,0 QQ
0?DR
Q
D CP
DSDR
Q CP
D
Q
DR
D 触 发 器 功 能 表
CP D Q
0 1 x x 0 1
1 0 x x 1 0
1 1 D D
DSDR
D
Q
DS
DR
CP
D
Q
Q
Q
D CP
逻 辑 框 图
DR DS
Q
6.几种常用 D 触发器集成电路器件型号 Flip-Flop Type Output Features
74 Dual D Q Pre-set,Clear
174 Hex D Q Clear
171/?175 Quad D Q Clear
273 Octal D Q Clear
374/?377 Octal D Q Output enable
378 Hex D Q Output enable
379 Quad D Q Output enable
Q
Q
Q
Q
SD RD
CP D
Q Q S
D RD
CP D
Q
74(14 pin)
独立的双 D FF
CP D DR CP D DR CP D DR CP D DR CP D DR CP D DR
clear
CP
1Q 2Q 3Q 4Q 5Q 6Q
6D5D4D3D2D1D
174(16 pin)
6D FF
7.D触发器和锁存器的比较 (1)
例,4位锁存器和 D触发器同时接收加法器的结果，
但是两种触发器的输出不同。
D0 Q0
D1 Q1
D2 Q2
D3 E Q3
F0
F1
F2
E F3
A0-3
B0-3 D0 Q0
D1 Q1
D2 Q2
D3 CP Q3
CP
adder
4 Latch
4 Delay-FF
Ai
Bi
CP
Fi
Qi(锁存器 )
Qi(D-FF)
锁存器是即时可得,D触发器要延迟一拍才接收到结果。
因此 D触发器指得是 Delay (延迟 )，而不是 Data。
8.D触发器和锁存器的比较 (2)
9.D触发器和锁存器的比较 (3)
对于锁存器,E=1来到时,D可以不确定；
但 E=1快结束时,D必须确定
E
D
Q
不确定 可用
10.D触发器和锁存器的比较 (4)
对于 D触发器：时钟 CP正跳变到来的时候,D
必须确定。
CP
D
Q
D可不确定 D可以变化
D不能变化
11.D触发器和锁存器的比较 (5)
两者使用中都应合理安排好 E/CP与 D的配合关系,可以躲开 D端干扰。
D触发器的数据一定要比 CP先来，但可以先撤，不会影响触发器状态！
电位触发器的数据可以比 E晚来，但不能早撤，否则就要影响触发器状态！
D触发器和锁存器的比较 (6)
D0 Q0
D1 Q1
D2 Q2
D3 E Q3
D0 Q0
D1 Q1
D2 Q2
D3 CP Q3
A Y0
B Y1
Y2
Y3
CP
例：译码器输出到锁存器和 D触发器。如果 译码器输出以后要存储到 D-FF和 Latch，看如何设置 CP和
E的时间关系，才能将译码器结果稳定地存入。
4 Latch
4 Delay-FF
2:4 Decoder
E
通过设计 E/CP与输入信号的配合关系，可以消除 A,B改变时译码器尖峰的影响。
13.D触发器和锁存器的比较 (7)
A
B
E/CP
CP或 E的正脉冲躲开 AB变化的区间，使
Q的状态稳定,
14.D触发器和锁存器的比较 (8)
D触发器可以用作计数器、寄存器等锁存器只能当作寄存器
D CP
D E
锁存器做计数器要严格控制 E＝ 1的宽度，否则就会一个脉冲计数多次。
Q
E DQ
Q
CP DQ
E
锁存器计数存在空翻现象，计数脉冲如果宽了，会计数多次
D触发器计数无空翻问题，
一个计数脉冲只反转一次。
Q
CP
Q
15.D触发器应用：移位寄存器
D Q
CP
D Q
CP
D Q
CP
…
…CP
Input
用 D触发器作移位寄存器,CP没有到来之前数据已经等在 D端门口，保证每来一个时钟脉冲移位一次。
只要 E=1就会移位，可能会有一个 E电位移位多次的情况！
D Q
E
D Q
E
D Q
E
…
…CP
Input
3.4.5 主 -从触发器直接置位 -复位的 R-S触发器 --> 电位触发器 --> 边沿触发的 D触发器,已经找到了最好用的,为什么还要主从触发器?
主 -从触发器的最主要特点,用于设计计数器时,附加电路少,简单 !
什么是主 -从触发器?主触发器和从触发器是两个独立的触发器,
两种主 -从触发器,R-S主从触发器和 J-K主从触发器,
一、主从 RS触发器
1.电路结构：由两个相同的同步 RS触发器组成,cp相位相反。
CP
&
&
&
&
&
& &
&
G3
G1
G7
G5 G9
G4
G2
G8
G6
SR
Q/Q/
1
主触发器从触发器
§ 3 主从触发器
CP
CP
R2 S2C
F从Q Q
R1 S1C
F主Q Q
SR
'Q 'Q
一、主从 RS触发器
&
&
&
&
&
& &
&
G3
G1
G7
G5 G9
G4
G2
G8
G6
SR
Q/Q/
1
主触发器从触发器
_
R S CP Q Q
1 0 0 1
0 1 1 0
0 0 Q0
1 1 1 10Q
Store
Hold
不允许由两个 R-S电位触发器组成。
CP正脉冲期间主触发器接受 R-
S的输入,从触发器关闭 ;CP负脉冲期间主触发器状态打入从触发器,利用 CP脉冲的两个相位隔离了主从触发器的状态，
从而保证稳定的接收和输出。
7,8门打开，可以翻转，由 R,S决定。
如 R=0,S=1→ Q'=1 ；
2.工作原理
（ 1） cp
&
&
&
&
&
& &
&
G3
G1
G7
G5
G9
G4
G2
G8
G6
SR
Q/Q/
1
CP
CP
Q Q
设原态 Qn=0
3,4门被封锁,维持原状态不变，
Q=0。
称上升沿存贮准备阶段 。
从,cp=0
01
10
10
主,cp=1，
1
0
R S Q(n+1) 功能说明
0 0
0 1
1 0
1 1
Q
1
0
d
不变置 1
置 0
不定
7,8门被封锁，隔断主触发器与
R,S的联系。使 Q'=1维持不变；
(Q'=1)
3,4门打开，可以翻转，决定于
R(/Q’),S(Q’)，则 Qn+1= Q'=1，
称下降沿触发翻转阶段。
从,cp=1
（ 2） cp
&
&
&
&
&
& &
&
G3
G1
G7
G5
G9
G4
G2
G8
G6
SR
Q/Q/
1
CP
CP
Q Q
01
10
10
10
主,cp=0
(3)cp=0期间,
0
1
① 主触发器与 R,S无联系，即 R,S变化不能使 Q’ 变化。
② 从触发器翻转成主触发器的状态，即 Qn+1= Q’。 Q’不变,Qn+1 = Q’
后亦不再变，故一个脉冲，只能翻转 一次,无空翻现象 。
（ 1）主从结构 RS触发器，完成 RS触发功能，与同步 RS触发器一样仍有约束 R*S=0。
说明,
DD SR,
（ 2）主从 RS触发器为脉冲触发。 准备； 翻转。
（ 3） 集成触发器多有异步输入端 （ 74LS71）。
功能更完善，且 R=S=1时，触发器状态也确定的一种触发器。
二、主从 JK触发器
1、结构特点
SR
&
&
&
&
&
& &
&
G3
G1
G7
G5
Q
G9
G4
G2
G8
G6
Q
CP
SR
Q/Q/
1
R＝ K Q
R→ K,S → J
S＝ J Q
将从触发器的 Q,Q 端作为一对附加控制信号，接回到输入端。功能上已与 RS触发器不同，故用 J,K表示信号输入端，称主从 J,K触发器。
K J
二、主从 JK触发器
SR
&
&
&
&
&
& &
&
G3
G1
G7
G5
Q
G9
G4
G2
G8
G6
Q
CP
SR
Q/Q/
1
K J在 CP正脉冲期间,主触发器接收是 JQ,KQ；
CP负脉冲期间,主触发器状态打入从触发器。
将 Q和 Q反馈接到输入。
_
J K CP Q Q
0 0 Q0
0 1 0 1
1 0 1 0
1 1 Q0
0Q
0Q
Hold
Store
计 数
2、工作原理
K S JR
&
&
&
&
&
& &
&
G3
G1
G7
G5
Q
G9
G4
G2
G8
G6
Q
CP
Q/Q/
1
R＝ K Q S＝ J Q R S Q(n+1) 功能说明
0 0
0 1
1 0
1 1
Q
1
0
d
不变置 1
置 0
不定J=K=0时，相当 R=0,S=0，维持原态不变
J=0,K=1时，相当 R=Q,S=0，
Qn=0时,RS=00→Q n＋ 1＝ 0
Qn=1时,RS=10→Q n＋ 1→0 置 0
J=1,K=0时，相当 R=0,S=Q，
Qn=0时,RS=01→Q n＋ 1→1
Qn=1时,RS=00→Q n＋ 1＝ 1 置 1
J=1,K=1时，相当 R=Q,S=Q，
Qn=0时,RS=01→Q n＋ 1→1
Qn=1时,RS=10→Q n＋ 1→0
此时,Q状态在 cp作用下，交替翻转，称为计数翻转,Qn＋ 1=Qn 。
真值表,
J K Qn+1
0 0 Qn
0 1 0
1 0 1
1 1 Qn
JK=00时,维持原态不变,Qn＋ 1 = Qn
JK=01时,置 0 Qn＋ 1 =0
JK=10时,置 1 Qn＋ 1 =1
JK=11时,计数翻转 Qn＋ 1 = Qn
SR
&
&
&
&
&
& &
&
G3
G1
G7
G5
Q
G9
G4
G2
G8
G6
Q
CP
SR
Q/Q/
1
K J
主从 J-K触发器的动作特点两步动作,CP=1,主触发器接收输入,从触发器状态不变 ;CP下降沿到来时,从触发器接收主触发器状态,Q和 Q的变化发生在 CP下降沿,因此触发器功能表是按照 CP下降沿时 J-K的取值来确定的,
由于主触发器是一个电位触发器,所以在 CP=1期间的输入变化都会影响主触发器状态,
问题：在 CP=1期间,J,K不允许变化 !如果 J、
K在 CP＝ 1期间变化的话，触发器的状态就不满足功能表。
JK触发器抗干扰能力差。
cp
J
K
Q主
Q＝ Q从时序图 翻转 置 0 保持 置 1 置 0
故当 cp为 时,Q翻成 Q＝ Q’＝ 1的错误状态。
(1)cp=1期间 J,K不能变化，否则可能产生误动作。只有 两种情况会产生错误：
4、一次变化
Q=0时,J,0 →1
Q=1时,K,0 →1
G9
K J
&
&
&
&
&
& &
&
G3
G1
G7
G5
Q
G4
G2
G8
G6
Q
CP
Q/Q/
1
10
0(2)一次变化 (错翻一次,不再恢复 )：
分析,因为 Q,Q引回 7,8门输入端，必然封锁一个门，设 Q=0,封锁 7门 。
1
t1时刻，如 J:0→ 1,不管 K如何,会使 Q’=1。
＝ 1
0
0 1
1
1
t2时刻，如 J:1→ 0,Q’ 维持为 1,不再变化。
自行分析,Cp＝ 1期间,如 Q＝ 1,而 K由 0→ 1时的过程 。
此时,Q’ 会变化吗
？
t0时刻,J=K=0,设计应使 Q和 Q’ 保持不变 。只会发生 1次变化
CP
J
K
Q/
Q
t1 t2t0
说明
。、异步输入端 S DDR)1(
无论 cp状态如何,
直接作用端，～置端、～清 10 S DDR
电平有效。
高、④有的触发器为触发输入为止。
直到有新的状态不变，
撤除后，维持、③
。不能同时为、②
，置
、置无论何时，注：①
0
1 0
0 0
DD
DD
DD
D
D
SR
SR
SR
S
R
G9
K J
&
&
&
&
&
& &
&
G3
G1
G7
G5
Q
G4
G2
G8
G6
Q
CP
Q/Q/
1
DS
DR
说明（续）,
G9
K J
&
&
&
&
&
& &
&
G3
G1
G7
G5
Q
G4
G2
G8
G6
Q
CP
Q/Q/
1
DSDR 。、异步输入端 S DDR)1(
1
0 1
1
0
0
1 1
0
1
1
14
1
Q
0Q S
G0G6
1G8
1G5
0
＝
＝＝
＝＝
＝
＝
＝如
D
D ＝QR
。触发器清＝ 0,0 1＝QQ
异步置 1,自行分析。
作用原理：
说明（续）,
(2) 有些集成电路产品中，输入端有多个，如 J1,J2,J3
和 K1,K2,K3等，则 J=J1*J2*J3,K= K1*K2*K3 。
符号：
低电平有效下降沿翻转时钟输入端Q
J cp K
1J C1 1K
Q
DR DS
Q
cp
1J C1 1K
Q
DR DS
K1K2K3J1J2J3
& &
(2)主触发器本身仍是一个同步 RS触发器，故在 cp=1期间输入信号对主触发器起控制作用。
5、动作特点
(1)触发器翻转为两步动作，
cp=1期间主触发器接收输入信号，被置成相应状态，
从触发器维持不变；
在 cp 时刻，触发器翻转成主触发器状态。
主从 JK触发器已克服了空翻和输入的约束条件，
但仍存在一次翻转的缺陷。
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