第五章同步时序电路的分析
时序电路 (sequential circuit)：电路某一时刻的稳定输出不仅取决于当前输入 (present input )，还取决于 过去输入
(past input)。触发器作为 记忆元件保存了过去的输入。
现态与次态：过去的输入用触发器的内部状态来表示，称为现态 (present state);当前输入之后转变后的状态称谓次态
(next state)。时序电路在外部激励下改变状态，因此,时序电路就是有限状态自动机。
在描述触发器功能时，我们用了 Q0表示现态,Q表示次态。
下面我们会用更一般的描述,Qn表示现态,Qn＋ 1表示次态同步时序与异步时序
同步 (synchronous)时序电路,
– 系统中使用统一的时钟 (clock)，指挥各部件操作
– 只有约定时钟到来，触发器才能改变状态
– 一个脉冲只能改变一次状态
异步 (asynchronous)时序电路,
– 系统中没有统一的时钟 (unclocked,free
running )
– 电路状态的改变是由输入信号引起的时序电路的结构框图组合逻辑电路记忆电路
…
……
…
……
X1
Xn Zm
Z1
内部输出内部输入例,1位串行加法器
FA
Ci
Fi
Yi
Xi
cp
CiCi-1
同步时序电路的结构框图输入逻辑
(f)
存储元件
M
输出逻辑
(g)
输出 (O)(S)
CLK
激励变量 (E)输入 (I)
状态变量输入逻辑
(f)
存储元件
M
输出逻辑
(g)
输出 (O)
(S)CLK
激励变量 (E)
状态变量输入 (I)
输出只与状态有关：,Moore自动机”
输出与输入和状态都有关：,Mealy自动机”
1.同步时序电路结构：同步计数器
Q
CP DQ
Q
CP DQ
Q
CP DQ
Q
CP DQ
Q
CP DQ
Q
CP DQ
CP
CP
Q0Q1Q2
Q2 Q1 Q0
D2＝ Q1,D1＝ Q0,D0＝ Q2，
D2＝ Q1,D1＝ Q0,D0＝ Q2,(逻辑功能？ )
（逻辑功能？）
电路特点：
统一时钟 ;
计数延迟与位数无关。
Q
CP DQ
Q
CP DQ
Q
CP DQ
Q2Q0 Q1
电路特点：没有统一时钟；
计数延迟与位数成正比
CP
2.异步时序电路举例：异步计数器
CP
Q
J CP K
Q
“1”
Q0
Q
J CP K
Q
“1”
Q1
Q
J CP K
Q
“1”
Q2
5.2 同步时序电路的分析工具：
状态表、状态图、状态方程与激励表
功能表：描述电路输入输出关系
时序电路涉及触发器及电路的状态变化,必须引入状态表 (State Table)、状态图 (State Diagram)
等分析工具
现态 Qn,时钟到来之前电路的状态
次态 Qn+1：时钟到来之后电路的状态
状态表与 状态图,反映输入与状态转换的关系
状态方程：状态转换的表达式
激励表：从现态转变到次态，对输入数据的要求
1.D触发器的状态表、激励表、状态图与状态方程
D Qn Qn+1
0 0
0 1
1 0
1 1
0
0
1
1
D触发器功能表
D D
Q CP D Q
D
状态方程：
Qn+1＝ D
状态图(简化功能表 )
状态表
10
10
0 1Qn
0
1
D
Qn+1
D
Qn Qn+1 D
0 0
0 1
1 0
1 1
0
1
0
1
激励表
2.J-K触发器状态表、激励表、状态图与状态方程功能表
J K Qn Qn+1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
1
0
0
1
1
1
0
Hold
Store 0
Store 1
Count
J 状态表
KQ
n
1
0
00 1101 10
00 1 1
01 0 1
Qn+1
状态图 JK
状态方程
Qn+1 =J Qn +K Qn
J-K触发器状态表、激励表、状态图与状态方程
x
x
1
0
0 0 0
0 1 1
1 0 x
1 1 x
KQn Qn+1 J
J-K触发器激励表功能表
J K Qn Qn+1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
1
0
0
1
1
1
0
Hold
Store 0
Store 1
Count
T触发器 (Toggle)
_
CP Q Q
0Q0Q
功能表
CP
D CP
QQ
T触发器是一类特殊的触发器，它的功能就是每一个脉冲改变一次状态。
用 D和 J-K触发器可以很容易的实现 T触发器功能。
QQ
J CP K
“1” CP
3.T触发器的状态表、激励表、状态图与状态方程
T Qn Qn+1
0 0
0 1
1 0
1 1
0
1
1
0
T触发器状态表 激励表
Qn Qn+1 T
0 0
0 1
1 0
1 1
0
1
1
0
状态表
01
10
0 1
0
1
T
Qn+1
Qn
状态方程：
Qn+1 ＝ T ⊕ Qn
T
5.3 同步时序电路的分析举例
根据电路图列出电路输出函数，触发器激励函数 (控制函数 )
根据电路输入和触发器激励函数求状态表
画状态图，时序图
分析电路外特性和功能例题 1：时序电路分析 -电路图和状态图
000 001
110 111
011
100
如果初始状态,,000”
D2＝ Q1
D1＝ Q0
D0＝ Q2
Q
CP DQ
Q
CP DQ
Q
CP DQ
CP
Q0Q1Q2
010 101
如果初始状态,
“010”或 101
结论,有两个独立的工作循环例题 1：时序电路分析 -状态表
Q2n Q1n Q0n Q2n+1 Q1n+1 Q0n+1
0 0 0 0 0 1
0 0 1 0 1 1
0 1 1 1 1 1
1 1 1 1 1 0
1 1 0 1 0 0
1
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
D2＝ Q1
D1＝ Q0
D0＝ Q2
Q
CP DQ
Q
CP DQ
Q
CP DQ
CP
Q0Q1Q2
例题 1：时序电路分析 -时序图
000 001 011 111 110 100 000
电路功能,3位格雷码计数器
CP
Q0
Q1
Q2
例题 2,时序电路分析 -电路图和表达式
Q
CP D
Q Q
CP D
Q Q
CP D
Q
CP
Q2 Q1 Q0
12
01
2100
QD
QD
QQQD
在前面电路的基础上多了两个门,分析电路功能,
例题 2：时序电路分析 -状态表
nnn
n
n
QQQD
QD
QD
2100
01
12
Q2n Q1n Q0n Q2n+1 Q1n+1 Q0n+1D2 D1 D0
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0 1
0 1 1
1 0 0
1 1 1
0 0 0
0 1 0
1 0 0
1 1 0
0 0 1
0 1 1
1 0 0
1 1 1
0 0 0
0 1 0
1 0 0
1 1 0
例题 2：时序电路分析 -状态图
000 001
101 110 111
010 011
100
Q2Q1Q0
000 001
110 111
011
100101 010
整理后的状态图电路功能,可以自启动的格雷码计数器,
如何设计自启动的逻辑电路?后面会介绍,
例题 3:时序电路分析 -J-K组成的电路图
J Q
CP
_
K Q
⊕
⊕
CP
ZA
B
BAK
ABJ
QBAZ n
首先写出触发器激励函数和输出函数,
FA
Ci
Zi
Bi
Ai
cp
CiCi-1
是否类似下图的 1位串行加法器?
例题 3：时序电路分析 -状态表输入 触发器输入 现态 输出 次态
A B J K Qn Z Qn+1
0 00 1
1 01 1
0 00 1
1 01 1
0 10 0
0 01 0
0 10 0
0 01 0
00
00
11
11
01
10
10
01
00
01
01
11
功能,A,B,Qn中奇数个” 1”,Z=1; Z是全加和,
A,B,Qn中两个及两个以上” 1”,Qn+1=1;Q存储进位,
所以,电路是 1位串行全加器,
加数、被加数依次串行输入相加。
Qn保存了当前进位,参加下一次运算。
BAK
ABJ
QBAZ n
FA
Ci
Zi
Bi
Ai
cp
CiCi-1
例题 3,用 D触发器实现上述功能
D Q
CP
⊕
⊕
CP
ZA
B
+
nn BQAQABD
( ) iini BCACABQC 11
D触发器实现的 1位串行加法器
nQBAZ
例题 4：时序电路分析
Q
CP D
CP?
Z
X
写出 D,Z表达式,
1
n
n
QXZ
QXD
CP
X Z
简化的电路图例题 4：时序电路分析 -表达式和状态表
1
n
n
QXZ
QXD
状态表
0 1
1 0
1 1
0 1
0 0 0
0 1 1
1 0 1
1 1 0
Qn+1 ZQn X D
例题 4：时序电路分析 -状态表和状态图状态表
X/Z
功能,X=0,保持
X=1,计数
Qn X D Qn+1 Z
0 0
0 1
1 0
1 1
0
1
1
0
0 1
1 0
1 1
0 1
状态图例题 4：时序电路分析 -时序图
作 X=010111100的时序图：
CP
0
1
0
1 1X
Q
Z
假定原态 Qn＝ 0
1
n
n
QXZ
QXD
2.同步时序电路的设计
设计：文字描述 状态图 逻辑图
同步时序电路的设计步骤：
– 形成原始状态图和状态表
– 状态化简与状态分配
– 求控制函数和输出函数
– 画逻辑图最困难的是第一步，只要有了原始状态图，后面的步骤是有规律的。
先以计数器为例，然后再推广到一般情况。
计数器
计数器的功能：记录外部事件的变化；同步计数器对 CP脉冲计数，一个脉冲变化一次状态
计数器的种类：
– 同步计数器，异步计数器
– 加法计数器 (加 1,加 2等 ),减法计数器 (减 1,减 2等 ),
可逆计数器等
– 二进制计数器 (模为 2n),十进制计数器,任意进制计数器等
– 环形计数器,扭环计数器等特殊电路结构的计数器
计数器是应用最多的一类标准器件同步二进制计数器二进制计数器是最常使用的一类计数器,
通常指按照二进制数的规律每次加 1的同步计数器,
例题 1：用 JK和 D触发实现 4位二进制计数器,
第一步,写状态表,16个状态都是必要的,不能化简,
第二步,直接从状态表上分析,可以得到 J-K触发器的激励函数,
J0＝ K0＝ 1；
J1＝ K1＝ Q0；
J2＝ K2＝ Q1Q0；
J3＝ K3＝ Q2Q1Q0
第三步：画逻辑图 (略）
N Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
J-K触发器实现 4位二进制计数器
J0＝ K0＝ 1；
J1＝ K1＝ Q0；
J2＝ K2＝ Q1Q0；
J3＝ K3＝ Q2Q1Q0
因为 JK触发器有计数、保持、
置 1、置 0四个功能，要从状态表上找规律，利用 JK的计数功能以简化设计。
D触发器实现 4位二进制计数器
N Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
D触发器的功能与 JK不同,D
没有计数功能，因此不能象 JK
一样去找状态变化的条件。
D的状态方程,Qn+1＝ D
应该寻找使 Qn+1置 1的逻辑条件。
可以用观察分析法和卡诺图法，
求得 D的表达式。
D触发器实现 4位二进制计数器
N Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
从计数器状态变化规律分析,
Q0置 1的条件是 Q0＝ 1；
Q1置 1的条件是,Q0 Q1＝ 10或 01
Q2置 1的条件是：
Q2＝ 1，且 Q1 Q0＝ 11
Q2＝ 0，且 Q1 Q0＝ 11
Q2 ＝ Q2 Q1 Q0 + Q2 Q1 Q0
＝ Q2 + (Q1 Q0)
Q3＝ Q3+ (Q2Q1 Q0)
1.直接观察分析求表达式
0001 0010 0100 0011
0101 0110 1000 0111
1101 1110 0000 1111
1001 1010 1100 1011
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
D触发器实现 4位二进制计数器
2.利用状态表，卡诺图化简求表达式
Q’3Q’2 Q’1Q’0 (D3D2 D1D0)
4位二进制计数器的状态转换表
N Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
Q’3 Q’2 Q’1 Q’0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
0 0 0 0
4位二进制计数器的状态转换表
Q3 Q2 Q1 Q0是现态
Q’3 Q’2 Q’1 Q’0是次态
0 1 0 1
0 1 0 1
0 1 0 1
0 1 0 1
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
00 QD?
01
10101
QQ
QQQQD
Q’1 (D1)
Q’0(D0)
将状态转换表分解，利用卡诺图化简求表达式,
0001 0010 0100 0011
0101 0110 1000 0111
1101 1110 0000 1111
1001 1010 1100 1011
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
Q’3Q’2 Q’1Q’0 (D3D2 D1D0)
0 0 0 0
0 0 1 0
1 1 0 1
1 1 1 1
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
0123
01230123
01230313233
QQQQ
QQQQQQQQ
QQQQQQQQQQD
Q’3 (D3)
将状态转换表分解，利用卡诺图化简求表达式,
0 0 1 0
1 1 0 1
1 1 0 1
0 0 1 0
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
)( 012
012012
21021202
QQQ
QQQQQQ
QQQQQQQD
Q’2 (D2)
0001 0010 0100 0011
0101 0110 1000 0111
1101 1110 0000 1111
1001 1010 1100 1011
Q1Q0
Q3Q200
01
11
10
00 01 11 10
Q’3Q’2 Q’1Q’0 (D3D2 D1D0)
D触发器实现 4位二进制计数器
Q
D CP
Q
D CP
Q
D CP
Q
D CP
CK
+ +
QQQQ
Q0 Q1 Q2 Q3
32103
2102
101
00
QQQQD
QQQD
QQD
QD
在卡诺图化简逻辑函数基础上进行了变形，得到上述公式。这是实际器件的结构 (p212)。公式变形原则：逻辑结构清晰，尽量公用部分；内部控制函数全部用 Q,Q用来驱动外部电路。
4位二进制计数器典型器件 74’161
清零 (同步 )x x x 0
Count1 1 1 1
Load
0 1 1 1 x
_
P T L RD CK
功能
x x 0 1?
Hold
x 0 1 1 x FF Hold,RC=0
功 能 表
74’161的功能表，
为扩展方便，
逻辑图 p212图 5
计数器波形图
CP
从波形上分析，若 CP脉冲的频率为 f0,则 Q3Q2Q1Q0的输出分别为 f0的 1/2,1/4,1/8和 1/16,这就是计数器的分频功能，也叫“分频器”。 Q0是二分频,Q1是四分频等。
Q0
Q1
Q2
Q3
N Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
J-K触发器实现 4位二进制计数器
J0＝ K0＝ 1；
J1＝ K1＝ Q0；
J2＝ K2＝ Q1Q0；
J3＝ K3＝ Q2Q1Q0
1.直接观察分析求表达式因为 JK触发器有计数、保持、
置 1、置 0四个功能，从状态表上找规律，利用 JK的计数功能以简化设计。
Q0计数的条件,每次都计数；
Q1计数的条件,Q0＝ 1；
Q2计数的条件,Q1 Q0 ＝ 1；
Q3计数的条件,Q2 Q1 Q0 ＝ 1 ；
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
Q’0
JK触发器实现 4位二进制计数器
0001 0010 0100 0011
0101 0110 1000 0111
1101 1110 0000 1111
1001 1010 1100 1011
Q1Q0
Q3Q200
01
11
10
00 01 11 10
Q’3Q’2 Q’1Q’0
x
x
1
0
0 0 0
0 1 1
1 0 x
1 1 x
KQn Qn+1 J
J-K触发器激励表2.利用 J-K激励表求表达式
1x x1 x1 1x
1x x1 x1 1x
1x x1 x1 1x
1x x1 x1 1x
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
J0 =K 0 =1置 0
置 1 解释
0 0 0 0
0 0 1 0
1 1 0 1
1 1 1 1
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
0123
01230123
01230313233
QQQQ
QQQQQQQQ
QQQQQQQQQQD
Q’3 (D3)
将状态转换表分解，利用卡诺图化简求表达式,
0 0 1 0
1 1 0 1
1 1 0 1
0 0 1 0
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
)( 012
012012
21021202
QQQ
QQQQQQ
QQQQQQQD
Q’2 (D2)
0001 0010 0100 0011
0101 0110 1000 0111
1101 1110 0000 1111
1001 1010 1100 1011
Q1Q0
Q3Q200
01
11
10
00 01 11 10
Q’3Q’2 Q’1Q’0 (D3D2 D1D0)
例 2：十进制计数器设计
N Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
0001 0010 0100 0011
0101 0110 1000 0111
x x x x
1001 0000 x x
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
Q’3Q’2 Q’1Q’0 (D3D2 D1D0)
十进制计数器的状态转换表
1 0 0 1
1 0 0 1
x x x x
1 0 x x
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
Q’0
用 J-K触发器实现,原始状态表分解,
1x x1 x1 1x
1x x1 x1 1x
x x x x
1x x1 x x
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
J0 =K 0 =1
x
x
1
0
0 0 0
0 1 1
1 0 x
1 1 x
KQn Qn+1 J
J-K触发器激励表 置 1
置 0
0001 0010 0100 0011
0101 0110 1000 0111
x x x x
1001 0000 x x
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
Q’3Q’2 Q’1Q’0 (D3D2 D1D0)
0 0 0 0
0 0 1 0
x x x x
1 0 x x
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
1
00
0311
0122
0120333
KJ
QQKJ
QQKJ
QQQQQKJQ’
3
用 J-K触发器实现,原始状态表分解,
0x 0x 0x 0x
0x 0x 1x 0x
x x x x
x0 x1 x x
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
J3K 3
x
x
1
0
0 0 0
0 1 1
1 0 x
1 1 x
KQn Qn+1 J
J-K触发器激励表
(J2K 2,J1K 1,J0K 0等略 )
保持 0
保持 1 置 0
置 1
例 3：可逆计数器设计
000 001 010 011
111 110 101 100
1/0 1/0 1/0
1/01/01/0
1/00/01/1 0/1
0/0 0/0 0/0
0/00/00/0
设计三位二进制可逆计数器,X＝ 1，正向计数，
计满 111时进位 Z＝ 1； X＝ 0，逆向计数，计满
000时借位 Z＝ 1。
计数器的自启动设计
Q
CP D
Q Q
CP D
Q Q
CP D
Q
CP
Q2 Q1 Q0
D2＝ Q1
D1＝ Q0
D0＝ Q2
000 001
110 111
011
100
010 101
3位格雷码计数器存在两个计数循环。
触发器清 0，可以计数格雷码序列。
Q
CP D
Q Q
CP D
Q Q
CP D
Q
CP
Q2 Q1 Q0
12
01
2100
QD
QD
QQQD
计数器的自启动设计修改设计后可以自动进入循环
000 100
011 111101
110
010 001
能够自行进入工作循环的 3位格雷码计数器计数器的自启动设计
000 100
011 111
101
110
010
001
如果按照这个状态图设计,电路结构会简单吗？
（ 3） 寄存器 (Register)
寄存器的作用
–在计算机中用于存储指令、数据、运算结果
–寄存器数量多少，曾是计算机结构的重要区别
–外存 (storage)、内存 (memory)、缓存
(cache)、寄存 (register)四类中，寄存器速度最快，但容量最小
寄存器的操作读 /写 /清零 (能控制读 /写的触发器、锁存器 )
_ Q
RD
D CP
_ Q
RD
D CP
_ Q
RD
D CP
_ Q
RD
D CP
CK_
RD
D3 D2 D1 D0
Q3 Q2 Q1 Q0
(1) 4D触发器构成的寄存器
（ CK和 RD加驱动器的目的是减少电路对外的负载）
0 X
1
0 0 0 0
D3 D2 D1 D0?
_
RD CK Q3 Q2 Q1 Q0
功 能 表
_ Q
RD
D CP
_ Q
RD
D CP
_ Q
RD
D CP
_ Q
RD
D CP
CK_
RD
D3 D2 D1 D0
Q3 Q2 Q1 Q0
+ + + +
_
E
(2)具有 Hold功能的 4D寄存器
RD E CK D
00 X X X
D1 0 D
Qn1 1 X
Qn+1
异步置零
Store
Hold
(3)有输入输出使能的 4位寄存器 00 X X X 0
D
1 1 X 0 Q0
1 0 D 0
_ _ __
RD E CK D OE
Q
X X X X 1 Z
Q
D CP
Q
+
_
E
D
Q __OE
也称“双向总线寄存器”
内部结构：
DR
DR
双向总线寄存器的应用
E
D0 Q0
D1 Q1
D2 Q2
D3 __ Q3
OE
E
Q0 D0
Q1 D1
Q2 D2
Q3 __ D3
OE
I/O Bus
___
Rec/Driver
输出总线输入总线
§ 4.3 移位寄存器 (Shift Register)
移位是计算机的最基本操作之一移位寄存器的功能：移位＋寄存移位寄存器的应用：串行 /并行转换，算术移位实现乘除操作，组成环形计数器等。
三种移位操作：逻辑移位，算术移位，循环移位。
算术移位可以改变数值的大小。
小数点不动，数字右移,”除,,数字左移,”乘,
1,2 3 4
1 2,3 4 0
1 0,1 1 0
0 1,0 1 1
十进制数左移,乘 10
二进制数右移,除 2
移位寄存器的种类及典型器件
(1)串入、串出，右移 (74’91)
(2)串入、并出，右移 (74’164)
(3)并入、串出，右移 (74’165,74’166)
(4)并入、并出，右移 (74’95,74’195,74’395)
(5)并入、并出，双向 (74’194)
在串行传输系统中，发送方要并行变串行，接收方要串行变并行移位寄存器的内部结构
(1)串入、串出 /并出的右移移位寄存器
D Q
CP
D Q
CP
D Q
CP
D Q
CP
Di
CP
串出并出串入
(2)双向移位寄存器 (74194)
置,0”0 X X X
Hold1 0 0 ↑
Shift Right
1 0 1 ↑
_
RD S0 S1 CK 功能
1 1 0 ↑
Shift Left
1 1 1 ↑ Load(Store)
移位寄存器的内部结构功 能 表 逻辑符号
Q0 Q1 Q2 Q3
S0
S1
CP DR D0 D1 D2 D3 DL
RD
双向移位寄存器的内部结构结构设计：寄存器＋数据选择器
+
S R Hold Store S L
Qi Di 右位 Q左位 Q
Qi
S0
S1
_ Q
RD
D CP
(3) 并入 /并出右移移位寄存器 (74195)
置,0”0 X X
Load1 0 ↑
Shift Right
_
RD S/L CK 功能
1 1 ↑
移位寄存器的内部结构功 能 表逻辑符号
Q0 Q1 Q2 Q3 Q3
J
K
CP S/L D0 D1 D2 D3
RD
0 1 Qn
1 0 Qn
_
J K Qn+1
0 0 0
1 1 1
(逻辑图,P199)
移位寄存器应用移位寄存器是特殊结构的计数器，首尾相连组成循环码计数器
S0 DR
S1
_
CK RD Q0 Q1 Q2 Q3
Q
CP DQ
Q
CP DQ
Q
CP DQ
CP
Q0Q1Q2
D2＝ Q1,D1＝ Q0,D0＝ Q2，
除法器6?
S0 DR
S1
_
CK RD Q0 Q1 Q2 Q3
右移产生序列 000111,000111
DR
Q0Q1Q2Q3
DR
Q0Q1Q2Q3
除法器10?
序列,0000011111,0000011111
移位寄存器应用利用循环码计数分频的原理，可以组成任意的分频除法器5?
Q0 Q1 Q2
0 0 0
1 0 0
1 1 0
1 1 1
0 1 1
0 0 1
11100,11100,...
S0 DR
S1 _
CK RD Q0 Q1 Q2
右移清零开始时清零，进入循环后跳过 000
2? 4? 6?
移位寄存器应用移位寄存器应用环形计数器实现顺序脉冲发生器 S0 DR
S1
_
CK RD Q0 Q1 Q2 Q3
Q
CP DQ
Q
CP DQ
Q
CP DQ
CP
Q0Q1Q2
D2＝ Q1,D1＝ Q0,D0＝ Q2，
CP
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11
顺序脉冲发生器 (节拍发生器 )
FI0
FI1
FI2
CP
FI3
FI4
FI5
(1)用 6个触发器移位产生 6个节拍,
取其中 3个为输出,
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11
关于节拍和时钟习题 5.30 从波形图入手
1 0 0 0 0 0
0 1 0 0 0 0
0 0 1 0 0 0
0 0 0 1 0 0
0 0 0 0 1 0
0 0 0 0 0 1
移位寄存器应用,序列信号发生器
移位寄存器型序列信号发生器
–例：能产生如下序列的信号发生器
Q0 Q1 Q2 Q3
0 0 0 0
1 0 0 0
1 1 0 0
1 1 1 0
1 1 1 1
0 1 1 1
0 0 1 1
0 0 0 1
这是用 4位移位寄存器构成的格雷码计数器,N位共有 2N个状态。
四个信号序列，是 8分频或,除 8”计数器
–Q0,0 1 1 1 1 0 0 0,0 1 1 1 1 0 0 0,...
–Q1,0 0 1 1 1 1 0 0,0 0 1 1 1 1 0 0,...
–Q2,0 0 0 1 1 1 1 0,0 0 0 1 1 1 1 0,...
–Q3,0 0 0 0 1 1 1 1,0 0 0 0 1 1 1 1,...
移位寄存器应用,序列信号发生器
CK
T’Q
0
Q1
Q2
Q3
T
信号序列由移位产生：
Q0 Q1 Q2 Q3
0 0 0 0
1 0 0 0
1 1 0 0
1 1 1 0
1 1 1 1
0 1 1 1
0 0 1 1
0 0 0 1 取反移位寄存器应用,序列信号发生器
S0 DR
S1
_
CK RD Q0 Q1 Q2 Q3
组合逻辑电路
“1”
“0”
移位寄存器型信号发生器
设计方法：
–确定与 DR相连的组合逻辑函数
–无堵塞：能自行进入工作循环
用途：
–通讯设备的同步系统中，需要产生一些顺序码，用于设备间的同步
–复杂的控制系统，需要有特定的信号序列移位寄存器应用,序列信号发生器例：设计产生信号序列 101000,101000...
–确定移位寄存器的位数 n
–使 2n≥m。
–信号序列 m=6,n>=3
–先取 n=3,状态中有 010
相同状态,两个 010的次态分别为 101和 001，
必须增加一位。
Q0 Q1 Q2
1 0 0
0 1 0
1 0 1
0 1 0
0 0 1
0 0 0
移位寄存器应用,序列信号发生器
做卡诺图：
0ΦΦ1
ΦΦΦΦ
ΦΦ00
1Φ0Φ
Q0 Q1 Q2 Q3
1 0 0 0
0 1 0 0
1 0 1 0
0 1 0 1
0 0 1 0
0 0 0 1
Q1
Q0 00 01 11 10Q3Q2
00
01
11
10
313131 QQQQQQD R
DR影响的是 Q0，因此只要确定 Q0的次态移位寄存器应用,序列信号发生器再取 n=4,无相同状态存在非工作循环：
Q3Q2Q1Q0
工作循环移位寄存器应用,序列信号发生器
S0 DR
S1 _
RD Q0Q1Q2Q3
右移
需要修改设计：
–在 DR端加逻辑电路，使之经过若干个 CK
之后能进入工作循环。
–取某个非工作循环状态，例如,0000
–令 0000?1000
–修改卡诺图移位寄存器应用,序列信号发生器
0ΦΦ1
ΦΦΦΦ
ΦΦ00
1Φ01
Q1
Q0 00 01 11 10Q3Q2
00
01
11
10
21031 QQQQQD R
0000状态后进入工作循环 1000，
Q0 Q1 Q2 Q3
1 0 0 0
0 1 0 0
1 0 1 0
0 1 0 1
0 0 1 0
0 0 0 1
0 0 0 0
移位寄存器应用,序列信号发生器
修改后的工作循环：
移位寄存器应用,序列信号发生器作业,5.14,5.30,5.34
时序电路 (sequential circuit)：电路某一时刻的稳定输出不仅取决于当前输入 (present input )，还取决于 过去输入
(past input)。触发器作为 记忆元件保存了过去的输入。
现态与次态：过去的输入用触发器的内部状态来表示，称为现态 (present state);当前输入之后转变后的状态称谓次态
(next state)。时序电路在外部激励下改变状态，因此,时序电路就是有限状态自动机。
在描述触发器功能时，我们用了 Q0表示现态,Q表示次态。
下面我们会用更一般的描述,Qn表示现态,Qn＋ 1表示次态同步时序与异步时序
同步 (synchronous)时序电路,
– 系统中使用统一的时钟 (clock)，指挥各部件操作
– 只有约定时钟到来，触发器才能改变状态
– 一个脉冲只能改变一次状态
异步 (asynchronous)时序电路,
– 系统中没有统一的时钟 (unclocked,free
running )
– 电路状态的改变是由输入信号引起的时序电路的结构框图组合逻辑电路记忆电路
…
……
…
……
X1
Xn Zm
Z1
内部输出内部输入例,1位串行加法器
FA
Ci
Fi
Yi
Xi
cp
CiCi-1
同步时序电路的结构框图输入逻辑
(f)
存储元件
M
输出逻辑
(g)
输出 (O)(S)
CLK
激励变量 (E)输入 (I)
状态变量输入逻辑
(f)
存储元件
M
输出逻辑
(g)
输出 (O)
(S)CLK
激励变量 (E)
状态变量输入 (I)
输出只与状态有关：,Moore自动机”
输出与输入和状态都有关：,Mealy自动机”
1.同步时序电路结构：同步计数器
Q
CP DQ
Q
CP DQ
Q
CP DQ
Q
CP DQ
Q
CP DQ
Q
CP DQ
CP
CP
Q0Q1Q2
Q2 Q1 Q0
D2＝ Q1,D1＝ Q0,D0＝ Q2，
D2＝ Q1,D1＝ Q0,D0＝ Q2,(逻辑功能？ )
（逻辑功能？）
电路特点：
统一时钟 ;
计数延迟与位数无关。
Q
CP DQ
Q
CP DQ
Q
CP DQ
Q2Q0 Q1
电路特点：没有统一时钟；
计数延迟与位数成正比
CP
2.异步时序电路举例：异步计数器
CP
Q
J CP K
Q
“1”
Q0
Q
J CP K
Q
“1”
Q1
Q
J CP K
Q
“1”
Q2
5.2 同步时序电路的分析工具：
状态表、状态图、状态方程与激励表
功能表：描述电路输入输出关系
时序电路涉及触发器及电路的状态变化,必须引入状态表 (State Table)、状态图 (State Diagram)
等分析工具
现态 Qn,时钟到来之前电路的状态
次态 Qn+1：时钟到来之后电路的状态
状态表与 状态图,反映输入与状态转换的关系
状态方程：状态转换的表达式
激励表：从现态转变到次态，对输入数据的要求
1.D触发器的状态表、激励表、状态图与状态方程
D Qn Qn+1
0 0
0 1
1 0
1 1
0
0
1
1
D触发器功能表
D D
Q CP D Q
D
状态方程：
Qn+1＝ D
状态图(简化功能表 )
状态表
10
10
0 1Qn
0
1
D
Qn+1
D
Qn Qn+1 D
0 0
0 1
1 0
1 1
0
1
0
1
激励表
2.J-K触发器状态表、激励表、状态图与状态方程功能表
J K Qn Qn+1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
1
0
0
1
1
1
0
Hold
Store 0
Store 1
Count
J 状态表
KQ
n
1
0
00 1101 10
00 1 1
01 0 1
Qn+1
状态图 JK
状态方程
Qn+1 =J Qn +K Qn
J-K触发器状态表、激励表、状态图与状态方程
x
x
1
0
0 0 0
0 1 1
1 0 x
1 1 x
KQn Qn+1 J
J-K触发器激励表功能表
J K Qn Qn+1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
1
0
0
1
1
1
0
Hold
Store 0
Store 1
Count
T触发器 (Toggle)
_
CP Q Q
0Q0Q
功能表
CP
D CP
T触发器是一类特殊的触发器，它的功能就是每一个脉冲改变一次状态。
用 D和 J-K触发器可以很容易的实现 T触发器功能。
J CP K
“1” CP
3.T触发器的状态表、激励表、状态图与状态方程
T Qn Qn+1
0 0
0 1
1 0
1 1
0
1
1
0
T触发器状态表 激励表
Qn Qn+1 T
0 0
0 1
1 0
1 1
0
1
1
0
状态表
01
10
0 1
0
1
T
Qn+1
Qn
状态方程：
Qn+1 ＝ T ⊕ Qn
T
5.3 同步时序电路的分析举例
根据电路图列出电路输出函数，触发器激励函数 (控制函数 )
根据电路输入和触发器激励函数求状态表
画状态图，时序图
分析电路外特性和功能例题 1：时序电路分析 -电路图和状态图
000 001
110 111
011
100
如果初始状态,,000”
D2＝ Q1
D1＝ Q0
D0＝ Q2
Q
CP DQ
Q
CP DQ
Q
CP DQ
CP
Q0Q1Q2
010 101
如果初始状态,
“010”或 101
结论,有两个独立的工作循环例题 1：时序电路分析 -状态表
Q2n Q1n Q0n Q2n+1 Q1n+1 Q0n+1
0 0 0 0 0 1
0 0 1 0 1 1
0 1 1 1 1 1
1 1 1 1 1 0
1 1 0 1 0 0
1
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
D2＝ Q1
D1＝ Q0
D0＝ Q2
Q
CP DQ
Q
CP DQ
Q
CP DQ
CP
Q0Q1Q2
例题 1：时序电路分析 -时序图
000 001 011 111 110 100 000
电路功能,3位格雷码计数器
CP
Q0
Q1
Q2
例题 2,时序电路分析 -电路图和表达式
Q
CP D
Q Q
CP D
Q Q
CP D
Q
CP
Q2 Q1 Q0
12
01
2100
QD
QD
QQQD
在前面电路的基础上多了两个门,分析电路功能,
例题 2：时序电路分析 -状态表
nnn
n
n
QQQD
QD
QD
2100
01
12
Q2n Q1n Q0n Q2n+1 Q1n+1 Q0n+1D2 D1 D0
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0 1
0 1 1
1 0 0
1 1 1
0 0 0
0 1 0
1 0 0
1 1 0
0 0 1
0 1 1
1 0 0
1 1 1
0 0 0
0 1 0
1 0 0
1 1 0
例题 2：时序电路分析 -状态图
000 001
101 110 111
010 011
100
Q2Q1Q0
000 001
110 111
011
100101 010
整理后的状态图电路功能,可以自启动的格雷码计数器,
如何设计自启动的逻辑电路?后面会介绍,
例题 3:时序电路分析 -J-K组成的电路图
J Q
CP
_
K Q
⊕
⊕
CP
ZA
B
BAK
ABJ
QBAZ n
首先写出触发器激励函数和输出函数,
FA
Ci
Zi
Bi
Ai
cp
CiCi-1
是否类似下图的 1位串行加法器?
例题 3：时序电路分析 -状态表输入 触发器输入 现态 输出 次态
A B J K Qn Z Qn+1
0 00 1
1 01 1
0 00 1
1 01 1
0 10 0
0 01 0
0 10 0
0 01 0
00
00
11
11
01
10
10
01
00
01
01
11
功能,A,B,Qn中奇数个” 1”,Z=1; Z是全加和,
A,B,Qn中两个及两个以上” 1”,Qn+1=1;Q存储进位,
所以,电路是 1位串行全加器,
加数、被加数依次串行输入相加。
Qn保存了当前进位,参加下一次运算。
BAK
ABJ
QBAZ n
FA
Ci
Zi
Bi
Ai
cp
CiCi-1
例题 3,用 D触发器实现上述功能
D Q
CP
⊕
⊕
CP
ZA
B
+
nn BQAQABD
( ) iini BCACABQC 11
D触发器实现的 1位串行加法器
nQBAZ
例题 4：时序电路分析
Q
CP D
CP?
Z
X
写出 D,Z表达式,
1
n
n
QXZ
QXD
CP
X Z
简化的电路图例题 4：时序电路分析 -表达式和状态表
1
n
n
QXZ
QXD
状态表
0 1
1 0
1 1
0 1
0 0 0
0 1 1
1 0 1
1 1 0
Qn+1 ZQn X D
例题 4：时序电路分析 -状态表和状态图状态表
X/Z
功能,X=0,保持
X=1,计数
Qn X D Qn+1 Z
0 0
0 1
1 0
1 1
0
1
1
0
0 1
1 0
1 1
0 1
状态图例题 4：时序电路分析 -时序图
作 X=010111100的时序图：
CP
0
1
0
1 1X
Q
Z
假定原态 Qn＝ 0
1
n
n
QXZ
QXD
2.同步时序电路的设计
设计：文字描述 状态图 逻辑图
同步时序电路的设计步骤：
– 形成原始状态图和状态表
– 状态化简与状态分配
– 求控制函数和输出函数
– 画逻辑图最困难的是第一步，只要有了原始状态图，后面的步骤是有规律的。
先以计数器为例，然后再推广到一般情况。
计数器
计数器的功能：记录外部事件的变化；同步计数器对 CP脉冲计数，一个脉冲变化一次状态
计数器的种类：
– 同步计数器，异步计数器
– 加法计数器 (加 1,加 2等 ),减法计数器 (减 1,减 2等 ),
可逆计数器等
– 二进制计数器 (模为 2n),十进制计数器,任意进制计数器等
– 环形计数器,扭环计数器等特殊电路结构的计数器
计数器是应用最多的一类标准器件同步二进制计数器二进制计数器是最常使用的一类计数器,
通常指按照二进制数的规律每次加 1的同步计数器,
例题 1：用 JK和 D触发实现 4位二进制计数器,
第一步,写状态表,16个状态都是必要的,不能化简,
第二步,直接从状态表上分析,可以得到 J-K触发器的激励函数,
J0＝ K0＝ 1；
J1＝ K1＝ Q0；
J2＝ K2＝ Q1Q0；
J3＝ K3＝ Q2Q1Q0
第三步：画逻辑图 (略）
N Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
J-K触发器实现 4位二进制计数器
J0＝ K0＝ 1；
J1＝ K1＝ Q0；
J2＝ K2＝ Q1Q0；
J3＝ K3＝ Q2Q1Q0
因为 JK触发器有计数、保持、
置 1、置 0四个功能，要从状态表上找规律，利用 JK的计数功能以简化设计。
D触发器实现 4位二进制计数器
N Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
D触发器的功能与 JK不同,D
没有计数功能，因此不能象 JK
一样去找状态变化的条件。
D的状态方程,Qn+1＝ D
应该寻找使 Qn+1置 1的逻辑条件。
可以用观察分析法和卡诺图法，
求得 D的表达式。
D触发器实现 4位二进制计数器
N Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
从计数器状态变化规律分析,
Q0置 1的条件是 Q0＝ 1；
Q1置 1的条件是,Q0 Q1＝ 10或 01
Q2置 1的条件是：
Q2＝ 1，且 Q1 Q0＝ 11
Q2＝ 0，且 Q1 Q0＝ 11
Q2 ＝ Q2 Q1 Q0 + Q2 Q1 Q0
＝ Q2 + (Q1 Q0)
Q3＝ Q3+ (Q2Q1 Q0)
1.直接观察分析求表达式
0001 0010 0100 0011
0101 0110 1000 0111
1101 1110 0000 1111
1001 1010 1100 1011
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
D触发器实现 4位二进制计数器
2.利用状态表，卡诺图化简求表达式
Q’3Q’2 Q’1Q’0 (D3D2 D1D0)
4位二进制计数器的状态转换表
N Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
Q’3 Q’2 Q’1 Q’0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
0 0 0 0
4位二进制计数器的状态转换表
Q3 Q2 Q1 Q0是现态
Q’3 Q’2 Q’1 Q’0是次态
0 1 0 1
0 1 0 1
0 1 0 1
0 1 0 1
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
00 QD?
01
10101
QQQQD
Q’1 (D1)
Q’0(D0)
将状态转换表分解，利用卡诺图化简求表达式,
0001 0010 0100 0011
0101 0110 1000 0111
1101 1110 0000 1111
1001 1010 1100 1011
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
Q’3Q’2 Q’1Q’0 (D3D2 D1D0)
0 0 0 0
0 0 1 0
1 1 0 1
1 1 1 1
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
0123
01230123
01230313233
QQQQ
QQQQQQQQ
QQQQQQQQQQD
Q’3 (D3)
将状态转换表分解，利用卡诺图化简求表达式,
0 0 1 0
1 1 0 1
1 1 0 1
0 0 1 0
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
)( 012
012012
21021202
QQQ
QQQQQQ
QQQQQQQD
Q’2 (D2)
0001 0010 0100 0011
0101 0110 1000 0111
1101 1110 0000 1111
1001 1010 1100 1011
Q1Q0
Q3Q200
01
11
10
00 01 11 10
Q’3Q’2 Q’1Q’0 (D3D2 D1D0)
D触发器实现 4位二进制计数器
Q
D CP
Q
D CP
Q
D CP
Q
D CP
CK
+ +
QQQQ
Q0 Q1 Q2 Q3
32103
2102
101
00
QQQQD
QQQD
QQD
QD
在卡诺图化简逻辑函数基础上进行了变形，得到上述公式。这是实际器件的结构 (p212)。公式变形原则：逻辑结构清晰，尽量公用部分；内部控制函数全部用 Q,Q用来驱动外部电路。
4位二进制计数器典型器件 74’161
清零 (同步 )x x x 0
Count1 1 1 1
Load
0 1 1 1 x
_
P T L RD CK
功能
x x 0 1?
Hold
x 0 1 1 x FF Hold,RC=0
功 能 表
74’161的功能表，
为扩展方便，
逻辑图 p212图 5
计数器波形图
CP
从波形上分析，若 CP脉冲的频率为 f0,则 Q3Q2Q1Q0的输出分别为 f0的 1/2,1/4,1/8和 1/16,这就是计数器的分频功能，也叫“分频器”。 Q0是二分频,Q1是四分频等。
Q0
Q1
Q2
Q3
N Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
J-K触发器实现 4位二进制计数器
J0＝ K0＝ 1；
J1＝ K1＝ Q0；
J2＝ K2＝ Q1Q0；
J3＝ K3＝ Q2Q1Q0
1.直接观察分析求表达式因为 JK触发器有计数、保持、
置 1、置 0四个功能，从状态表上找规律，利用 JK的计数功能以简化设计。
Q0计数的条件,每次都计数；
Q1计数的条件,Q0＝ 1；
Q2计数的条件,Q1 Q0 ＝ 1；
Q3计数的条件,Q2 Q1 Q0 ＝ 1 ；
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
Q’0
JK触发器实现 4位二进制计数器
0001 0010 0100 0011
0101 0110 1000 0111
1101 1110 0000 1111
1001 1010 1100 1011
Q1Q0
Q3Q200
01
11
10
00 01 11 10
Q’3Q’2 Q’1Q’0
x
x
1
0
0 0 0
0 1 1
1 0 x
1 1 x
KQn Qn+1 J
J-K触发器激励表2.利用 J-K激励表求表达式
1x x1 x1 1x
1x x1 x1 1x
1x x1 x1 1x
1x x1 x1 1x
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
J0 =K 0 =1置 0
置 1 解释
0 0 0 0
0 0 1 0
1 1 0 1
1 1 1 1
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
0123
01230123
01230313233
QQQQ
QQQQQQQQ
QQQQQQQQQQD
Q’3 (D3)
将状态转换表分解，利用卡诺图化简求表达式,
0 0 1 0
1 1 0 1
1 1 0 1
0 0 1 0
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
)( 012
012012
21021202
QQQ
QQQQQQ
QQQQQQQD
Q’2 (D2)
0001 0010 0100 0011
0101 0110 1000 0111
1101 1110 0000 1111
1001 1010 1100 1011
Q1Q0
Q3Q200
01
11
10
00 01 11 10
Q’3Q’2 Q’1Q’0 (D3D2 D1D0)
例 2：十进制计数器设计
N Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
0001 0010 0100 0011
0101 0110 1000 0111
x x x x
1001 0000 x x
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
Q’3Q’2 Q’1Q’0 (D3D2 D1D0)
十进制计数器的状态转换表
1 0 0 1
1 0 0 1
x x x x
1 0 x x
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
Q’0
用 J-K触发器实现,原始状态表分解,
1x x1 x1 1x
1x x1 x1 1x
x x x x
1x x1 x x
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
J0 =K 0 =1
x
x
1
0
0 0 0
0 1 1
1 0 x
1 1 x
KQn Qn+1 J
J-K触发器激励表 置 1
置 0
0001 0010 0100 0011
0101 0110 1000 0111
x x x x
1001 0000 x x
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
Q’3Q’2 Q’1Q’0 (D3D2 D1D0)
0 0 0 0
0 0 1 0
x x x x
1 0 x x
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
1
00
0311
0122
0120333
KJ
QQKJ
QQKJ
QQQQQKJQ’
3
用 J-K触发器实现,原始状态表分解,
0x 0x 0x 0x
0x 0x 1x 0x
x x x x
x0 x1 x x
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
J3K 3
x
x
1
0
0 0 0
0 1 1
1 0 x
1 1 x
KQn Qn+1 J
J-K触发器激励表
(J2K 2,J1K 1,J0K 0等略 )
保持 0
保持 1 置 0
置 1
例 3：可逆计数器设计
000 001 010 011
111 110 101 100
1/0 1/0 1/0
1/01/01/0
1/00/01/1 0/1
0/0 0/0 0/0
0/00/00/0
设计三位二进制可逆计数器,X＝ 1，正向计数，
计满 111时进位 Z＝ 1； X＝ 0，逆向计数，计满
000时借位 Z＝ 1。
计数器的自启动设计
Q
CP D
Q Q
CP D
Q Q
CP D
Q
CP
Q2 Q1 Q0
D2＝ Q1
D1＝ Q0
D0＝ Q2
000 001
110 111
011
100
010 101
3位格雷码计数器存在两个计数循环。
触发器清 0，可以计数格雷码序列。
Q
CP D
Q Q
CP D
Q Q
CP D
Q
CP
Q2 Q1 Q0
12
01
2100
QD
QD
QQQD
计数器的自启动设计修改设计后可以自动进入循环
000 100
011 111101
110
010 001
能够自行进入工作循环的 3位格雷码计数器计数器的自启动设计
000 100
011 111
101
110
010
001
如果按照这个状态图设计,电路结构会简单吗？
（ 3） 寄存器 (Register)
寄存器的作用
–在计算机中用于存储指令、数据、运算结果
–寄存器数量多少，曾是计算机结构的重要区别
–外存 (storage)、内存 (memory)、缓存
(cache)、寄存 (register)四类中，寄存器速度最快，但容量最小
寄存器的操作读 /写 /清零 (能控制读 /写的触发器、锁存器 )
_ Q
RD
D CP
_ Q
RD
D CP
_ Q
RD
D CP
_ Q
RD
D CP
CK_
RD
D3 D2 D1 D0
Q3 Q2 Q1 Q0
(1) 4D触发器构成的寄存器
（ CK和 RD加驱动器的目的是减少电路对外的负载）
0 X
1
0 0 0 0
D3 D2 D1 D0?
_
RD CK Q3 Q2 Q1 Q0
功 能 表
_ Q
RD
D CP
_ Q
RD
D CP
_ Q
RD
D CP
_ Q
RD
D CP
CK_
RD
D3 D2 D1 D0
Q3 Q2 Q1 Q0
+ + + +
_
E
(2)具有 Hold功能的 4D寄存器
RD E CK D
00 X X X
D1 0 D
Qn1 1 X
Qn+1
异步置零
Store
Hold
(3)有输入输出使能的 4位寄存器 00 X X X 0
D
1 1 X 0 Q0
1 0 D 0
_ _ __
RD E CK D OE
Q
X X X X 1 Z
Q
D CP
Q
+
_
E
D
Q __OE
也称“双向总线寄存器”
内部结构：
DR
DR
双向总线寄存器的应用
E
D0 Q0
D1 Q1
D2 Q2
D3 __ Q3
OE
E
Q0 D0
Q1 D1
Q2 D2
Q3 __ D3
OE
I/O Bus
___
Rec/Driver
输出总线输入总线
§ 4.3 移位寄存器 (Shift Register)
移位是计算机的最基本操作之一移位寄存器的功能：移位＋寄存移位寄存器的应用：串行 /并行转换，算术移位实现乘除操作，组成环形计数器等。
三种移位操作：逻辑移位，算术移位，循环移位。
算术移位可以改变数值的大小。
小数点不动，数字右移,”除,,数字左移,”乘,
1,2 3 4
1 2,3 4 0
1 0,1 1 0
0 1,0 1 1
十进制数左移,乘 10
二进制数右移,除 2
移位寄存器的种类及典型器件
(1)串入、串出，右移 (74’91)
(2)串入、并出，右移 (74’164)
(3)并入、串出，右移 (74’165,74’166)
(4)并入、并出，右移 (74’95,74’195,74’395)
(5)并入、并出，双向 (74’194)
在串行传输系统中，发送方要并行变串行，接收方要串行变并行移位寄存器的内部结构
(1)串入、串出 /并出的右移移位寄存器
D Q
CP
D Q
CP
D Q
CP
D Q
CP
Di
CP
串出并出串入
(2)双向移位寄存器 (74194)
置,0”0 X X X
Hold1 0 0 ↑
Shift Right
1 0 1 ↑
_
RD S0 S1 CK 功能
1 1 0 ↑
Shift Left
1 1 1 ↑ Load(Store)
移位寄存器的内部结构功 能 表 逻辑符号
Q0 Q1 Q2 Q3
S0
S1
CP DR D0 D1 D2 D3 DL
RD
双向移位寄存器的内部结构结构设计：寄存器＋数据选择器
+
S R Hold Store S L
Qi Di 右位 Q左位 Q
Qi
S0
S1
_ Q
RD
D CP
(3) 并入 /并出右移移位寄存器 (74195)
置,0”0 X X
Load1 0 ↑
Shift Right
_
RD S/L CK 功能
1 1 ↑
移位寄存器的内部结构功 能 表逻辑符号
Q0 Q1 Q2 Q3 Q3
J
K
CP S/L D0 D1 D2 D3
RD
0 1 Qn
1 0 Qn
_
J K Qn+1
0 0 0
1 1 1
(逻辑图,P199)
移位寄存器应用移位寄存器是特殊结构的计数器，首尾相连组成循环码计数器
S0 DR
S1
_
CK RD Q0 Q1 Q2 Q3
Q
CP DQ
Q
CP DQ
Q
CP DQ
CP
Q0Q1Q2
D2＝ Q1,D1＝ Q0,D0＝ Q2，
除法器6?
S0 DR
S1
_
CK RD Q0 Q1 Q2 Q3
右移产生序列 000111,000111
DR
Q0Q1Q2Q3
DR
Q0Q1Q2Q3
除法器10?
序列,0000011111,0000011111
移位寄存器应用利用循环码计数分频的原理，可以组成任意的分频除法器5?
Q0 Q1 Q2
0 0 0
1 0 0
1 1 0
1 1 1
0 1 1
0 0 1
11100,11100,...
S0 DR
S1 _
CK RD Q0 Q1 Q2
右移清零开始时清零，进入循环后跳过 000
2? 4? 6?
移位寄存器应用移位寄存器应用环形计数器实现顺序脉冲发生器 S0 DR
S1
_
CK RD Q0 Q1 Q2 Q3
Q
CP DQ
Q
CP DQ
Q
CP DQ
CP
Q0Q1Q2
D2＝ Q1,D1＝ Q0,D0＝ Q2，
CP
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11
顺序脉冲发生器 (节拍发生器 )
FI0
FI1
FI2
CP
FI3
FI4
FI5
(1)用 6个触发器移位产生 6个节拍,
取其中 3个为输出,
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11
关于节拍和时钟习题 5.30 从波形图入手
1 0 0 0 0 0
0 1 0 0 0 0
0 0 1 0 0 0
0 0 0 1 0 0
0 0 0 0 1 0
0 0 0 0 0 1
移位寄存器应用,序列信号发生器
移位寄存器型序列信号发生器
–例：能产生如下序列的信号发生器
Q0 Q1 Q2 Q3
0 0 0 0
1 0 0 0
1 1 0 0
1 1 1 0
1 1 1 1
0 1 1 1
0 0 1 1
0 0 0 1
这是用 4位移位寄存器构成的格雷码计数器,N位共有 2N个状态。
四个信号序列，是 8分频或,除 8”计数器
–Q0,0 1 1 1 1 0 0 0,0 1 1 1 1 0 0 0,...
–Q1,0 0 1 1 1 1 0 0,0 0 1 1 1 1 0 0,...
–Q2,0 0 0 1 1 1 1 0,0 0 0 1 1 1 1 0,...
–Q3,0 0 0 0 1 1 1 1,0 0 0 0 1 1 1 1,...
移位寄存器应用,序列信号发生器
CK
T’Q
0
Q1
Q2
Q3
T
信号序列由移位产生：
Q0 Q1 Q2 Q3
0 0 0 0
1 0 0 0
1 1 0 0
1 1 1 0
1 1 1 1
0 1 1 1
0 0 1 1
0 0 0 1 取反移位寄存器应用,序列信号发生器
S0 DR
S1
_
CK RD Q0 Q1 Q2 Q3
组合逻辑电路
“1”
“0”
移位寄存器型信号发生器
设计方法：
–确定与 DR相连的组合逻辑函数
–无堵塞：能自行进入工作循环
用途：
–通讯设备的同步系统中，需要产生一些顺序码，用于设备间的同步
–复杂的控制系统，需要有特定的信号序列移位寄存器应用,序列信号发生器例：设计产生信号序列 101000,101000...
–确定移位寄存器的位数 n
–使 2n≥m。
–信号序列 m=6,n>=3
–先取 n=3,状态中有 010
相同状态,两个 010的次态分别为 101和 001，
必须增加一位。
Q0 Q1 Q2
1 0 0
0 1 0
1 0 1
0 1 0
0 0 1
0 0 0
移位寄存器应用,序列信号发生器
做卡诺图：
0ΦΦ1
ΦΦΦΦ
ΦΦ00
1Φ0Φ
Q0 Q1 Q2 Q3
1 0 0 0
0 1 0 0
1 0 1 0
0 1 0 1
0 0 1 0
0 0 0 1
Q1
Q0 00 01 11 10Q3Q2
00
01
11
10
313131 QQQQQQD R
DR影响的是 Q0，因此只要确定 Q0的次态移位寄存器应用,序列信号发生器再取 n=4,无相同状态存在非工作循环：
Q3Q2Q1Q0
工作循环移位寄存器应用,序列信号发生器
S0 DR
S1 _
RD Q0Q1Q2Q3
右移
需要修改设计：
–在 DR端加逻辑电路，使之经过若干个 CK
之后能进入工作循环。
–取某个非工作循环状态，例如,0000
–令 0000?1000
–修改卡诺图移位寄存器应用,序列信号发生器
0ΦΦ1
ΦΦΦΦ
ΦΦ00
1Φ01
Q1
Q0 00 01 11 10Q3Q2
00
01
11
10
21031 QQQQQD R
0000状态后进入工作循环 1000，
Q0 Q1 Q2 Q3
1 0 0 0
0 1 0 0
1 0 1 0
0 1 0 1
0 0 1 0
0 0 0 1
0 0 0 0
移位寄存器应用,序列信号发生器
修改后的工作循环：
移位寄存器应用,序列信号发生器作业,5.14,5.30,5.34
