第六章 时序逻辑电路
第一节 寄存器
第二节 计数器
第三节 一般时序电路数字逻辑电路 组合逻辑电路 —— 组合电路时序逻辑电路 —— 时序电路功能上,任何时刻的稳定输出，不仅 与 该时刻 输入有关,还 与 电路 原状态有关,即与以前的输入有关。
结构上,由组合电路和存贮电路组成。
时序电路特点时序电路一般结构按有无统一时钟脉冲分同步 —— 有统一 CP，状态变更与 CP同步。
异步 —— 无统一 CP，状态变更不同步，逐级进 行。
时序电路分类按输出信号特点分米里型 —— 输出信号不仅与存贮状态有关,还与外部输入有关。
莫尔型 —— 输出信号仅与存贮状态有关。
按通用性功能分典型时序 —— 移存器、计数器、序列信号发生 /检测器一般时序 —— 任意时序逻辑命题外部输入改变存储状态,状态改变输出时序电路的状态表和状态图状态表 反映时序电路的输出 Z、次态 yn＋ 1、输入 x和现态 yn之间的逻辑关系和状态转换规律的表格。
Q1Q0
0 0
0 1
1 0
1 1
11/1
00/0
01/0
10/0
01/0
10/0
11/0
00/1
0 1
X现态输入次态 /输出减计数 加计数状态图表示时序电路的状态、状态转换条件、方向、及状态转换规律。
米里型莫尔型
y n y n＋ 1
X/Z
（输出与状态、
输入有关）
（输出仅与状态有关） y n/Z y n＋ 1 /Z
X
实际时序电路中,若有 n个触发器 (记忆单元 ),
一般有 N个状态,2n-1≤N≤2 n。
暂时存放数据或二进制代码的电路。
分类 数码寄存移位寄存
1、功能 —— 接收、存贮、传送数码。
2、构成 —— 一个触发器能存一位二进制信息，存 n位 B
码要用 n个触发器；
各种触发器均可，但以 D触发器构成最简单。
§ 1 寄存器寄存器：
一、数码寄存器
3、分类 —— 有单拍、双拍之分单拍 —— 只要接收指令到，就可存贮。多用 D触发器。
双拍 —— 需要清零和接收两步完成，多 RS触发器。
拍：脉冲。
单拍 —— 用 1个 脉冲双拍 —— 用 2个 脉冲准备好数据，有 CP时
Qn＝ Dn
第 1拍：清零，
第 2拍：存数。
4、集成寄存器举例,74LS175
特点,①四位数码寄存器
② 由维持阻塞 D触发器构成
③ 附加控制功能 —— 异步清零注,有的 寄存器还具有 三态控制、保持控制等功能。
（如 CC4076）
74LS175工作波形
t1 t2 t3
Q0
Rd
D0
cp
cp
Rd=1,清 0
D1 D2 D3,Q1 Q2 Q3波形略存 1
个数据占用 1
个
cp
功能,寄存，移位。
构成,相同的寄存单元（无空翻触发器）
共用统一的时钟脉冲（同步工作）
分类,单向、双向二、移位寄存器移位：按指令 (cp),触发器状态可向左右相邻的触发器传递。
（ 1）电路,4个相同寄存单元 (4个 JK触发器 )；
同步 cp为移位指令；
Qn+1 =JQ+KQ 移 1(即,Qn+1 =1) → J=1,K=0
移 0(即,Qn+1 =0) → J=0,K=1
1、单向移位寄存器（ 4位，右移为例,JK触发器构成）
Q0 Q1 Q2 Q3
D
cp
RD
串入 (数据端 )
并出 (数据端 )
串出
（
数据端
）
（ 2）移位状态表并出
D
cp
Q0 Q1 Q2 Q3
RD
1 0 1 1→
状态 串入 移位脉冲
Q3 Q2 Q1 Q0 1 1 0 1
0 0 0 0 1 1 0 1 0
0 0 0 1 1 0 1 1
1 1 0 1 4
0 0 1 1 0 1 2
0 1 1 0 1 3
D
cp
Q0 Q1 Q2 Q3
RD
1 0 1 1→
（ 3）移位寄存器的工作波形
CP
D
Q0
Q1
Q2
Q3
① ② ③ ④ ⑤ ⑥ ⑦ ⑧
1 1 0 1
1
1 1
1
1
1
0
1
0
1
1
0
0
1
1
1
4个脉冲以后可从 Q0～ Q3并行 输出 1101
8个脉冲以后可从 Q3串行输出 1101
0 0 0 01 1 1
④①
1
②③⑧⑤⑥⑦
（ 1）选通门 —— 与或逻辑,2选 1数据选择器
1
F=AX+BX
X=1,F=A
X=0,F=B
A
B F&
X
≥
2、并行输入移位寄存器可预置数的 移位寄存器
X:控制信号
（ 2）电路（ 4位，右移,JK触发器构成 ）
X控制信号,X＝ 0，置数；
X＝ 1，右移。
Dr右移数据输入端。
D3～ D0并行数据输入端。
（ 3）移入数据可控的并行输入移位寄存器
Z
NXQMXQXDZ 333
33,1 NQQMZX
3,0 DZX 同步（并行）置数右移右移数据由 MN组合而定
M N Q3n+1
0 0 置 0
0 1 Q3不变
1 0 Q3计翻
1 1 置 1
3、双向移位寄存器加选通门构成。
X控制信号,X＝ 0，左移，
X＝ 1，右移,Dr右移数据输入端；
DL左移数据输入端。
双向移位寄存器示例,X控制信号,X＝ 0，左移，
X＝ 1，右移，
（ 1） 74LS194：
4、集成双向移位寄存器 4位,194,195等
8位,164,198等输入
Cr
清零
CP
时钟
01 S S
制控串行输入 并行输入号序输出
RL D D
右移左移 3210 DDDD 3210 QQQQ
说明功能
1
2
3
4
5
6
7
8
0
1
1
1
1
1
1
1
×
1
↑
↑
↑
↑
↑
↑
× ×
× ×
1 1
1 0
1 0
0 1
0 1
0 0
× ×
× ×
× ×
1 ×
0 ×
× 1
× 0
× ×
××××
××××
D0 D1 D2 D3
××××
××××
××××
××××
××××
0 0 0 0
Q00 Q10 Q20 Q30
D0 D1 D2 D3
Q1n Q2n Q3n 1
Q1n Q2n Q3n 0
1 Q0n Q1n Q2n
0 Q0n Q1n Q2n
Q00 Q10 Q20 Q30
除清持保并行置数串入左移串入左移串入右移串入右移持保左移,右移,并入,保持 — 4种功能，
双变量控制 S1,S0。 (功能表 P142)功能：
M 03
无“○”表示上升沿有效。
附：图形符号
公共控制框
总限定符号,SRG4
方式关联 M0～ M3,四种方式
M0— 方式 0 保持
M1— 方式 1 右 (下 )移
M2— 方式 2 左 (上 )移
M3— 方式 3 并入 (同步置数 )
控制关联 Cm,C4
公共输出框
（ 1）实现数据串 /并转换
（ 2）扩展应用,2片 194 实现 8位双向移位寄存器
5、移位寄存器的应用
（ 3）举例：
逻辑电路及 cp,S1,S0如图，说明功能，即 t4时刻，
输出 F与二进制 M,N在数值上的关系。假定 M,N的状态始终不变。
t
t4t3t2t1
t
t
t
S1
S0
cp1
cp2
注,283全加器
194双向移位寄存器
t
t4t3t2t1
t
t
t
S1
S0
cp1
cp2
解,
思路,按时间分析
t1,S1S0=11
→194 并行置数全加器输出
[283(2)283(1)]:
A口,0000M3M2M1M0
B口,0000N3N2N1N0 F=M+N
t2,S1S0=01 →194 右移
194执行,M× 2,N× 2→F=2M+2N
t3,S1S0=01 →194(1,2) 右移,194(3,4)维持 (无 cp2)
→F=2 × 2M+2N=4M+2N
t4,S1S0=01 →194(1,2) 右移,194(3,4)维持 (无 cp2)
→F=2 × 4M+2N=8M+2N 所以 t4时刻,F=8M+2N
构成,1个触发器有 2个状态，可计 2个二进制数 (0,1);
n个触发器有 2n个状态,可计 2n个数 (n位二进制数 )。
计数体制二进制非二进制
§ 2 计数器计数,累计输入脉冲的个数。
分类：
同步异步CP引入方式计数功能加计数减计数可逆计数构成方式
JK
D
RS
本节内容：
一,二进制计数器二,十进制计数器三,任意进制计数器四,特殊进制计数器五,主要应用
1、异步； 2、同步； 3、集成。
1、分析（同步、异步）；
2、设计（同步、异步）；
3、集成计数器。
1、复位法和置位法
2、级联组合的方法
1、移位寄存器型计数器
2、顺序脉冲发生器
3、序列信号发生器一、二进制计数器分析设计方法：
(1)分析计数状态表，找各触发器状态翻转的规律 ;
(2)根据所用触发器确定电路连线。
二进制计数器构成简单，规律性强，用观察法。
1、异步二进制计数器：
⑶ 要用于分频、定时，低速计数等。
⑴ 无统一 CP，输入时钟信号只作用于最低位触发器。
⑵ 各触发器间串行连接，即状态更新逐级进行。速度慢，可能会出现毛刺。
计数状态表：
（ 1）加计数分析：
④ F2 → 计数翻转，
CP2 →Q 1(1→0),
用 T’触发器
① 清零
② F0 → 计数翻转，
CP0→ 计数输入 cp，
用 T’触发器。
③ F1 → 计数翻转，
CP1 →Q 0(1→0),
用 T’触发器。
0 0 0
规律：
D触发器,CP 有效,CPi= Qi-1
JK触发器,CP 有效,CPi = Qi-1
低位触发器,CP入 → CP0，计翻；
余触发器：只在相邻低位 Q (由 1→0),有 CP,计翻。
由 JK触发器构成 T’触发器。由 D触发器构成 T’触发器。
电路
D触发器,CP 有效,CPi= Qi-1
JK触发器,CP 有效,CPi = Qi-1
低位触发器,CP入 → CP0，计翻；
余触发器：只在相邻低位 Q (由 1→0),有 CP,计翻。
逻辑图 （由 D触发器构成）
CP
Q0
Q1
Q2
Q3
从时序图可以看出，若计数输入脉冲频率为 f0，
则 Q0,Q 1,Q2,Q3端输出脉冲的频率依次为 f0 /2、
f0 /4,f0 /8,f0 /16，即为计数器的分频功能。
1
0
0
0
0
1
0
0
1
1
0
0
0
0
1
0
1
0
1
0
0
1
1
0
1
1
1
0
0
0
0
1
1
0
0
1
1
1
1
1
0
0
0
0
时序图
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
0
计数状态表：
（ 2）减计数分析：
④ F2 → 计数翻转，
CP2 →Q 1(0→1),
用 T’触发器
① 清零
② F0 → 计数翻转，
CP0→ 计数输入 cp，
用 T’触发器。
③ F1 → 计数翻转，
CP1 →Q 0(0→1),
用 T’触发器。 0 0 0
规律：
D触发器,CP 有效,CPi= Qi-1
JK触发器,CP 有效,CPi = Qi-1
低位触发器,CP入 → CP0，计翻；
余触发器：只在相邻低位 Q (由 0→1),有 CP,计翻。
电路：
时序图（略）
（ 3）可逆计数设置控制端 C，如设 C＝ 1时：加计数；
C＝ 0时：减计数。
加选通门即可实现。
电路：
⑴ 有统一的 CP，状态更新与 CP同步。共用信号源，
CP负载较重。
⑵速度快，主要用于构成任意进制计数器、地址计数器、脉冲发生器等。
（ 1）加计数给定状态表
2、同步二进制计数器：
分析：
① 清零同步计数器 CP0 = CP1 = CP2 = CP入
② F0 — 计翻,T触发器,T1=1
③ F1 — 计翻,T触发器,T2=Q0
④ F2 — 计翻,T触发器,T3=Q1Q0
T触发器,T=0时保持,T=1翻转
0 0 0
TKJ
QTD n
:
:
实现用实现用
JK
D
多用 JK 触发器。
逻辑图：
T1=1,T2=Q0,T3=Q1Q0,用 JK实现,J＝ K＝ T逻辑图
4位二进制加计数器
C＝ 1111，进位输出。
加控制端和选通门进行选择。
（ 2）减计数
10
01
012
T
QT
QQT
同理可得：
0
逻辑图
（ 3）可逆计数器：
3、集成二进制计数器异步,74LS197→
异步置数。异步清零,LDCr
74LS293→
清零。异步清零,1,0101?0202 RRRR
74LS393→
清零。＝异步清零,1 CrCr
双 16进制计数器
2－ 8－ 16进制计数器
cpA:2进制 cp,cpB:8进制 cp。
7位,CC4024
12位,CC4040
14位,CC4060
清零。＝异步清零,1 MrMr
清零。＝异步清零,1 MrMr
4位：
同步：
74161— 异清 (Cr)、同置 (LD),使能 ETEP,进位 Co=ETQ3Q2Q1Q0
74163— 同清 (Cr)、同置 (LD),使能 ETEP,进位 Co=ETQ3Q2Q1Q0
74LS191(16，可逆 )— 无清、异置 (LD)、
控制端 D/U (=1减,=0加 )
74LS193(16，双时钟 )— 异清 (Cr)、异置 (LD),
时钟 CPU=↑,CP D =1:加
CPU=1,CPD = ↑,减
74LS169(16可逆 )— 无清、同置 (LD),
控制端 D/U (=1减,=0加 )
使能 S1S0:S1+S0=0,计数同步清 0/置数，在满足清 0条件后，
需等下一个 cp到来后才执行清 0/置数。
可组成 2-8-16进制计数器
（ 1） 74293— 4级 JK触发器（异步 4位二进制计数器）
Q3Q0 Q1 Q2
功能表符号计数 CPA＝ CP入,二进制,Q0输出
CPB ＝ CP入,八进制,Q3Q2Q1输出
CPA＝ CP入,且 CPB ＝ Q0,十六进制,Q3Q2Q1Q0输出。
CP入
16进制连接
74161功能表,P149
（ 2） 74161/74163（同步 4位二进制计数器）
输入
Cr
清零
LD
置数
PT E E
能使据数输出
cp
时钟
3210 DDDD
3210 QQQQ
0
1
1
1
1
×
0
1
1
1
× ×
× ×
1 1
0 1
× 0
×
↑
↑
×
×
××××
D0 D1 D2 D3
××××
××××
××××
0 0 0 0
D0 D1 D2 D3
计数保持,C0＝ 0
保持
Co=ETQ3Q2Q1Q0
同步置数
（ 2） 74161/74163（续）
特点,清零,Cr低有效同步置数,LD低有效。
74163同步清零。
74161异步清零。
2个使能端 ET,EP均为 1：计数。
进位输出,CO=ETQ3Q2Q1Q0
输入
Cr
清零
LD
置数
PT E E
能使据数输出
cp
时钟
3210 DDDD
3210 QQQQ
0
1
1
1
1
×
0
1
1
1
× ×
× ×
1 1
0 1
× 0
×
↑
↑
×
×
××××
D0 D1 D2 D3
××××
××××
××××
0 0 0 0
D0 D1 D2 D3
计数保持,C0＝ 0
保持 Co=ETQ3Q2Q1Q0
普通符号公共控制框，公共输出框；
总限定符号,CTR4(DIV16);
方式关联 M1,M2;
与关联 G3,G4;
控制关联 C5。
图形符号
0 0 0 000 0123 ＝，＝如①,QQQQCT ＝Cr?
115,11 0＝且＝＝②,CG3 E T CT ＝
＝DQCcp
,＝M＝LD
nn
D"
15且有
1105,1",③
Ccp
,＝
,＝
,＝M＝LD
计数。进行时有当④
""
,
G1E
G1E
"
P
T
15
14
13
121:4,3,2"
低位全 1，高位进位（加 1计数） 。
扩展应用：
级联原则：
3片 74161构成 12位同步计数器。
① 当 Q3Q2Q1Q0＝ 1111时,Co1＝ 1→E T2＝ EP2＝ 1,161(2)可计数,
Q3Q0 Q4 Q7 Q8 Q11
② 当 Q3Q2Q1Q0＝ 1111时,Co1＝ 1→E T3＝ 1，
且 Q7Q6Q5Q4＝ 1111时,Co2＝ 1→E P3＝ 1,161(3)可计数,
（ 3） 74191（同步 4位二进制可逆计数器）
特点：
① 异步置数,LD低有效。
② 使能控制端 S,S=1 保持； S=0，计数
③ 加 /减控制端（ D/U）,=0 加计数
=1 减计数
④ 进 /借位输出端 Co/Bo，当加计数到 15,或减计数到 0时,Co/Bo=1,宽度为 cp周期的 正 脉冲。
⑤ 串行时钟输出端 RCo，在 Co/Bo=1时,Rco＝ 0，
宽度为 cp周期的 低 电平的脉冲。
多级级连时，可接后级的 S端。
功能表符号
（ 4） 74193（同步 4位二进制可逆计数器，双时钟）
① 异清 (Cr):Cr＝ 1,CT＝ 0
② 加计数,
CPD =1→G2=1 且 CPU=↑
③ 减计数,
CPU =1→G1=1 且 CPD=↑
④ 异置 (LD):LD=0,Qn=Dn
⑤ Bo:加计数 =1111时,Bo=0
⑥ Co:减计数 =0000时,Co=0
1、十进制计数器的分析方法,①由逻辑图写输出方程、触发器的驱动方程
(即 J,K; D; R,S的表达式 )
② 将驱动方程代入特征方程，得计数器的状态方程
(即 Qn+1的方程 )
③ 列计数状态表，画状态图、时序图
④检查自启动
⑤确定逻辑功能二、十进制计数器
① 十进制计数：常用，便于显示。
②分析设计时直接观察有困难，有一套分析设计方法。
已知逻辑图（ 1）同步十进制加计数器的分析说明,① 同步计数,CP1= CP2= CP3= CP4= CP入
②由 JK触发器构成。
③异步清 0端 RD。
① 输出方程
② 驱动方程
100 KJ
30QQC?
0122 QQKJ
01
301
QK
QQJ
03
0123
QK
QQQJ
③ 计数器状态方程 010 QQ n
1010311 QQQQQQ n
21020112 QQQQQQQ n
30301213 QQQQQQQ n
nnn QKQJQ 1
③ 依次设初态求次态及输出，得状态表、
状态图、时序图。 状态表
010 QQ n
1010311 QQQQQQ n
21020112 QQQQQQQ n
30301213 QQQQQQQ n
30QQC?
如：原态
0 1 0 00123?QQQQ
可求得 次态为,0101
如：原态 10010123?QQQQ
可求得 次态为,0000
输出 为,C＝ 0
输出 为,C＝ 1
态序 状态 输出
N Q3 Q2 Q1 Q0 C
0 0 0 0 0 0
1 0 0 0 1 0
2 0 0 1 0 0
3 0 0 1 1 0
4 0 1 0 0 0
5 0 1 0 1 0
6 0 1 1 0 0
7 0 1 1 1 0
8 1 0 0 0 0
9 1 0 0 1 1
0 0 0 0 0 0
状态图时序图 (暂略 )
0000 0001 0010 0011
0100
0101011001111000
1001
/0 /0 /0
/0
/0
/0/0/0
/0
/1
状态输出
④ 自启动能力
4个触发器共 16种状态，只用 10种（有效状态） — 构成有效循环，尚余 6种状态（无效状态）未用。若由于某种原因电路进入无效状态，在 CP作用下能进入有效状态称具有 自启动能力 。
将无效状态作初态求次态及输出，可以判断自启动能力。
⑤ 功能,JK触发器构成的，具有自启动能力的同步
8421BCD十进制加计数器。
1010 1011 0100
010 QQ n
1010311 QQQQQQ n
21020112 QQQQQQQ n
30301213 QQQQQQQ n
1100 1101 0100
1110 1111 0000
状态图 时序图
（ 2）异步十进制加计数器说明,① 异步计数,CP1,CP2,CP3,CP4不同步。
②由 JK触发器构成。
③异步清 0端 RD。
CP0 CP1 CP2 CP3
① 时钟方程 ② 驱动方程
CP0=CP入 J0=K0=1
CP1=Q0 J1=Q3,K1=1
CP2=Q1 J2=K2=1
CP3=Q0 J3=Q2Q1,K3=1
CP0 CP1 CP2 CP3
时钟方程 驱动方程
CP0=CP入 J0=K0=1
CP1=Q0 J1=Q3,K1=1
CP2=Q1 J2=K2=1
CP3=Q0 J3=Q2Q1,K3=1
③ 计数器状态方程
CPQ) C PQKQ(JQ nnnn 1
，保持不变。表示无）＝（即可翻转。有效沿有
CP1 CP
,CP
,0
1
CP
CP
Q0n+1 = Q0 CP0↓ + Q0 CP0↓
Q1n+1 =（ Q3 Q1） CP1↓ + Q1 CP1↓
Q2n+1 = Q2 CP2↓ + Q2 CP2↓
Q3n+1 =（ Q2 Q1） Q3 CP3↓ + Q3 CP3↓
异步顺序,CP入 — Q0
Q1 — Q2
Q3
④ 状态表
⑤ 自启动能力 (似同步计数器,自行分析 )
⑦ 功能,JK触发器构成的具有自启动能力的异步
8421BCD十进制加计数器。
⑥ 状态图
① 由设计要求确定触发器个数 n,2n-1<N<2n ;
② 列计数状态表，激励表 ;
③ 求驱动方程、输出方程 ;
④ 检查自启动 ;
⑤ 画逻辑图。
（ 1）设计一个 8421BCD同步 加计数器
① 触发器个数 n=4，选 JK 触发器。
② 列计数状态表，激励表。
2、十进制计数器的设计方法：
0 1
J=1 K=? J =?
K =0
J =0
K =?
J=? K=1计数状态表：
同步加计数器有统一的 CP。
JK确定举例：
Q0:0→1
J0K0＝ 1×
Q1:0→0
J1K1＝ 0×
Q2:0→0
J2K2＝ 0×
Q3:0→0
J3K3＝ 0×
第 1拍
0 1
J=1 K=? J =?
K =0
J =0
K =?
J=? K=1计数状态表：
同步加计数器有统一的 CP。
JK确定举例：
Q0:1→0
J0K0＝ × 1
Q1:0→1
J1K1＝ 1×
Q2:0→0
J2K2＝ 0×
Q3:0→0
J3K3＝ 0×
第 2拍
0 1
J=1 K=? J =?
K =0
J =0
K =?
J=? K=1计数状态表：
同步加计数器有统一的 CP。
JK确定举例：
Q0:1→0
J0K0＝ × 1
Q1:0→1
J1K1＝ 1×
Q2:1→1
J2K2＝ × 0
Q3:0→0
J3K3＝ 0×
第 6拍
0 1
J=1 K=? J =?
K =0
J =0
K =?
J=? K=1计数状态表：
同步加计数器有统一的 CP。
JK确定举例：
Q0:1→0
J0K0＝ × 1
Q1:0→0
J1K1＝ 0×
Q2:0→0
J2K2＝ 0×
Q3:1→0
J3K3＝ × 1
第 10拍
100 KJ0122 QQKJ
01
301
QK
QQJ
03 QK?0123 QQQJ?
同理得,
1
00
01
11
10
J3
Q3Q2
Q1Q0
× ×
× × × ×
× ×
00 01 11 10 00
01
11
10
K3
Q3Q2
Q1Q0
× ×
× × × ×
× ×
00 01 11 10
× × × ×
× × × ×
100
01
11
10
J2
Q3Q2
Q1Q0
× ×
× ×
× ×
00 01 11 10
× × × ×
00
01
11
10
K2
Q3Q2
Q1Q0
× ×
× × × ×
× ×
00 01 11 10
× × × ×
1
③ 求驱动方程、输出方程
⑤ 画逻辑图设无效状态为初态,代入特性方程求出次态进行判别。
④ 检查自启动（自行分析）
输出方程驱动方程
100 KJ
30QQC?
0122 QQKJ
01
301
QK
QQJ
03
0123
QK
QQQJ
CP0=CP入出现次数少余 CP尽量为相邻低位 Q
（ 2）设计一个 8421BCD异步十进制加计数器确定 CP原则：
分析：
① 清零
② F0→ 计数翻转 (T’)，
CP0=CP入
③ F1→ 计数翻转 (T’)，且当 Q0(1→0) 时翻转,故可利用 Q0
的变化作 CP1,取 CP1=Q0 。
④ F2→ 计数翻转 (T’)，且当 Q1(1→0) 时翻转,取 CP2=Q1 。
⑤ F3→ 计数翻转 (T’),取 CP2=Q0 。
Q3不满足 Q2
(1→0) 时翻转的条件（ 9→0 时），
故 CP3≠Q 2 。
根据 CP0～ CP3 的取值，各触发器形成 CP的情况：
＝ 1：有 CP脉冲；
＝ 0：无 CP脉冲。
确定为,
CP0=CP入,
CP1=Q0，
CP2=Q1，
CP3=Q0
① 状态表、激励表 0 1
J=1 K=? J =?
K =0
J =0
K =?
J=? K=1
JK确定举例：
Q0:0→1
J0K0＝ 1×
Q1:无 CP1
→ 保持
Q2:无 CP2
→ 保持
Q3:无 CP3
→ 保持第 1拍
CP0=CP入,CP1=Q0,CP2=Q1,CP3=Q0
① 状态表、激励表 0 1
J=1 K=? J =?
K =0
J =0
K =?
J=? K=1
JK确定举例：
Q0:1→0
J0K0＝ × 1
Q1:0→1
J1K1＝ 1×
Q2:无 CP2
→ 保持
Q3,0→0
J3K3＝ 0×
第 2拍
CP0=CP入,CP1=Q0,CP2=Q1,CP3=Q0
① 状态表、激励表 0 1
J=1 K=? J =?
K =0
J =0
K =?
J=? K=1
JK确定举例：
Q0:1→0
J0K0＝ × 1
Q1:1→0
J1K1＝ × 1
Q2:1→0
J2K2＝ × 1
Q3:0→1
J3K3＝ 1×
第 8拍
CP0=CP入,CP1=Q0,CP2=Q1,CP3=Q0
① 状态表、激励表 0 1
J=1 K=? J =?
K =0
J =0
K =?
J=? K=1
JK确定举例：
Q0:1→0
J0K0＝ × 1
Q1:0→0
J1K1＝ 0×
Q2:无 CP2
→ 保持
Q3:1→0
J3K3＝ × 1
第 10拍
CP0=CP入,CP1=Q0,CP2=Q1,CP3=Q0
② 驱动方程
J0=K0=1
由激励表，
利用卡诺图化简，求得：
J2=K2=1
J3=Q2Q1
K3=1
J1=Q3
K1=1
③ 检查自启动（自行分析）
④ 画逻辑图（略）
3、集成十进制计数器异步,74LS196(2－ 5－ 10)→
两个 CP:CPA↑ 2 进制,CPB↑ 5 进制异步置数。异步清零,LDCr
74LS290(2－ 5－ 10)→
两个 CP:CPA↓ 2 进制,,CPB↓ 5 进制
,
1,
01
0101
优先。置异步置清零异步清零，
9,9;
02
0202
SS
RRRR?
同步：
74160— 异清 (Cr)、同置 (LD),(类似 74LS161)
74162— 同清 (Cr)、同置 (LD),(类似 74LS163)
74LS190(十进制 可逆 )— 无清、异置 (LD)、
控制端 D/U (=1减,=0加 )(类似 74LS191)
74LS192(双时钟 )— 异清 (Cr)、异置 (LD),
时钟 CPU=↑,CP D =1:加
CPU=1,CPD = ↑,减 (类似 74LS193,CC40192)
74LS168(十进制 可逆 )— 无清、同置 (LD),
控制端 D/U (=1减,=0加 )
使能 S1S0:S1+S0=0,计数 (类似 74LS169,CC4510)
功能表
（ 1） 74LS290（异步 2─5 ─10进制加计数器）
置
9
优先异步清 0（ RO1RO2高有效）
异步置 9（ SO1SO2高有效）
计数 2─5─10 Q 0→ CP2,8421码计数
Q3 →CP 1,5421码计数特点：
逻辑图
11
1,0,0,1
,1
03
0123
QQ
QQQQ
RRSS 02010201 时当优先置表现输出
9
1001,0123
QQQQ
Q0 Q1 Q2 Q3
1
1 1 1 1
F0 F1 F2 F3
① J0 =1 K0 = 1,CP0＝ CP0入 Q0,0→1→ 0 → 二进制
1
11
1
3123
22
131
KQQJ
K J
K QJ
② → 五进制
CP1＝ CP1入
CP2＝ Q1
CP3＝ CP1入
Q3 Q2 Q1,
000→001→010
→011→100→ 000
图形符号
R01R02 =11→CT ＝ 0→ 清零
S01S02 =11→Z3 ＝ 1
3CT＝ 1→Q A=1
3CT＝ 4→Q DQCQB =100
→ Q DQCQBQA =1001,置 9。
＝ 0
＝ 1
＝ 100
传统符号
Q3Q2Q1 Q0,
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
0 0 0 0
8421码,5421码
Q0 Q3Q2Q1,
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
0 0 0 0
Q3Q2Q1,
000
001
010
011
100
Q0,
0
1
CP入
CP入
8421码：
5421码：
（ 2）其它集成十进制计数器 （略）
160/162，类似二进制计数器的 161/163
190/192,…… 191/193
168 169
集成计数器小结,
进 制异 步 同 步异清、异置 异清 同清 加减可控 双时钟二进制 293(2-8-16) 161 163 191 193
十进制 290(2-5-10) 160 162 190 192
同步置数 可逆计数器
→ 单数
→ 双数常见的集成计数器芯片主要有十进制、十六进制,7位二进制,12位二进制,14位二进制等。
三、任意进制计数器和分频器任意进制计数器 只能用已有的计数器芯片 通过外电路的不同连接方式实现,即用组合电路产生复位、置位信号得到任意进制计数器。
1、计数容量小于集成芯片容量时，采用复位法和置位法。
（ 1）复位法：
利用 Cr或 Cr端，跳过多余状态，实现任意进制计数。
① 计数到 N时，清 0，
② 写 N=（ ） 2，全部 Q为 1的端相与非 → Cr
(相或 → Cr)。
③ 清 0不可靠时，加门延时或 RS锁存器异步复位法适用于异步清 0
的集成计数器，当满足清 0条件时，立即清 0。
解：① N=（ 0110） 2
② RO1RO2=Q2Q1，即 Q2 = RO2,Q1 = RO1
③ 计数状态表例：用 74LS290实现 N=6计数器
0 1 1 0
态序
Q3Q2Q1Q0
1
2
3
4
5
6
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
该状态稍纵即逝，
不构成稳定状态。
Cr1
0
0
0
0
1
0
0
1
1
0
0
0
0
1
0
1
0
1
0
0
0
0
0
1 2 3 4 5 6 7
CP
Q0
Q1
Q2
Q3
Cr
时序图
Cr
原理,
① 平时 /SD=1,只要 CP=↑则 /RD=↓
故 Q=Cr=0.
② 输出 =0110后,/SD=0 →Q=Cr=1.
③ 当 CP又回到 1后,/RD=0 故 Q=Cr=0
Q Q
SDRD
Cr
0
1 1
1
1
0 1
0
6 7
① 当输出＝ 0110时，
R01＝ R02＝ 1产生清
0脉冲 Cr。
计数器输出 → 0000 。
② Cr较窄，有时会清 0
不尽，如
0110→0100 发生错误。
③一般应用时加 RS锁存器。
加 RS锁存器后，
Cr展宽为 CP脉冲的低电平时间。
例：用 74LS163实现 N=6
① 写 N-1=（ ） 2，
② 全部 Q为 1的端与非 → Cr 同步复位法解,① N-1=(0101)2
② Cr =Q2Q0
③ 计数状态表态序
Q3Q2Q1Q0
1
2
3
4
5
6
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
适用于同步清 0的集成计数器，当满足清 0条件时，需等下一个 CP脉冲来到后才能清 0,多占一个 CP脉冲，故需 N－ 1。
0 Cr
ET
EP
利用 LD端重复置入某个数值，跳过多余状态，
实现任意进制计数。
① 置 0法,类似清 0法,利用端子不同（ LD）,完成任务相同。
(a)异步置 0,LD=全部 Q为 1端与非（计到 N时）。
(b)同步置 0,LD=全部 Q为 1端与非（计到 N-1时）。
（ 2）置数法同步置数，当满足置数条件时，需等下一个 CP脉冲来到后才能置数,多占一个 CP脉冲，
故需 N－ 1。
例,分别用 异步置 0(190/191,192/193等 )、
同步置 0（ 160/161,162/163等 ),实现 N=6计数。
① N=(0110)2
② LD =Q2Q1
解,异步置 0
③ 计数状态表态序
Q3Q2Q1Q0
1
2
3
4
5
6
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
满足置数条件，
立即置数，该状态不稳定。
同步置 0
① N-1=(0101)2
② LD =Q2Q0
③ 计数状态表态序
Q3Q2Q1Q0
1
2
3
4
5
6
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1 0 LD
ET
EP
最大数即十进制的 1001，十六进制的 1111，下一个状态自然归 0，显然，比置 0时多一个稳定状态（最大数状态），故异步置数,计到 (N-1)时置最大数 ;
同步置数,计到 (N-2)时置最大数。
例：异步置数 — 190/191(192/193)，实现 N=6。
② 利用 LD端值最大数
Q3Q2Q1Q0
＝ 0101时立即置数成 1001
① N-1=(0101)2
② LD =Q2Q0
③ 计数状态表态序
Q3Q2Q1Q0
1
2
3
4
5
6
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
1 0 0 1
190/192
1 0 0 1
例,同步置数 — 160/161,162/163实现 N=6
ET
EP
① N-2=(0100)2
② LD =Q3Q2Q1Q0
解,用 161/163实现
Q3Q2Q1Q0
＝ 0100时,
等到下一个 CP才置数成 1111
③ 计数状态表态序
Q3Q2Q1Q0
1
2
3
4
5
6
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
1 1 1 1
导致计数错误。后就将一直进行置数时，待置成仅取如
,
1 1 1 12 QLDLD?
为什么选用 4
个变量与非?
利用进位输出端，跳过计数值小的多余状态，置成有效循环状态中的最小数。
即异步置数,D=(最大数－ N)2，
同步置数,D=(模 N)2。
例：异步置数 — 190/191,192/193实现 N=6
③ 同步计数器用进位输出端置最小数
（异步计数器无进 /借位输出）
190
1 1 0 0
191,16进制,D＝ 1111－ 0110
＝ 1001
190,10进制,D＝ 1001－ 0110
＝ 0011
ET
EP
同步置数 — 160/161,162/163实现 N=6
161,16进制,D＝ 1111－ 0110＋ 1
＝ 1010
160,10进制,D＝ 1001－ 0110＋ 1
＝ 0100
ET
EP
0 0 1 0
160
（ 1） N=N1?N2，即 N分解为 N1 × N2,可采用串行进位方式 /并行进位方式。
串行 CP方式,以低位片的进位输出信号作为高位片的时钟输入信号。
并行 CP方式,以低位片的进位输出信号作为高位片的控制信号（使能），
两片的 CP同时接计数输入。
2、计数容量大于芯片容量时，采用多片级联组合的方法实现任意进制计数。
整体置 0方式整体置数方式串 行 CP方式并行 CP方式例,串行 CP方式 N=10× 10=100
并行 CP方式 N=10× 10=100
160/162 160/162
整体置 0方式,将 2片计数器连接成大于 N的计数器，
然后在计到 N时译出清 0信号 Cr=0，
将两个计数器同时清 0。
整体置数方式,将 2片计数器接成大于 N的计数器，
然后选定某一状态译出置数信号
LD=0，将两个计数器同时置入适当的状态，跳过多余状态。
（ 2）当 N为素数时，不能分解为 N1和 N2，采用整体置 0/
整体置数方式。
注,① 异步清 0法，可靠性差 ;
② 进位输出需另加译码电路。
例：整体置 0方式 — 用 2片 160实现 N=29（异步清 0）
ET
EP
ET
EP 160(2)160(1)
T213是任意模异步计数器，不需外界电路，可获得 2-16之间任意进制计数，且内部具有锁存功能，不会发生反馈竞态，工作可靠，按功能表连线即可。
例：整体置数方式 — 用 2片 160实现 N=29（同步置数）
160(1) 160(2)
ET
EP
ET
EP
3、集成任意进制计数器
（ 1）计数状态表
（ 2）复位信号和置位信号十位共有两次翻转
① 0,1001后，十位翻 1，个位清 0，
（可由暂态 0,1010产生）
② 1,0010后,十位翻 0,个位置 0001，
（可由暂态 1,0011产生）
四、特殊进制计数器（ 12翻 1）
1、用可逆计数器 74LS191实现
1,LD=QB?QD 用置 0法构成十进制计数
2,M=QE?QB 变加为减计数 (M=0时,加 ;M=1时,减 )
3,RD=QA?M 十位清 0，个位减 1
逻辑图：
故有控制方程：
① LD=QB?QD 用置 0法构成十进制计数。
QDQCQBQA＝ 1010时置 0→0000→ 产生触发器的 CP,使其由 0→1 。
② M=QE?QB 变加为减计数 (M=0时,加 ;M=1时,减 )
当计数到 1 0010时,M=1,变加为减。这样,下一个脉冲
(第 13个 CP)来时，个位由 0010减成 0001(完成个位归 1)。
③ RD=QA?M 十位清 0。
分析：
M在计数到 12（ 1 0010)时才为 M=1,在第 13个 CP使个位减
1（ QA=1）后。触发器清 0端 RD＝ 0 →Q E=0(完成十位清 0) 。
290,2－ 5－ 10异步计数器异步清 0，异步置数。
2、用 74LS290实现
③ 当 Q20Q23Q22Q21Q10 =1 0011时,(1)片置 1,(2)片清 0,
使 Q20Q23Q22Q21Q10 =0 0001，实现 12归 1的计数。
② 当 Q23Q22Q21Q10 组由 1001 → 0000时,产生十位的计数脉冲,Q20和由 0→1。
① 由 Q20和 Q23Q22Q21Q10 组成十位和个位。上电后全为 0。
Q3 Q2 Q1 Q0
CP2 CP1
RO1RO2 SO1SO2
二进制五进制组成十进制也可组成十进制
Q3 Q2 Q1 Q0
CP2 CP1
RO1RO2 SO1SO2
二进制五进制
Q23 Q22 Q21 Q20Q10
12归 1电路分析,
290（ 1） 290（ 2）
1→0
&
个位 十位说明,同样方法可实现
,7翻 1”,,30翻 1”等。
1、移位寄存器型计数器
（ 1）环形计数器五、主要应用
Q3Q2Q1Q0
1000 0100 0010 0001
设初始状态 =1000，则可依次循环变化,有效循环,
① 4个 D触发器构成的右移移位寄存器,首尾相接即 D0=Q3；
② 电路不能自启动；
（列无效状态的次态真值表，令次态为有效状态，求驱动方程，可得具有自启动能力的环形计数器。 ）
③ 优点,电路结构简单 ;有效状态只含一个 1（或 0）,不需要另加译码电路。
④ 缺点,状态利用率低。 24=16个状态中只用了 4个状态
(2n－ n个没用 )。
特点,
Q3Q2Q1Q0D0
（ 2） 扭 环形计数器
Q3Q2Q1Q0
Q3
D0
① 将反馈逻辑函数取为 D0=Q3，则构成扭环形计数器；
②有效循环,0000 1000 1100 1110
0001 0011 0111 1111
① 电路不能自启动 (同样可以设计为有自启动能力的扭环形计数器 )；
② 优点,状态利用率提高一倍，且每次状态更新只有一个触发器改变状态，因此译码时不会产生竞争冒险。
③ 缺点,状态利用率低。 24=16个状态中只用了 8个状态
(2n－ 2n个没用 )。
特点,
Q3Q2Q1Q0
Q3
D0
2、顺序脉冲发生器
（ 1）用移位寄存器构成环形计数器就是一个顺序脉冲发生器,CP端不断输入系列脉冲时,Q0— Q3端将依次输出正脉冲，并不断循环。
在电路的多个输出端依次发出脉冲。
（ 2）用集成计数器和译码器实现
&
0
0
0
0
① 161构成八进制计数器,Q2Q1Q0＝ 000～ 111，产生 138的译码输入。
② 138在 Q2Q1Q0的作用下，依次从 /P0～ /P7输出一个负脉冲。
③ CP=↑ 时,Q2Q1Q0准备好地址 ; CP=↓(/CP=↑) 时,译码输出。
说明,
—— 一组特定的串行数字信号称为序列信号，
产生序列信号的电路称为序列信号发生器。
例,8进制计数器和 8选 1数据选择器组成 11101000序列信号。
3、序列信号发生器
（ 1）用计数器和数据选择器实现
（修改 D0-D7的高、低电平值即可得任意序列信号）
例,用 3位移位寄存器产生 00010111序列信号。
（设序列信号位数为 m，移位寄存器位数为 n，应取 2n≥m ）
① 列移位状态表
② 确定 D0的取值：
求驱动方程为：
D0 =Q2Q1Q0+Q2Q0 +Q2Q1
（ 2）用移位寄存器加反馈电路实现态序 序列 Q2 Q1 Q0 D0
0 0 0 0 1
1 0 0 0 1 0
2 0 0 1 0 1
3 0 1 0 1 1
4 1 0 1 1 1
5 0 1 1 1 0
6 1 1 1 0 0
7 1 1 0 0 0
8 1 0 0 0 1
1 1 1
1
00 01 11 10
0
1
Q1Q0
Q2
D0
设定初始状态
③ 逻辑图
Q0 Q1 Q2
D0 =Q2Q1Q0+Q2Q0 +Q2Q1
若反馈式移位寄存器的反馈函数为异或函数，则产生的脉冲序列信号为线性脉冲序列。若异或反馈函数设计的合适，可得循环长度最长的线性脉冲序列，即 M序列，码长为 m＝ 2n－ 1。
（ 3） M序列发生器例：设计 M序列信号 111100010011010 发生器。
解：
① 列移位状态表分析：序列长度 P＝ 15，需用 4个触发器，
序列信号助记为 111 1000 1001 1010＝ 7 8 9 10
确定初始状态；
确定移位方向；
确定移入数据。
方法,
4 1 0 0 0 1 0
5 0 0 0 1 0 0
6 0 0 1 0 0 1
7 0 1 0 0 1 1
15 0 1 1 1 1 0
8 1 0 0 1 1 0
9 0 0 1 1 0 1
10 0 1 1 0 1 0
11 1 1 0 1 0 1
12 1 0 1 0 1 1
13 0 1 0 1 1 1
14 1 0 1 1 1 1
① 列移位状态表（续）
② 确定 D0的取值：
求驱动方程为：
230 QQD
序列信号,111 1000 1001 1010
态序 序列 Q3Q2Q1Q0 D0
0 1 1 1 1 0
1 1 1 1 1 0 0
2 1 1 1 0 0 0
3 1 1 0 0 0 1
111110
11
111101
00
10110100Q3Q2Q1Q0
D0
③ 逻辑图注：在序列组合中缺少 0000状态，使其不能自启动，修改反馈逻辑函数可使电路具有自启动功能。
0123230 QQQQQQD
230 QQD
0123230 QQQQQQD
具有自启动功能 逻辑图：
时序电路 典型一般 同步异步 脉冲电平
§ 3 一般时序电路寄存器、移位寄存器、计数器。
任何时序逻辑命题。
① 组合电路门构成
②存储电路主要由触发器构成时序电路一般组成：
一、同步时序电路的分析
（ 1）分析电路组成，确定组合电路部分和存贮电路部分；
（ 2）写出组合电路的全部输出函数和控制函数；
（ 3）列组合电路状态真值表和时序电路次态真值表；
（ 4）建立时序电路的状态表和状态图；
（ 5）功能描述。
同步时序电路的特点：
①有统一的 CP；
②状态的更新在 CP的上升沿（ ↑）或下降沿（ ↓） 。
③无 CP时，如有外输入 X的变化，会引起输出（组合电路的输出）的变化，但存储电路的状态不变。
分析方法：
举例：分析已知逻辑电路图存贮部分,
2个 JK触发器 ;
组合部分,
由与非门、异或门、反相器构成。
（ 1）组成：
J0=K0=1,J1=K1=X⊕ Q0
0101 QQXQQXZ
（ 2）组合输出：
控制函数：
nn QQ 010 XQQQ nnn 0111
（ 3）状态真值表和次态真值表 0101 QQXQQXZ
J0=K0=1,J1=K1=X⊕ Q0
列出输入及触发器状态的各种组合。 求出相应的输出及次态。
如：
由 XQ1Q0=000
求出,Z＝ 0
J1=0
K1=0
由 J1=K1 =0
→ Q 1n+1 =0
由 J0=K0=1，
→ Q0n+1 =1
（ 3）状态真值表和次态真值表 0101 QQXQQXZ
J0=K0=1,J1=K1=X⊕ Q0
列出输入及触发器状态的各种组合。 求出相应的输出及次态。
如：
由 XQ1Q0=011
求出,Z＝ 1
J1=1
K1=1
由 J1=K1 =1
→ Q 1n+1 =0
由 J0=K0=1，
→ Q0n+1 =0
（ 3）状态真值表和次态真值表 0101 QQXQQXZ
J0=K0=1,J1=K1=X⊕ Q0
列出输入及触发器状态的各种组合。 求出相应的输出及次态。
如：
由 XQ1Q0=111
求出,Z＝ 0
J1=0
K1=0
由 J1=K1 =0
→ Q 1n+1 =1
由 J0=K0=1，
→ Q0n+1 =0
余类推。
（ 4）状态表和状态图由状态真值表和次态真值表可得状态表和状态图状态表
① 如：原态＝ 00时，
X＝ 0：次态＝ 01,Z＝ 0；
X＝ 1：次态＝ 11,Z＝ 1。
② 余类推
（ 4）状态表和状态图由状态真值表和次态真值表可得状态表和状态图状态图状态表
Q0
CP
X
Q1
Z
Z’
① ② ③ ④ ⑤ ⑥ ⑦ ⑧
0
0
0
0 若 Z’＝ ZCP
时的波形，
见书 P163
⑨
0
1
0
0
0
0
1
0
0
1
1
0
1
0
0
1
1
1
1
0
1
0
1
0
1
1
0
0
1
0
0
1
1
1
1
0
（ 6）功能：
JK触发器构成的同步可逆四进制计数器，
X=0加计数,X=1减计数。
（ 5）时序图
（ 1）分析功能要求，建立原始状态图、状态表；
（ 2）状态化简（消去多余状态，得最简状态）；
（ 3）进行状态分配（编码）得二进制状态表；
（ 4）确定触发器个数、类型，作激励表；
（ 5）求输出函数、控制函数；
（ 6）画逻辑图。
二、同步时序电路的设计方法：
例例设电路共有 M个状态，编码位数 n
为,2n-1 < M ≤2 n触发器数目一般等于编码位数 n。
依题意，具有一个串行输入端 X，一个检测结果端 Z。
若输入 X,010011011100111101
则输出 Z,000000000100001100
需要记忆的输入有 1,11,111和初态共 4个状态。
设初态为 S0，收到 1后为 S1，收到 11后为 S2，收到 111后为
S3，得：
设计举例：
用 JK触发器设计一个 111序列检测器，即检测到输入为 111时，输出为 1，否则为 0。
（ 1）建立原始状态图原始状态图,原始状态表：
初态为 S0，收到 1后为 S1，收到 11后为 S2，收到 111后为 S3
（ 2）状态化简观察可知，原始状态表中 S2,S3输出相同、次态相同，
故 S2,S3等价，将 S2消替代 S3
得到 简化状态表、状态图：
等价条件,同一输入,输出相同；
次态：相同、不变等。
（ 3）状态分配（编码）
3个状态需 2位二进制编码选 S0＝ 00,S1＝ 01,S2＝ 11
得二进制状态表：
原则：
① 次态相同，现态相邻；
②同一现态，次态相邻；
③输出相同，现态相邻。
满足 ①有,(S1,S2)
满足 ②有,(S0,S1),(S0,S2)
满足 ③有,(S0,S1) X
Q 0 1
00
01
11
00/0 01/0
00/0 11/0
00/0 11/1
高低
（ 4）确定触发器，作激励表：
0 1
J=1 K=? J =?
K =0
J =0
K =?
J=? K=1
2位编码，
选 2个触发器。
X Q1 Q0 Q1n＋ 1 Q0n＋ 1 J1 K1 J0 K0 Z
0
0
0
0
1
1
1
1
0 0
0 1
──
1 1
0 0
0 1
──
1 1
0 0
0 0
─ ─
0 0
0 1
1 1
─ ─
1 1
XQ 0 1
00
01
11
00/0 01/0
00/0 11/0
00/0 11/1
0? 0?
0 1
1? 1
0? 1?
1 0
0? 0
0
0
0
0
0
0
1
X Q1 Q0 Q1n＋ 1 Q0n＋ 1 J1 K1 J0 K0 Z
0
0
0
0
1
1
1
1
0 0
0 1
──
1 1
0 0
0 1
──
1 1
0 0
0 0
─ ─
0 0
0 1
1 1
─ ─
1 1
0? 0?
0 1
1? 1
0? 1?
1 0
0? 0
J1
dd101
dd000
10110100
Q1Q0
X
0
0
0
0
0
1
Z
d1001
d0000
10110100
Q1Q0
X
1 XQZ?
01 XQJ?
K1
d0dd1
d1dd0
10110100
Q1Q0
X
XK?1
同理,XJ?0
XK?0
（ 5）输出方程,控制方程
（ 6）逻辑图 1 XQZ? 01 XQJ?
XK?1
XJ?0
XK?0
（ 7）有关自启动的说明如果电路进入无效状态（ 10）时，应检查电路能否转入正常状态（ 00,01,11）及输出是否正确（ Z＝ 0）。
1 XQZ? 01 XQJ?
XK?1
XJ?0
XK?0
X Q1 Q0 Q1n＋ 1 Q0n＋ 1 Z
0
1
1 0
1 0
0 0
1 1
0
1
)( 1011011 QQXXQQXQQ n
XXQQXQ n 0010
可得：
故需对 Z进行修正。
出错原因：此处 d取了 1。
Z
d1001
d0000
10110100
Q1Q0
XZ
01001
d0000
10110100
Q1Q0
X
01 QXQZ?
修正为 即可。
由状态方程：
修正电路（略）
转入有效状态，正确本章要求
⒈ 掌握移位寄存器的设计、分析方法。
⒉掌握计数器的分析（同步、异步）、设计（同步）方法。
⒊熟练掌握集成移位寄存器、集成计数器的应用。
⒋熟练掌握序列码发生器的分析与设计。
⒌熟练掌握一般同步时序电路的分析方法。
⒍掌握一般同步时序电路的设计方法。
6.5 6.7 6.8 6.12
6.13 6.14 6.15 6.18
作业,
本章完确定原始状态原则：
①输入输出不同组合设为不同状态；
②输入输出相同时，看输入对下一输出作用，
不同则设新状态。
（ 1）建立原始状态图
① 确定电路的输入、输出变量；
②确定电路应当包括的状态个数；
③确定状态转移方向。
步骤：
一般不把 CP作输入信号，而只作为定时信号。
宁多勿漏，确保能实现功能。
例 1 模 5的加 1、加 2计数器，当返回状态 0时，有进位输出。 试作原始状态图、原始状态表。
输入,1个,X＝ 0时：加 1
X＝ 1时：加 2
输出,1个，设为 Z，模 5时 Z＝ 1，其余 Z=0。
状态,5个,S0,S1,S2,S3,S4分别对应计数器值为
0,1,2,3,4时的状态。
S0
S1
S2S3
0/0
1/0
S4
0/0
0/0
0/0
0/1
1/0
1/0
1/1
1/0
XS 0 1
S0
S1
S2
S3
S4
S1/0 S2/0
S2/0 S3/0
S3/0 S4/0
S4/0 S0/1
S0/1 S1/0
X/Z
返回
（ 2）状态化简：合并等价状态。
S0 S1
S2S3
0/0
1/1
1/00/00/0
1/1
1/0
0/0
输入 X=0时输入 X=1时
S3,S2等价 S0
S1S2
1/0
0/0
1/0
0/0
1/1
0/0
返回同一输入,输出相同。
判别原则次态相同不变、交错循环或互为隐含条件必要条件
第一节 寄存器
第二节 计数器
第三节 一般时序电路数字逻辑电路 组合逻辑电路 —— 组合电路时序逻辑电路 —— 时序电路功能上,任何时刻的稳定输出，不仅 与 该时刻 输入有关,还 与 电路 原状态有关,即与以前的输入有关。
结构上,由组合电路和存贮电路组成。
时序电路特点时序电路一般结构按有无统一时钟脉冲分同步 —— 有统一 CP，状态变更与 CP同步。
异步 —— 无统一 CP，状态变更不同步，逐级进 行。
时序电路分类按输出信号特点分米里型 —— 输出信号不仅与存贮状态有关,还与外部输入有关。
莫尔型 —— 输出信号仅与存贮状态有关。
按通用性功能分典型时序 —— 移存器、计数器、序列信号发生 /检测器一般时序 —— 任意时序逻辑命题外部输入改变存储状态,状态改变输出时序电路的状态表和状态图状态表 反映时序电路的输出 Z、次态 yn＋ 1、输入 x和现态 yn之间的逻辑关系和状态转换规律的表格。
Q1Q0
0 0
0 1
1 0
1 1
11/1
00/0
01/0
10/0
01/0
10/0
11/0
00/1
0 1
X现态输入次态 /输出减计数 加计数状态图表示时序电路的状态、状态转换条件、方向、及状态转换规律。
米里型莫尔型
y n y n＋ 1
X/Z
（输出与状态、
输入有关）
（输出仅与状态有关） y n/Z y n＋ 1 /Z
X
实际时序电路中,若有 n个触发器 (记忆单元 ),
一般有 N个状态,2n-1≤N≤2 n。
暂时存放数据或二进制代码的电路。
分类 数码寄存移位寄存
1、功能 —— 接收、存贮、传送数码。
2、构成 —— 一个触发器能存一位二进制信息，存 n位 B
码要用 n个触发器；
各种触发器均可，但以 D触发器构成最简单。
§ 1 寄存器寄存器：
一、数码寄存器
3、分类 —— 有单拍、双拍之分单拍 —— 只要接收指令到，就可存贮。多用 D触发器。
双拍 —— 需要清零和接收两步完成，多 RS触发器。
拍：脉冲。
单拍 —— 用 1个 脉冲双拍 —— 用 2个 脉冲准备好数据，有 CP时
Qn＝ Dn
第 1拍：清零，
第 2拍：存数。
4、集成寄存器举例,74LS175
特点,①四位数码寄存器
② 由维持阻塞 D触发器构成
③ 附加控制功能 —— 异步清零注,有的 寄存器还具有 三态控制、保持控制等功能。
（如 CC4076）
74LS175工作波形
t1 t2 t3
Q0
Rd
D0
cp
cp
Rd=1,清 0
D1 D2 D3,Q1 Q2 Q3波形略存 1
个数据占用 1
个
cp
功能,寄存，移位。
构成,相同的寄存单元（无空翻触发器）
共用统一的时钟脉冲（同步工作）
分类,单向、双向二、移位寄存器移位：按指令 (cp),触发器状态可向左右相邻的触发器传递。
（ 1）电路,4个相同寄存单元 (4个 JK触发器 )；
同步 cp为移位指令；
Qn+1 =JQ+KQ 移 1(即,Qn+1 =1) → J=1,K=0
移 0(即,Qn+1 =0) → J=0,K=1
1、单向移位寄存器（ 4位，右移为例,JK触发器构成）
Q0 Q1 Q2 Q3
D
cp
RD
串入 (数据端 )
并出 (数据端 )
串出
（
数据端
）
（ 2）移位状态表并出
D
cp
Q0 Q1 Q2 Q3
RD
1 0 1 1→
状态 串入 移位脉冲
Q3 Q2 Q1 Q0 1 1 0 1
0 0 0 0 1 1 0 1 0
0 0 0 1 1 0 1 1
1 1 0 1 4
0 0 1 1 0 1 2
0 1 1 0 1 3
D
cp
Q0 Q1 Q2 Q3
RD
1 0 1 1→
（ 3）移位寄存器的工作波形
CP
D
Q0
Q1
Q2
Q3
① ② ③ ④ ⑤ ⑥ ⑦ ⑧
1 1 0 1
1
1 1
1
1
1
0
1
0
1
1
0
0
1
1
1
4个脉冲以后可从 Q0～ Q3并行 输出 1101
8个脉冲以后可从 Q3串行输出 1101
0 0 0 01 1 1
④①
1
②③⑧⑤⑥⑦
（ 1）选通门 —— 与或逻辑,2选 1数据选择器
1
F=AX+BX
X=1,F=A
X=0,F=B
A
B F&
X
≥
2、并行输入移位寄存器可预置数的 移位寄存器
X:控制信号
（ 2）电路（ 4位，右移,JK触发器构成 ）
X控制信号,X＝ 0，置数；
X＝ 1，右移。
Dr右移数据输入端。
D3～ D0并行数据输入端。
（ 3）移入数据可控的并行输入移位寄存器
Z
NXQMXQXDZ 333
33,1 NQQMZX
3,0 DZX 同步（并行）置数右移右移数据由 MN组合而定
M N Q3n+1
0 0 置 0
0 1 Q3不变
1 0 Q3计翻
1 1 置 1
3、双向移位寄存器加选通门构成。
X控制信号,X＝ 0，左移，
X＝ 1，右移,Dr右移数据输入端；
DL左移数据输入端。
双向移位寄存器示例,X控制信号,X＝ 0，左移，
X＝ 1，右移，
（ 1） 74LS194：
4、集成双向移位寄存器 4位,194,195等
8位,164,198等输入
Cr
清零
CP
时钟
01 S S
制控串行输入 并行输入号序输出
RL D D
右移左移 3210 DDDD 3210 QQQQ
说明功能
1
2
3
4
5
6
7
8
0
1
1
1
1
1
1
1
×
1
↑
↑
↑
↑
↑
↑
× ×
× ×
1 1
1 0
1 0
0 1
0 1
0 0
× ×
× ×
× ×
1 ×
0 ×
× 1
× 0
× ×
××××
××××
D0 D1 D2 D3
××××
××××
××××
××××
××××
0 0 0 0
Q00 Q10 Q20 Q30
D0 D1 D2 D3
Q1n Q2n Q3n 1
Q1n Q2n Q3n 0
1 Q0n Q1n Q2n
0 Q0n Q1n Q2n
Q00 Q10 Q20 Q30
除清持保并行置数串入左移串入左移串入右移串入右移持保左移,右移,并入,保持 — 4种功能，
双变量控制 S1,S0。 (功能表 P142)功能：
M 03
无“○”表示上升沿有效。
附：图形符号
公共控制框
总限定符号,SRG4
方式关联 M0～ M3,四种方式
M0— 方式 0 保持
M1— 方式 1 右 (下 )移
M2— 方式 2 左 (上 )移
M3— 方式 3 并入 (同步置数 )
控制关联 Cm,C4
公共输出框
（ 1）实现数据串 /并转换
（ 2）扩展应用,2片 194 实现 8位双向移位寄存器
5、移位寄存器的应用
（ 3）举例：
逻辑电路及 cp,S1,S0如图，说明功能，即 t4时刻，
输出 F与二进制 M,N在数值上的关系。假定 M,N的状态始终不变。
t
t4t3t2t1
t
t
t
S1
S0
cp1
cp2
注,283全加器
194双向移位寄存器
t
t4t3t2t1
t
t
t
S1
S0
cp1
cp2
解,
思路,按时间分析
t1,S1S0=11
→194 并行置数全加器输出
[283(2)283(1)]:
A口,0000M3M2M1M0
B口,0000N3N2N1N0 F=M+N
t2,S1S0=01 →194 右移
194执行,M× 2,N× 2→F=2M+2N
t3,S1S0=01 →194(1,2) 右移,194(3,4)维持 (无 cp2)
→F=2 × 2M+2N=4M+2N
t4,S1S0=01 →194(1,2) 右移,194(3,4)维持 (无 cp2)
→F=2 × 4M+2N=8M+2N 所以 t4时刻,F=8M+2N
构成,1个触发器有 2个状态，可计 2个二进制数 (0,1);
n个触发器有 2n个状态,可计 2n个数 (n位二进制数 )。
计数体制二进制非二进制
§ 2 计数器计数,累计输入脉冲的个数。
分类：
同步异步CP引入方式计数功能加计数减计数可逆计数构成方式
JK
D
RS
本节内容：
一,二进制计数器二,十进制计数器三,任意进制计数器四,特殊进制计数器五,主要应用
1、异步； 2、同步； 3、集成。
1、分析（同步、异步）；
2、设计（同步、异步）；
3、集成计数器。
1、复位法和置位法
2、级联组合的方法
1、移位寄存器型计数器
2、顺序脉冲发生器
3、序列信号发生器一、二进制计数器分析设计方法：
(1)分析计数状态表，找各触发器状态翻转的规律 ;
(2)根据所用触发器确定电路连线。
二进制计数器构成简单，规律性强，用观察法。
1、异步二进制计数器：
⑶ 要用于分频、定时，低速计数等。
⑴ 无统一 CP，输入时钟信号只作用于最低位触发器。
⑵ 各触发器间串行连接，即状态更新逐级进行。速度慢，可能会出现毛刺。
计数状态表：
（ 1）加计数分析：
④ F2 → 计数翻转，
CP2 →Q 1(1→0),
用 T’触发器
① 清零
② F0 → 计数翻转，
CP0→ 计数输入 cp，
用 T’触发器。
③ F1 → 计数翻转，
CP1 →Q 0(1→0),
用 T’触发器。
0 0 0
规律：
D触发器,CP 有效,CPi= Qi-1
JK触发器,CP 有效,CPi = Qi-1
低位触发器,CP入 → CP0，计翻；
余触发器：只在相邻低位 Q (由 1→0),有 CP,计翻。
由 JK触发器构成 T’触发器。由 D触发器构成 T’触发器。
电路
D触发器,CP 有效,CPi= Qi-1
JK触发器,CP 有效,CPi = Qi-1
低位触发器,CP入 → CP0，计翻；
余触发器：只在相邻低位 Q (由 1→0),有 CP,计翻。
逻辑图 （由 D触发器构成）
CP
Q0
Q1
Q2
Q3
从时序图可以看出，若计数输入脉冲频率为 f0，
则 Q0,Q 1,Q2,Q3端输出脉冲的频率依次为 f0 /2、
f0 /4,f0 /8,f0 /16，即为计数器的分频功能。
1
0
0
0
0
1
0
0
1
1
0
0
0
0
1
0
1
0
1
0
0
1
1
0
1
1
1
0
0
0
0
1
1
0
0
1
1
1
1
1
0
0
0
0
时序图
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
0
计数状态表：
（ 2）减计数分析：
④ F2 → 计数翻转，
CP2 →Q 1(0→1),
用 T’触发器
① 清零
② F0 → 计数翻转，
CP0→ 计数输入 cp，
用 T’触发器。
③ F1 → 计数翻转，
CP1 →Q 0(0→1),
用 T’触发器。 0 0 0
规律：
D触发器,CP 有效,CPi= Qi-1
JK触发器,CP 有效,CPi = Qi-1
低位触发器,CP入 → CP0，计翻；
余触发器：只在相邻低位 Q (由 0→1),有 CP,计翻。
电路：
时序图（略）
（ 3）可逆计数设置控制端 C，如设 C＝ 1时：加计数；
C＝ 0时：减计数。
加选通门即可实现。
电路：
⑴ 有统一的 CP，状态更新与 CP同步。共用信号源，
CP负载较重。
⑵速度快，主要用于构成任意进制计数器、地址计数器、脉冲发生器等。
（ 1）加计数给定状态表
2、同步二进制计数器：
分析：
① 清零同步计数器 CP0 = CP1 = CP2 = CP入
② F0 — 计翻,T触发器,T1=1
③ F1 — 计翻,T触发器,T2=Q0
④ F2 — 计翻,T触发器,T3=Q1Q0
T触发器,T=0时保持,T=1翻转
0 0 0
TKJ
QTD n
:
:
实现用实现用
JK
D
多用 JK 触发器。
逻辑图：
T1=1,T2=Q0,T3=Q1Q0,用 JK实现,J＝ K＝ T逻辑图
4位二进制加计数器
C＝ 1111，进位输出。
加控制端和选通门进行选择。
（ 2）减计数
10
01
012
T
QT
QQT
同理可得：
0
逻辑图
（ 3）可逆计数器：
3、集成二进制计数器异步,74LS197→
异步置数。异步清零,LDCr
74LS293→
清零。异步清零,1,0101?0202 RRRR
74LS393→
清零。＝异步清零,1 CrCr
双 16进制计数器
2－ 8－ 16进制计数器
cpA:2进制 cp,cpB:8进制 cp。
7位,CC4024
12位,CC4040
14位,CC4060
清零。＝异步清零,1 MrMr
清零。＝异步清零,1 MrMr
4位：
同步：
74161— 异清 (Cr)、同置 (LD),使能 ETEP,进位 Co=ETQ3Q2Q1Q0
74163— 同清 (Cr)、同置 (LD),使能 ETEP,进位 Co=ETQ3Q2Q1Q0
74LS191(16，可逆 )— 无清、异置 (LD)、
控制端 D/U (=1减,=0加 )
74LS193(16，双时钟 )— 异清 (Cr)、异置 (LD),
时钟 CPU=↑,CP D =1:加
CPU=1,CPD = ↑,减
74LS169(16可逆 )— 无清、同置 (LD),
控制端 D/U (=1减,=0加 )
使能 S1S0:S1+S0=0,计数同步清 0/置数，在满足清 0条件后，
需等下一个 cp到来后才执行清 0/置数。
可组成 2-8-16进制计数器
（ 1） 74293— 4级 JK触发器（异步 4位二进制计数器）
Q3Q0 Q1 Q2
功能表符号计数 CPA＝ CP入,二进制,Q0输出
CPB ＝ CP入,八进制,Q3Q2Q1输出
CPA＝ CP入,且 CPB ＝ Q0,十六进制,Q3Q2Q1Q0输出。
CP入
16进制连接
74161功能表,P149
（ 2） 74161/74163（同步 4位二进制计数器）
输入
Cr
清零
LD
置数
PT E E
能使据数输出
cp
时钟
3210 DDDD
3210 QQQQ
0
1
1
1
1
×
0
1
1
1
× ×
× ×
1 1
0 1
× 0
×
↑
↑
×
×
××××
D0 D1 D2 D3
××××
××××
××××
0 0 0 0
D0 D1 D2 D3
计数保持,C0＝ 0
保持
Co=ETQ3Q2Q1Q0
同步置数
（ 2） 74161/74163（续）
特点,清零,Cr低有效同步置数,LD低有效。
74163同步清零。
74161异步清零。
2个使能端 ET,EP均为 1：计数。
进位输出,CO=ETQ3Q2Q1Q0
输入
Cr
清零
LD
置数
PT E E
能使据数输出
cp
时钟
3210 DDDD
3210 QQQQ
0
1
1
1
1
×
0
1
1
1
× ×
× ×
1 1
0 1
× 0
×
↑
↑
×
×
××××
D0 D1 D2 D3
××××
××××
××××
0 0 0 0
D0 D1 D2 D3
计数保持,C0＝ 0
保持 Co=ETQ3Q2Q1Q0
普通符号公共控制框，公共输出框；
总限定符号,CTR4(DIV16);
方式关联 M1,M2;
与关联 G3,G4;
控制关联 C5。
图形符号
0 0 0 000 0123 ＝，＝如①,QQQQCT ＝Cr?
115,11 0＝且＝＝②,CG3 E T CT ＝
＝DQCcp
,＝M＝LD
nn
D"
15且有
1105,1",③
Ccp
,＝
,＝
,＝M＝LD
计数。进行时有当④
""
,
G1E
G1E
"
P
T
15
14
13
121:4,3,2"
低位全 1，高位进位（加 1计数） 。
扩展应用：
级联原则：
3片 74161构成 12位同步计数器。
① 当 Q3Q2Q1Q0＝ 1111时,Co1＝ 1→E T2＝ EP2＝ 1,161(2)可计数,
Q3Q0 Q4 Q7 Q8 Q11
② 当 Q3Q2Q1Q0＝ 1111时,Co1＝ 1→E T3＝ 1，
且 Q7Q6Q5Q4＝ 1111时,Co2＝ 1→E P3＝ 1,161(3)可计数,
（ 3） 74191（同步 4位二进制可逆计数器）
特点：
① 异步置数,LD低有效。
② 使能控制端 S,S=1 保持； S=0，计数
③ 加 /减控制端（ D/U）,=0 加计数
=1 减计数
④ 进 /借位输出端 Co/Bo，当加计数到 15,或减计数到 0时,Co/Bo=1,宽度为 cp周期的 正 脉冲。
⑤ 串行时钟输出端 RCo，在 Co/Bo=1时,Rco＝ 0，
宽度为 cp周期的 低 电平的脉冲。
多级级连时，可接后级的 S端。
功能表符号
（ 4） 74193（同步 4位二进制可逆计数器，双时钟）
① 异清 (Cr):Cr＝ 1,CT＝ 0
② 加计数,
CPD =1→G2=1 且 CPU=↑
③ 减计数,
CPU =1→G1=1 且 CPD=↑
④ 异置 (LD):LD=0,Qn=Dn
⑤ Bo:加计数 =1111时,Bo=0
⑥ Co:减计数 =0000时,Co=0
1、十进制计数器的分析方法,①由逻辑图写输出方程、触发器的驱动方程
(即 J,K; D; R,S的表达式 )
② 将驱动方程代入特征方程，得计数器的状态方程
(即 Qn+1的方程 )
③ 列计数状态表，画状态图、时序图
④检查自启动
⑤确定逻辑功能二、十进制计数器
① 十进制计数：常用，便于显示。
②分析设计时直接观察有困难，有一套分析设计方法。
已知逻辑图（ 1）同步十进制加计数器的分析说明,① 同步计数,CP1= CP2= CP3= CP4= CP入
②由 JK触发器构成。
③异步清 0端 RD。
① 输出方程
② 驱动方程
100 KJ
30QQC?
0122 QQKJ
01
301
QK
QQJ
03
0123
QK
QQQJ
③ 计数器状态方程 010 QQ n
1010311 QQQQQQ n
21020112 QQQQQQQ n
30301213 QQQQQQQ n
nnn QKQJQ 1
③ 依次设初态求次态及输出，得状态表、
状态图、时序图。 状态表
010 QQ n
1010311 QQQQQQ n
21020112 QQQQQQQ n
30301213 QQQQQQQ n
30QQC?
如：原态
0 1 0 00123?QQQQ
可求得 次态为,0101
如：原态 10010123?QQQQ
可求得 次态为,0000
输出 为,C＝ 0
输出 为,C＝ 1
态序 状态 输出
N Q3 Q2 Q1 Q0 C
0 0 0 0 0 0
1 0 0 0 1 0
2 0 0 1 0 0
3 0 0 1 1 0
4 0 1 0 0 0
5 0 1 0 1 0
6 0 1 1 0 0
7 0 1 1 1 0
8 1 0 0 0 0
9 1 0 0 1 1
0 0 0 0 0 0
状态图时序图 (暂略 )
0000 0001 0010 0011
0100
0101011001111000
1001
/0 /0 /0
/0
/0
/0/0/0
/0
/1
状态输出
④ 自启动能力
4个触发器共 16种状态，只用 10种（有效状态） — 构成有效循环，尚余 6种状态（无效状态）未用。若由于某种原因电路进入无效状态，在 CP作用下能进入有效状态称具有 自启动能力 。
将无效状态作初态求次态及输出，可以判断自启动能力。
⑤ 功能,JK触发器构成的，具有自启动能力的同步
8421BCD十进制加计数器。
1010 1011 0100
010 QQ n
1010311 QQQQQQ n
21020112 QQQQQQQ n
30301213 QQQQQQQ n
1100 1101 0100
1110 1111 0000
状态图 时序图
（ 2）异步十进制加计数器说明,① 异步计数,CP1,CP2,CP3,CP4不同步。
②由 JK触发器构成。
③异步清 0端 RD。
CP0 CP1 CP2 CP3
① 时钟方程 ② 驱动方程
CP0=CP入 J0=K0=1
CP1=Q0 J1=Q3,K1=1
CP2=Q1 J2=K2=1
CP3=Q0 J3=Q2Q1,K3=1
CP0 CP1 CP2 CP3
时钟方程 驱动方程
CP0=CP入 J0=K0=1
CP1=Q0 J1=Q3,K1=1
CP2=Q1 J2=K2=1
CP3=Q0 J3=Q2Q1,K3=1
③ 计数器状态方程
CPQ) C PQKQ(JQ nnnn 1
，保持不变。表示无）＝（即可翻转。有效沿有
CP1 CP
,CP
,0
1
CP
CP
Q0n+1 = Q0 CP0↓ + Q0 CP0↓
Q1n+1 =（ Q3 Q1） CP1↓ + Q1 CP1↓
Q2n+1 = Q2 CP2↓ + Q2 CP2↓
Q3n+1 =（ Q2 Q1） Q3 CP3↓ + Q3 CP3↓
异步顺序,CP入 — Q0
Q1 — Q2
Q3
④ 状态表
⑤ 自启动能力 (似同步计数器,自行分析 )
⑦ 功能,JK触发器构成的具有自启动能力的异步
8421BCD十进制加计数器。
⑥ 状态图
① 由设计要求确定触发器个数 n,2n-1<N<2n ;
② 列计数状态表，激励表 ;
③ 求驱动方程、输出方程 ;
④ 检查自启动 ;
⑤ 画逻辑图。
（ 1）设计一个 8421BCD同步 加计数器
① 触发器个数 n=4，选 JK 触发器。
② 列计数状态表，激励表。
2、十进制计数器的设计方法：
0 1
J=1 K=? J =?
K =0
J =0
K =?
J=? K=1计数状态表：
同步加计数器有统一的 CP。
JK确定举例：
Q0:0→1
J0K0＝ 1×
Q1:0→0
J1K1＝ 0×
Q2:0→0
J2K2＝ 0×
Q3:0→0
J3K3＝ 0×
第 1拍
0 1
J=1 K=? J =?
K =0
J =0
K =?
J=? K=1计数状态表：
同步加计数器有统一的 CP。
JK确定举例：
Q0:1→0
J0K0＝ × 1
Q1:0→1
J1K1＝ 1×
Q2:0→0
J2K2＝ 0×
Q3:0→0
J3K3＝ 0×
第 2拍
0 1
J=1 K=? J =?
K =0
J =0
K =?
J=? K=1计数状态表：
同步加计数器有统一的 CP。
JK确定举例：
Q0:1→0
J0K0＝ × 1
Q1:0→1
J1K1＝ 1×
Q2:1→1
J2K2＝ × 0
Q3:0→0
J3K3＝ 0×
第 6拍
0 1
J=1 K=? J =?
K =0
J =0
K =?
J=? K=1计数状态表：
同步加计数器有统一的 CP。
JK确定举例：
Q0:1→0
J0K0＝ × 1
Q1:0→0
J1K1＝ 0×
Q2:0→0
J2K2＝ 0×
Q3:1→0
J3K3＝ × 1
第 10拍
100 KJ0122 QQKJ
01
301
QK
QQJ
03 QK?0123 QQQJ?
同理得,
1
00
01
11
10
J3
Q3Q2
Q1Q0
× ×
× × × ×
× ×
00 01 11 10 00
01
11
10
K3
Q3Q2
Q1Q0
× ×
× × × ×
× ×
00 01 11 10
× × × ×
× × × ×
100
01
11
10
J2
Q3Q2
Q1Q0
× ×
× ×
× ×
00 01 11 10
× × × ×
00
01
11
10
K2
Q3Q2
Q1Q0
× ×
× × × ×
× ×
00 01 11 10
× × × ×
1
③ 求驱动方程、输出方程
⑤ 画逻辑图设无效状态为初态,代入特性方程求出次态进行判别。
④ 检查自启动（自行分析）
输出方程驱动方程
100 KJ
30QQC?
0122 QQKJ
01
301
QK
QQJ
03
0123
QK
QQQJ
CP0=CP入出现次数少余 CP尽量为相邻低位 Q
（ 2）设计一个 8421BCD异步十进制加计数器确定 CP原则：
分析：
① 清零
② F0→ 计数翻转 (T’)，
CP0=CP入
③ F1→ 计数翻转 (T’)，且当 Q0(1→0) 时翻转,故可利用 Q0
的变化作 CP1,取 CP1=Q0 。
④ F2→ 计数翻转 (T’)，且当 Q1(1→0) 时翻转,取 CP2=Q1 。
⑤ F3→ 计数翻转 (T’),取 CP2=Q0 。
Q3不满足 Q2
(1→0) 时翻转的条件（ 9→0 时），
故 CP3≠Q 2 。
根据 CP0～ CP3 的取值，各触发器形成 CP的情况：
＝ 1：有 CP脉冲；
＝ 0：无 CP脉冲。
确定为,
CP0=CP入,
CP1=Q0，
CP2=Q1，
CP3=Q0
① 状态表、激励表 0 1
J=1 K=? J =?
K =0
J =0
K =?
J=? K=1
JK确定举例：
Q0:0→1
J0K0＝ 1×
Q1:无 CP1
→ 保持
Q2:无 CP2
→ 保持
Q3:无 CP3
→ 保持第 1拍
CP0=CP入,CP1=Q0,CP2=Q1,CP3=Q0
① 状态表、激励表 0 1
J=1 K=? J =?
K =0
J =0
K =?
J=? K=1
JK确定举例：
Q0:1→0
J0K0＝ × 1
Q1:0→1
J1K1＝ 1×
Q2:无 CP2
→ 保持
Q3,0→0
J3K3＝ 0×
第 2拍
CP0=CP入,CP1=Q0,CP2=Q1,CP3=Q0
① 状态表、激励表 0 1
J=1 K=? J =?
K =0
J =0
K =?
J=? K=1
JK确定举例：
Q0:1→0
J0K0＝ × 1
Q1:1→0
J1K1＝ × 1
Q2:1→0
J2K2＝ × 1
Q3:0→1
J3K3＝ 1×
第 8拍
CP0=CP入,CP1=Q0,CP2=Q1,CP3=Q0
① 状态表、激励表 0 1
J=1 K=? J =?
K =0
J =0
K =?
J=? K=1
JK确定举例：
Q0:1→0
J0K0＝ × 1
Q1:0→0
J1K1＝ 0×
Q2:无 CP2
→ 保持
Q3:1→0
J3K3＝ × 1
第 10拍
CP0=CP入,CP1=Q0,CP2=Q1,CP3=Q0
② 驱动方程
J0=K0=1
由激励表，
利用卡诺图化简，求得：
J2=K2=1
J3=Q2Q1
K3=1
J1=Q3
K1=1
③ 检查自启动（自行分析）
④ 画逻辑图（略）
3、集成十进制计数器异步,74LS196(2－ 5－ 10)→
两个 CP:CPA↑ 2 进制,CPB↑ 5 进制异步置数。异步清零,LDCr
74LS290(2－ 5－ 10)→
两个 CP:CPA↓ 2 进制,,CPB↓ 5 进制
,
1,
01
0101
优先。置异步置清零异步清零，
9,9;
02
0202
SS
RRRR?
同步：
74160— 异清 (Cr)、同置 (LD),(类似 74LS161)
74162— 同清 (Cr)、同置 (LD),(类似 74LS163)
74LS190(十进制 可逆 )— 无清、异置 (LD)、
控制端 D/U (=1减,=0加 )(类似 74LS191)
74LS192(双时钟 )— 异清 (Cr)、异置 (LD),
时钟 CPU=↑,CP D =1:加
CPU=1,CPD = ↑,减 (类似 74LS193,CC40192)
74LS168(十进制 可逆 )— 无清、同置 (LD),
控制端 D/U (=1减,=0加 )
使能 S1S0:S1+S0=0,计数 (类似 74LS169,CC4510)
功能表
（ 1） 74LS290（异步 2─5 ─10进制加计数器）
置
9
优先异步清 0（ RO1RO2高有效）
异步置 9（ SO1SO2高有效）
计数 2─5─10 Q 0→ CP2,8421码计数
Q3 →CP 1,5421码计数特点：
逻辑图
11
1,0,0,1
,1
03
0123
QQQQ
RRSS 02010201 时当优先置表现输出
9
1001,0123
QQQQ
Q0 Q1 Q2 Q3
1
1 1 1 1
F0 F1 F2 F3
① J0 =1 K0 = 1,CP0＝ CP0入 Q0,0→1→ 0 → 二进制
1
11
1
3123
22
131
KQQJ
K J
K QJ
② → 五进制
CP1＝ CP1入
CP2＝ Q1
CP3＝ CP1入
Q3 Q2 Q1,
000→001→010
→011→100→ 000
图形符号
R01R02 =11→CT ＝ 0→ 清零
S01S02 =11→Z3 ＝ 1
3CT＝ 1→Q A=1
3CT＝ 4→Q DQCQB =100
→ Q DQCQBQA =1001,置 9。
＝ 0
＝ 1
＝ 100
传统符号
Q3Q2Q1 Q0,
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
0 0 0 0
8421码,5421码
Q0 Q3Q2Q1,
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
0 0 0 0
Q3Q2Q1,
000
001
010
011
100
Q0,
0
1
CP入
CP入
8421码：
5421码：
（ 2）其它集成十进制计数器 （略）
160/162，类似二进制计数器的 161/163
190/192,…… 191/193
168 169
集成计数器小结,
进 制异 步 同 步异清、异置 异清 同清 加减可控 双时钟二进制 293(2-8-16) 161 163 191 193
十进制 290(2-5-10) 160 162 190 192
同步置数 可逆计数器
→ 单数
→ 双数常见的集成计数器芯片主要有十进制、十六进制,7位二进制,12位二进制,14位二进制等。
三、任意进制计数器和分频器任意进制计数器 只能用已有的计数器芯片 通过外电路的不同连接方式实现,即用组合电路产生复位、置位信号得到任意进制计数器。
1、计数容量小于集成芯片容量时，采用复位法和置位法。
（ 1）复位法：
利用 Cr或 Cr端，跳过多余状态，实现任意进制计数。
① 计数到 N时，清 0，
② 写 N=（ ） 2，全部 Q为 1的端相与非 → Cr
(相或 → Cr)。
③ 清 0不可靠时，加门延时或 RS锁存器异步复位法适用于异步清 0
的集成计数器，当满足清 0条件时，立即清 0。
解：① N=（ 0110） 2
② RO1RO2=Q2Q1，即 Q2 = RO2,Q1 = RO1
③ 计数状态表例：用 74LS290实现 N=6计数器
0 1 1 0
态序
Q3Q2Q1Q0
1
2
3
4
5
6
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
该状态稍纵即逝，
不构成稳定状态。
Cr1
0
0
0
0
1
0
0
1
1
0
0
0
0
1
0
1
0
1
0
0
0
0
0
1 2 3 4 5 6 7
CP
Q0
Q1
Q2
Q3
Cr
时序图
Cr
原理,
① 平时 /SD=1,只要 CP=↑则 /RD=↓
故 Q=Cr=0.
② 输出 =0110后,/SD=0 →Q=Cr=1.
③ 当 CP又回到 1后,/RD=0 故 Q=Cr=0
Q Q
SDRD
Cr
0
1 1
1
1
0 1
0
6 7
① 当输出＝ 0110时，
R01＝ R02＝ 1产生清
0脉冲 Cr。
计数器输出 → 0000 。
② Cr较窄，有时会清 0
不尽，如
0110→0100 发生错误。
③一般应用时加 RS锁存器。
加 RS锁存器后，
Cr展宽为 CP脉冲的低电平时间。
例：用 74LS163实现 N=6
① 写 N-1=（ ） 2，
② 全部 Q为 1的端与非 → Cr 同步复位法解,① N-1=(0101)2
② Cr =Q2Q0
③ 计数状态表态序
Q3Q2Q1Q0
1
2
3
4
5
6
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
适用于同步清 0的集成计数器，当满足清 0条件时，需等下一个 CP脉冲来到后才能清 0,多占一个 CP脉冲，故需 N－ 1。
0 Cr
ET
EP
利用 LD端重复置入某个数值，跳过多余状态，
实现任意进制计数。
① 置 0法,类似清 0法,利用端子不同（ LD）,完成任务相同。
(a)异步置 0,LD=全部 Q为 1端与非（计到 N时）。
(b)同步置 0,LD=全部 Q为 1端与非（计到 N-1时）。
（ 2）置数法同步置数，当满足置数条件时，需等下一个 CP脉冲来到后才能置数,多占一个 CP脉冲，
故需 N－ 1。
例,分别用 异步置 0(190/191,192/193等 )、
同步置 0（ 160/161,162/163等 ),实现 N=6计数。
① N=(0110)2
② LD =Q2Q1
解,异步置 0
③ 计数状态表态序
Q3Q2Q1Q0
1
2
3
4
5
6
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
满足置数条件，
立即置数，该状态不稳定。
同步置 0
① N-1=(0101)2
② LD =Q2Q0
③ 计数状态表态序
Q3Q2Q1Q0
1
2
3
4
5
6
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1 0 LD
ET
EP
最大数即十进制的 1001，十六进制的 1111，下一个状态自然归 0，显然，比置 0时多一个稳定状态（最大数状态），故异步置数,计到 (N-1)时置最大数 ;
同步置数,计到 (N-2)时置最大数。
例：异步置数 — 190/191(192/193)，实现 N=6。
② 利用 LD端值最大数
Q3Q2Q1Q0
＝ 0101时立即置数成 1001
① N-1=(0101)2
② LD =Q2Q0
③ 计数状态表态序
Q3Q2Q1Q0
1
2
3
4
5
6
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
1 0 0 1
190/192
1 0 0 1
例,同步置数 — 160/161,162/163实现 N=6
ET
EP
① N-2=(0100)2
② LD =Q3Q2Q1Q0
解,用 161/163实现
Q3Q2Q1Q0
＝ 0100时,
等到下一个 CP才置数成 1111
③ 计数状态表态序
Q3Q2Q1Q0
1
2
3
4
5
6
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
1 1 1 1
导致计数错误。后就将一直进行置数时，待置成仅取如
,
1 1 1 12 QLDLD?
为什么选用 4
个变量与非?
利用进位输出端，跳过计数值小的多余状态，置成有效循环状态中的最小数。
即异步置数,D=(最大数－ N)2，
同步置数,D=(模 N)2。
例：异步置数 — 190/191,192/193实现 N=6
③ 同步计数器用进位输出端置最小数
（异步计数器无进 /借位输出）
190
1 1 0 0
191,16进制,D＝ 1111－ 0110
＝ 1001
190,10进制,D＝ 1001－ 0110
＝ 0011
ET
EP
同步置数 — 160/161,162/163实现 N=6
161,16进制,D＝ 1111－ 0110＋ 1
＝ 1010
160,10进制,D＝ 1001－ 0110＋ 1
＝ 0100
ET
EP
0 0 1 0
160
（ 1） N=N1?N2，即 N分解为 N1 × N2,可采用串行进位方式 /并行进位方式。
串行 CP方式,以低位片的进位输出信号作为高位片的时钟输入信号。
并行 CP方式,以低位片的进位输出信号作为高位片的控制信号（使能），
两片的 CP同时接计数输入。
2、计数容量大于芯片容量时，采用多片级联组合的方法实现任意进制计数。
整体置 0方式整体置数方式串 行 CP方式并行 CP方式例,串行 CP方式 N=10× 10=100
并行 CP方式 N=10× 10=100
160/162 160/162
整体置 0方式,将 2片计数器连接成大于 N的计数器，
然后在计到 N时译出清 0信号 Cr=0，
将两个计数器同时清 0。
整体置数方式,将 2片计数器接成大于 N的计数器，
然后选定某一状态译出置数信号
LD=0，将两个计数器同时置入适当的状态，跳过多余状态。
（ 2）当 N为素数时，不能分解为 N1和 N2，采用整体置 0/
整体置数方式。
注,① 异步清 0法，可靠性差 ;
② 进位输出需另加译码电路。
例：整体置 0方式 — 用 2片 160实现 N=29（异步清 0）
ET
EP
ET
EP 160(2)160(1)
T213是任意模异步计数器，不需外界电路，可获得 2-16之间任意进制计数，且内部具有锁存功能，不会发生反馈竞态，工作可靠，按功能表连线即可。
例：整体置数方式 — 用 2片 160实现 N=29（同步置数）
160(1) 160(2)
ET
EP
ET
EP
3、集成任意进制计数器
（ 1）计数状态表
（ 2）复位信号和置位信号十位共有两次翻转
① 0,1001后，十位翻 1，个位清 0，
（可由暂态 0,1010产生）
② 1,0010后,十位翻 0,个位置 0001，
（可由暂态 1,0011产生）
四、特殊进制计数器（ 12翻 1）
1、用可逆计数器 74LS191实现
1,LD=QB?QD 用置 0法构成十进制计数
2,M=QE?QB 变加为减计数 (M=0时,加 ;M=1时,减 )
3,RD=QA?M 十位清 0，个位减 1
逻辑图：
故有控制方程：
① LD=QB?QD 用置 0法构成十进制计数。
QDQCQBQA＝ 1010时置 0→0000→ 产生触发器的 CP,使其由 0→1 。
② M=QE?QB 变加为减计数 (M=0时,加 ;M=1时,减 )
当计数到 1 0010时,M=1,变加为减。这样,下一个脉冲
(第 13个 CP)来时，个位由 0010减成 0001(完成个位归 1)。
③ RD=QA?M 十位清 0。
分析：
M在计数到 12（ 1 0010)时才为 M=1,在第 13个 CP使个位减
1（ QA=1）后。触发器清 0端 RD＝ 0 →Q E=0(完成十位清 0) 。
290,2－ 5－ 10异步计数器异步清 0，异步置数。
2、用 74LS290实现
③ 当 Q20Q23Q22Q21Q10 =1 0011时,(1)片置 1,(2)片清 0,
使 Q20Q23Q22Q21Q10 =0 0001，实现 12归 1的计数。
② 当 Q23Q22Q21Q10 组由 1001 → 0000时,产生十位的计数脉冲,Q20和由 0→1。
① 由 Q20和 Q23Q22Q21Q10 组成十位和个位。上电后全为 0。
Q3 Q2 Q1 Q0
CP2 CP1
RO1RO2 SO1SO2
二进制五进制组成十进制也可组成十进制
Q3 Q2 Q1 Q0
CP2 CP1
RO1RO2 SO1SO2
二进制五进制
Q23 Q22 Q21 Q20Q10
12归 1电路分析,
290（ 1） 290（ 2）
1→0
&
个位 十位说明,同样方法可实现
,7翻 1”,,30翻 1”等。
1、移位寄存器型计数器
（ 1）环形计数器五、主要应用
Q3Q2Q1Q0
1000 0100 0010 0001
设初始状态 =1000，则可依次循环变化,有效循环,
① 4个 D触发器构成的右移移位寄存器,首尾相接即 D0=Q3；
② 电路不能自启动；
（列无效状态的次态真值表，令次态为有效状态，求驱动方程，可得具有自启动能力的环形计数器。 ）
③ 优点,电路结构简单 ;有效状态只含一个 1（或 0）,不需要另加译码电路。
④ 缺点,状态利用率低。 24=16个状态中只用了 4个状态
(2n－ n个没用 )。
特点,
Q3Q2Q1Q0D0
（ 2） 扭 环形计数器
Q3Q2Q1Q0
Q3
D0
① 将反馈逻辑函数取为 D0=Q3，则构成扭环形计数器；
②有效循环,0000 1000 1100 1110
0001 0011 0111 1111
① 电路不能自启动 (同样可以设计为有自启动能力的扭环形计数器 )；
② 优点,状态利用率提高一倍，且每次状态更新只有一个触发器改变状态，因此译码时不会产生竞争冒险。
③ 缺点,状态利用率低。 24=16个状态中只用了 8个状态
(2n－ 2n个没用 )。
特点,
Q3Q2Q1Q0
Q3
D0
2、顺序脉冲发生器
（ 1）用移位寄存器构成环形计数器就是一个顺序脉冲发生器,CP端不断输入系列脉冲时,Q0— Q3端将依次输出正脉冲，并不断循环。
在电路的多个输出端依次发出脉冲。
（ 2）用集成计数器和译码器实现
&
0
0
0
0
① 161构成八进制计数器,Q2Q1Q0＝ 000～ 111，产生 138的译码输入。
② 138在 Q2Q1Q0的作用下，依次从 /P0～ /P7输出一个负脉冲。
③ CP=↑ 时,Q2Q1Q0准备好地址 ; CP=↓(/CP=↑) 时,译码输出。
说明,
—— 一组特定的串行数字信号称为序列信号，
产生序列信号的电路称为序列信号发生器。
例,8进制计数器和 8选 1数据选择器组成 11101000序列信号。
3、序列信号发生器
（ 1）用计数器和数据选择器实现
（修改 D0-D7的高、低电平值即可得任意序列信号）
例,用 3位移位寄存器产生 00010111序列信号。
（设序列信号位数为 m，移位寄存器位数为 n，应取 2n≥m ）
① 列移位状态表
② 确定 D0的取值：
求驱动方程为：
D0 =Q2Q1Q0+Q2Q0 +Q2Q1
（ 2）用移位寄存器加反馈电路实现态序 序列 Q2 Q1 Q0 D0
0 0 0 0 1
1 0 0 0 1 0
2 0 0 1 0 1
3 0 1 0 1 1
4 1 0 1 1 1
5 0 1 1 1 0
6 1 1 1 0 0
7 1 1 0 0 0
8 1 0 0 0 1
1 1 1
1
00 01 11 10
0
1
Q1Q0
Q2
D0
设定初始状态
③ 逻辑图
Q0 Q1 Q2
D0 =Q2Q1Q0+Q2Q0 +Q2Q1
若反馈式移位寄存器的反馈函数为异或函数，则产生的脉冲序列信号为线性脉冲序列。若异或反馈函数设计的合适，可得循环长度最长的线性脉冲序列，即 M序列，码长为 m＝ 2n－ 1。
（ 3） M序列发生器例：设计 M序列信号 111100010011010 发生器。
解：
① 列移位状态表分析：序列长度 P＝ 15，需用 4个触发器，
序列信号助记为 111 1000 1001 1010＝ 7 8 9 10
确定初始状态；
确定移位方向；
确定移入数据。
方法,
4 1 0 0 0 1 0
5 0 0 0 1 0 0
6 0 0 1 0 0 1
7 0 1 0 0 1 1
15 0 1 1 1 1 0
8 1 0 0 1 1 0
9 0 0 1 1 0 1
10 0 1 1 0 1 0
11 1 1 0 1 0 1
12 1 0 1 0 1 1
13 0 1 0 1 1 1
14 1 0 1 1 1 1
① 列移位状态表（续）
② 确定 D0的取值：
求驱动方程为：
230 QQD
序列信号,111 1000 1001 1010
态序 序列 Q3Q2Q1Q0 D0
0 1 1 1 1 0
1 1 1 1 1 0 0
2 1 1 1 0 0 0
3 1 1 0 0 0 1
111110
11
111101
00
10110100Q3Q2Q1Q0
D0
③ 逻辑图注：在序列组合中缺少 0000状态，使其不能自启动，修改反馈逻辑函数可使电路具有自启动功能。
0123230 QQQQQQD
230 QQD
0123230 QQQQQQD
具有自启动功能 逻辑图：
时序电路 典型一般 同步异步 脉冲电平
§ 3 一般时序电路寄存器、移位寄存器、计数器。
任何时序逻辑命题。
① 组合电路门构成
②存储电路主要由触发器构成时序电路一般组成：
一、同步时序电路的分析
（ 1）分析电路组成，确定组合电路部分和存贮电路部分；
（ 2）写出组合电路的全部输出函数和控制函数；
（ 3）列组合电路状态真值表和时序电路次态真值表；
（ 4）建立时序电路的状态表和状态图；
（ 5）功能描述。
同步时序电路的特点：
①有统一的 CP；
②状态的更新在 CP的上升沿（ ↑）或下降沿（ ↓） 。
③无 CP时，如有外输入 X的变化，会引起输出（组合电路的输出）的变化，但存储电路的状态不变。
分析方法：
举例：分析已知逻辑电路图存贮部分,
2个 JK触发器 ;
组合部分,
由与非门、异或门、反相器构成。
（ 1）组成：
J0=K0=1,J1=K1=X⊕ Q0
0101 QQXQQXZ
（ 2）组合输出：
控制函数：
nn QQ 010 XQQQ nnn 0111
（ 3）状态真值表和次态真值表 0101 QQXQQXZ
J0=K0=1,J1=K1=X⊕ Q0
列出输入及触发器状态的各种组合。 求出相应的输出及次态。
如：
由 XQ1Q0=000
求出,Z＝ 0
J1=0
K1=0
由 J1=K1 =0
→ Q 1n+1 =0
由 J0=K0=1，
→ Q0n+1 =1
（ 3）状态真值表和次态真值表 0101 QQXQQXZ
J0=K0=1,J1=K1=X⊕ Q0
列出输入及触发器状态的各种组合。 求出相应的输出及次态。
如：
由 XQ1Q0=011
求出,Z＝ 1
J1=1
K1=1
由 J1=K1 =1
→ Q 1n+1 =0
由 J0=K0=1，
→ Q0n+1 =0
（ 3）状态真值表和次态真值表 0101 QQXQQXZ
J0=K0=1,J1=K1=X⊕ Q0
列出输入及触发器状态的各种组合。 求出相应的输出及次态。
如：
由 XQ1Q0=111
求出,Z＝ 0
J1=0
K1=0
由 J1=K1 =0
→ Q 1n+1 =1
由 J0=K0=1，
→ Q0n+1 =0
余类推。
（ 4）状态表和状态图由状态真值表和次态真值表可得状态表和状态图状态表
① 如：原态＝ 00时，
X＝ 0：次态＝ 01,Z＝ 0；
X＝ 1：次态＝ 11,Z＝ 1。
② 余类推
（ 4）状态表和状态图由状态真值表和次态真值表可得状态表和状态图状态图状态表
Q0
CP
X
Q1
Z
Z’
① ② ③ ④ ⑤ ⑥ ⑦ ⑧
0
0
0
0 若 Z’＝ ZCP
时的波形，
见书 P163
⑨
0
1
0
0
0
0
1
0
0
1
1
0
1
0
0
1
1
1
1
0
1
0
1
0
1
1
0
0
1
0
0
1
1
1
1
0
（ 6）功能：
JK触发器构成的同步可逆四进制计数器，
X=0加计数,X=1减计数。
（ 5）时序图
（ 1）分析功能要求，建立原始状态图、状态表；
（ 2）状态化简（消去多余状态，得最简状态）；
（ 3）进行状态分配（编码）得二进制状态表；
（ 4）确定触发器个数、类型，作激励表；
（ 5）求输出函数、控制函数；
（ 6）画逻辑图。
二、同步时序电路的设计方法：
例例设电路共有 M个状态，编码位数 n
为,2n-1 < M ≤2 n触发器数目一般等于编码位数 n。
依题意，具有一个串行输入端 X，一个检测结果端 Z。
若输入 X,010011011100111101
则输出 Z,000000000100001100
需要记忆的输入有 1,11,111和初态共 4个状态。
设初态为 S0，收到 1后为 S1，收到 11后为 S2，收到 111后为
S3，得：
设计举例：
用 JK触发器设计一个 111序列检测器，即检测到输入为 111时，输出为 1，否则为 0。
（ 1）建立原始状态图原始状态图,原始状态表：
初态为 S0，收到 1后为 S1，收到 11后为 S2，收到 111后为 S3
（ 2）状态化简观察可知，原始状态表中 S2,S3输出相同、次态相同，
故 S2,S3等价，将 S2消替代 S3
得到 简化状态表、状态图：
等价条件,同一输入,输出相同；
次态：相同、不变等。
（ 3）状态分配（编码）
3个状态需 2位二进制编码选 S0＝ 00,S1＝ 01,S2＝ 11
得二进制状态表：
原则：
① 次态相同，现态相邻；
②同一现态，次态相邻；
③输出相同，现态相邻。
满足 ①有,(S1,S2)
满足 ②有,(S0,S1),(S0,S2)
满足 ③有,(S0,S1) X
Q 0 1
00
01
11
00/0 01/0
00/0 11/0
00/0 11/1
高低
（ 4）确定触发器，作激励表：
0 1
J=1 K=? J =?
K =0
J =0
K =?
J=? K=1
2位编码，
选 2个触发器。
X Q1 Q0 Q1n＋ 1 Q0n＋ 1 J1 K1 J0 K0 Z
0
0
0
0
1
1
1
1
0 0
0 1
──
1 1
0 0
0 1
──
1 1
0 0
0 0
─ ─
0 0
0 1
1 1
─ ─
1 1
XQ 0 1
00
01
11
00/0 01/0
00/0 11/0
00/0 11/1
0? 0?
0 1
1? 1
0? 1?
1 0
0? 0
0
0
0
0
0
0
1
X Q1 Q0 Q1n＋ 1 Q0n＋ 1 J1 K1 J0 K0 Z
0
0
0
0
1
1
1
1
0 0
0 1
──
1 1
0 0
0 1
──
1 1
0 0
0 0
─ ─
0 0
0 1
1 1
─ ─
1 1
0? 0?
0 1
1? 1
0? 1?
1 0
0? 0
J1
dd101
dd000
10110100
Q1Q0
X
0
0
0
0
0
1
Z
d1001
d0000
10110100
Q1Q0
X
1 XQZ?
01 XQJ?
K1
d0dd1
d1dd0
10110100
Q1Q0
X
XK?1
同理,XJ?0
XK?0
（ 5）输出方程,控制方程
（ 6）逻辑图 1 XQZ? 01 XQJ?
XK?1
XJ?0
XK?0
（ 7）有关自启动的说明如果电路进入无效状态（ 10）时，应检查电路能否转入正常状态（ 00,01,11）及输出是否正确（ Z＝ 0）。
1 XQZ? 01 XQJ?
XK?1
XJ?0
XK?0
X Q1 Q0 Q1n＋ 1 Q0n＋ 1 Z
0
1
1 0
1 0
0 0
1 1
0
1
)( 1011011 QQXXQQXQQ n
XXQQXQ n 0010
可得：
故需对 Z进行修正。
出错原因：此处 d取了 1。
Z
d1001
d0000
10110100
Q1Q0
XZ
01001
d0000
10110100
Q1Q0
X
01 QXQZ?
修正为 即可。
由状态方程：
修正电路（略）
转入有效状态，正确本章要求
⒈ 掌握移位寄存器的设计、分析方法。
⒉掌握计数器的分析（同步、异步）、设计（同步）方法。
⒊熟练掌握集成移位寄存器、集成计数器的应用。
⒋熟练掌握序列码发生器的分析与设计。
⒌熟练掌握一般同步时序电路的分析方法。
⒍掌握一般同步时序电路的设计方法。
6.5 6.7 6.8 6.12
6.13 6.14 6.15 6.18
作业,
本章完确定原始状态原则：
①输入输出不同组合设为不同状态；
②输入输出相同时，看输入对下一输出作用，
不同则设新状态。
（ 1）建立原始状态图
① 确定电路的输入、输出变量；
②确定电路应当包括的状态个数；
③确定状态转移方向。
步骤：
一般不把 CP作输入信号，而只作为定时信号。
宁多勿漏，确保能实现功能。
例 1 模 5的加 1、加 2计数器，当返回状态 0时，有进位输出。 试作原始状态图、原始状态表。
输入,1个,X＝ 0时：加 1
X＝ 1时：加 2
输出,1个，设为 Z，模 5时 Z＝ 1，其余 Z=0。
状态,5个,S0,S1,S2,S3,S4分别对应计数器值为
0,1,2,3,4时的状态。
S0
S1
S2S3
0/0
1/0
S4
0/0
0/0
0/0
0/1
1/0
1/0
1/1
1/0
XS 0 1
S0
S1
S2
S3
S4
S1/0 S2/0
S2/0 S3/0
S3/0 S4/0
S4/0 S0/1
S0/1 S1/0
X/Z
返回
（ 2）状态化简：合并等价状态。
S0 S1
S2S3
0/0
1/1
1/00/00/0
1/1
1/0
0/0
输入 X=0时输入 X=1时
S3,S2等价 S0
S1S2
1/0
0/0
1/0
0/0
1/1
0/0
返回同一输入,输出相同。
判别原则次态相同不变、交错循环或互为隐含条件必要条件
