第 12章 时序逻辑电路第 12章 时序逻辑电路
12.1时序逻辑电路的分析方法
12.2 计数器
12.3 寄存器第 12章 时序逻辑电路
12.1 时序逻辑电路的分析方法时序逻辑电路按其触发方式分为同步时序逻辑电路和异步时序逻辑电路两类 。,所有触发器的脉冲触发端与外接 CP脉冲端相连 （ 即所有触发器在外来 CP脉冲作用下同时动作 ） 的电路称为同步时序逻辑电路 。
,不同触发器的时钟脉冲不相同,
触发器只在其 CP脉冲的相应边沿才动作的电路,称为异步时序逻辑电路 。
第 12章 时序逻辑电路时序逻辑电路的分析方法与组合逻辑电路的分析方法相类似,即根据给定的时序逻辑电路,分析出电路的逻辑功能 。 在分析之前,首先应判断时序逻辑电路是同步时序电路还是异步时序电路 。 下面分别介绍同步时序电路和异步时序电路的分析方法 。
第 12章 时序逻辑电路
12.1.1 同步时序电路分析
1,同步时序电路分析方法
(1） 写方程 。 方程式包含各触发器的激励方程 （ 即每一个触发器输入端的函数表达式 ）,将激励方程代入相应触发器的特征方程即得到各触发器的次态方程
（ 又称为状态方程 ）,再根据输出电路写出输出方程 。
(2） 列状态真值表 。 假定一个状态 （ 现态 ）,将其代入次态方程就可得出相应的次态 。 逐个假定状态,
并列表表示,即得状态真值表 。
第 12章 时序逻辑电路
(3） 作状态转移图 。 根据状态真值表,作出状态转移图 。 因为状态转移图直观,很容易分析其功能 。
(4） 画波形图 。 根据状态真值表,状态转移图和触发器的触发边沿形式 （ 上升沿或下降沿 ） 画出波形图 。
(5） 功能描述 。 用文字概括电路的逻辑功能 。
第 12章 时序逻辑电路
2,同步时序电路分析举例例 12.1 时序电路如图 12.1(a)所示,试分析其功能 。
1J
C1
1K
1Q
1Q
J
0
K
0
1 1J
C1
1K
1Q
1Q
J
1
K
1
1J
C1
1K
1Q
1Q
J
2
K
2
& &
1J
C1
1K
1Q
1Q
J
3
K
3
Q
0
Q
1
Q
2
Q
3
CP
( a )
&
图 12.1例 12.1
(a)电路图； (b)状态转移图； (c)波形图第 12章 时序逻辑电路图 12.1例 12.1
(a)电路图； (b)状态转移图； (c)波形图
1 1 1 1 1 1 1 0
0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1
1 0 0 1 1 0 0 0 0 1 1 1 0 1 1 0 0 1 0 1 1 1 0 0
1 0 1 11 0 1 0
( b )
第 12章 时序逻辑电路图 12.1例 12.1
(a)电路图； (b)状态转移图； (c)波形图
1 2 3 4 5 6 7 8 9 10
CP
Q
0
Q
1
Q
2
Q
3
( c )
第 12章 时序逻辑电路解 该电路中,时钟脉冲 CP与每个触发器的时钟脉冲输入端相连接,故为下降沿触发的同步时序电路 。
(1） 写方程 。
①激励方程为
21033
1022
011
00
1
QQQKJ
QQKJ
QKJ
KJ
第 12章 时序逻辑电路
② 次态方程：将上述激励方程代入触发器的特征方程中,即得每一个触发器的次态方程 。
nnnnnnnnnnn
nnnnnnnnn
nnnnnnn
nnnn
QQQQQQQQQKQJQ
QQQQQQQKQJQ
QQQQQKQJQ
QQKQJQ
321032103333
1
3
2102102222
1
2
10101111
1
0
00000
1
0
第 12章 时序逻辑电路
③ 输出方程：输出信号 Q3Q2Q1Q0为对应四个触发器的输出 。
(2） 列状态真值表 。 假定一个现态,代入上述次态方程便得出相应的次态,逐个假定现态,并列表表示,得出相应的状态真值表,如表 12.1所示 。
第 12章 时序逻辑电路表 12.1 状态真值表第 12章 时序逻辑电路
(3） 画状态转移图 。
由状态真值表可得相应的状态转移图如图 12.1(b)所示 。
(4） 画波形图 。 波形图如图 12.1(c)所示 。
(5） 功能描述 。
由以上分析可知,图 12.1(a)所示电路为同步四位二进制加法计数器,即记录 CP脉冲的个数 。 计数范围从 0000到
1111。 另外,它还可以对 CP脉冲分频 。 所谓分频,是指将信号频率成比例地降低 。 将信号从电路输入端输入,由输出端输出时,频率降低到输入信号的几分之一,就叫几分频,该电路就叫几分频电路 。 在本电路中,Q0端是 CP脉冲的二分频输出； Q1端是 CP脉冲的四分频输出； Q2端是 CP
脉冲的八分频输出； Q3端是 CP脉冲的十六分频输出 。
第 12章 时序逻辑电路例 12.2 时序电路如图 12.2(a)所示，试分析其功能。
解该电路为下降沿触发的同步时序电路。
033103
1022
01301
00
1
QKQQQJ
QQKJ
QKQQJ
KJ
第 12章 时序逻辑电路次态方程为
nnnnnnn
nnnnnnn
nnnnnn
nn
QQQQQQQ
QQQQQQQ
QQQQQQ
QQ
303210
1
3
210210
1
2
10130
1
0
0
1
0
输出信号为 Q3Q2Q1Q0。
由次态方程得状态真值表如表 12.2所示。
第 12章 时序逻辑电路表 12.2 状态真值表第 12章 时序逻辑电路状态转移图如图 12.2(b)所示 。 波形图如图 12.2(c)
所示 。
由以上分析可知,图 12.2(a)所示电路为同步十进制加法计数器,计数范围从 0000到 1001构成计数环 。
1010到 1111六种状态为多余项,由于它们都能自动进入计数环中,所以称该电路为具有自启动能力的同步十进制加法计数器 。
第 12章 时序逻辑电路例 12.3 时序电路如图 12.3所示,试分析其功能 。
CP
1D
C1
1Q
1Q
D
0
1D
C1
1Q
1Q
D
1
1D
C1
1Q
1Q
D
2
1D
C1
1Q
1Q
D
3
Q
0
Q
1
Q
2
Q
3
SR
图 12.3 例 12.3电路图第 12章 时序逻辑电路解 该电路为上升沿触发的同步时序电路 。
激励方程为次态方程为
nnn
nnn
nnn
R
n
R
QQQD
QQQD
QQQD
SQSD
2
1
323
1
1
212
0
1
101
1
00
输出信号为 Q3Q2Q1Q0。
假设串行输入端信号为 1101,四个触发器起始状态为 0000,在对应四个 CP脉冲的上升沿作用下,可得状态真值表如表 12.3所示 。
第 12章 时序逻辑电路表 12.3 功能表序号 CP
1 ↑ 0 0 0 0 0 0 0 1
2 ↑ 0 0 0 1 0 0 1 1
3 ↑ 0 0 1 1 0 1 1 0
4 ↑ 0 1 1 0 1 1 0 1
nnnn QQQQ 0123 1
0111213 nnnn QQQQ
第 12章 时序逻辑电路
12.1.2
1.异步时序电路分析方法异步时序电路的分析与同步时序电路分析方法基本相同,只是另外还需写出时钟方程 。
2.异步时序电路分析举例例 12.4 异步时序电路如图 12.4(a)所示,试分析其电路 。
第 12章 时序逻辑电路
CP
1D
C1
1Q
1Q
D
0
1D
C1
1Q
1Q
D
1
1D
C1
1Q
1Q
D
2
1D
C1
1Q
1Q
D
3
Q
0
Q
1
Q
2
Q
3
CP
0
CP
1
CP
2
CP
3
( a )
图 12.4 例 12.4图
(a)电路图； (b)状态转移图； (c)波形图第 12章 时序逻辑电路图 12.4 例 12.4图
(a)电路图； (b)状态转移图； (c)波形图
( b )
0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 1 1 1 0 0 1 0 1 1 1 0 1 0
1 0 0 1
1 0 0 0
0 0 0 1
0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1
第 12章 时序逻辑电路图 12.4 例 12.4图
(a)电路图； (b)状态转移图； (c)波形图
( c )
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
CP
Q
0
Q
1
Q
2
Q
3
第 12章 时序逻辑电路解由于该电路中四个上升沿 D触发器的触发脉冲不相同 （ 分别为 CP0,CP1,CP2和 CP3),所以该电路为异步时序电路 。
n
n
n
n
n
n
n
n
QQQD
QQQD
QQQD
QQQD
3
1
333
2
1
222
1
1
111
0
1
000
第 12章 时序逻辑电路时钟方程为
23
12
01
0
QCP
QCP
QCP
CPCP
输出信号为 Q3Q2Q1Q0。
由于各触发器仅在其触发脉冲的上升沿动作,其余时间均处于保持状态,故在列电路状态真值表时,
必须把触发条件列入其中 。 状态真值表见表 12.4。
第 12章 时序逻辑电路表 12.4状态真值表第 12章 时序逻辑电路状态转移图如图 12.4(b)所示 。 波形图如图 12.4(c)
所示 。
由以上分析可知,图 12.4(a)所示电路为异步四位二进制减法计数器 。 计数范围从 1111到 0000。
第 12章 时序逻辑电路
12.2
计数器是用来累计时钟脉冲 （ CP脉冲 ） 个数的时序逻辑部件 。 它是数字系统中用途最广泛的基本部件之一,几乎在各种数字系统中都有计数器 。 它不仅可以计数,还可以对 CP脉冲分频,以及构成时间分配器或时序发生器,对数字系统进行定时,程序控制操作 。
此外,还能用它执行数字运算 。
第 12章 时序逻辑电路
12.2.1
1.按 CP脉冲输入方式分类按 CP脉冲输入方式,计数器分为同步计数器和异步计数器两种 。
同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端,使应翻转的触发器在外接的 CP脉冲作用下同时翻转 。
异步计数器：计数脉冲并不引到所有触发器的时钟脉冲输入端,有的触发器的时钟脉冲输入端是其它触发器的输出,因此,触发器不是同时动作 。
第 12章 时序逻辑电路
2.按计数增减趋势分类按计数增减趋势,计数器分为加法计数器,减法计数器和可逆计数器三种 。
加法计数器：计数器在 CP脉冲作用下进行累加计数 （ 每来一个 CP脉冲,计数器加 1） 。
减法计数器：计数器在 CP脉冲作用下进行累减计数 （ 每来一个 CP脉冲,计数器减 1） 。
可逆计数器：计数规律可按加法计数规律计数,也可按减法计数规律计数,由控制端决定 。
第 12章 时序逻辑电路
3.按数制分类按数制分为二进制计数器和非二进制计数器 （ 一般为 BCD码十进制计数器 ） 两类 。
二进制计数器：按二进制规律计数 。 最常用的有四位二进制计数器,计数范围从 0000到 1111。 如例 12.1中所示电路就是同步四位二进制加法计数器；例 12.4中所示电路为异步四位二进制减法计数器 。
BCD码十进制计数器：按二进制规律计数,但计数范围从 0000到 1001。 如例 12.2中所示电路为同步 BCD码十进制加法计数器 。
第 12章 时序逻辑电路
12.2.2
目前 TTL和 CMOS电路构成的中规模计数器品种很多,应用广泛 。 通常集成计数器为 BCD码十进制计数器,
四位二进制加法计数器和可逆计数器 。 另外,按预置功能和清零功能还可分为同步预置,异步预置清零 。 这些计数器功能比较完善,可以自扩展,通用性强 。
下面以具有代表性的集成计数器 74LS290和 74LS161
为例介绍其逻辑功能及其应用 。
第 12章 时序逻辑电路
1.集成计数器 74LS290
74LS290为异步二－五－十进制加法计数器 。 其新,
老标准逻辑符号及内部逻辑图分别如图 12.5(a),(b),(c)
所示 。 它由四个下降沿触发的 JK触发器和两个与非门组成 。 由图可见,它是两个独立的计数器 。
第 12章 时序逻辑电路图 12.5 74LS290
(a)新标准逻辑符号； (b)老标准逻辑符号； (c)内部逻辑图
( 1 2 )
( 1 3 )
( 1 )
( 3 )
( 1 0 )
( 1 1 )
( 9 )
( 5 )
( 4 )
( 8 )
&
&
C T R
CT ＝ 0
Z
3
＋
＋
D I V 2
D I V 5
3 C T ＝ 1
3 C T ＝ 4
0
2
CT
Q
0
Q
1
Q
2
Q
3
R
0A
R
0B
S
9A
S
9B
CP
0
CP
1
( a )
第 12章 时序逻辑电路图 12.5 74LS290
(a)新标准逻辑符号； (b)老标准逻辑符号； (c)内部逻辑图
7 4L S 2 9 0
Q
0
Q
1
Q
2
Q
3
S
9A
S
9B
R
0A
R
0B
( 1 0)
( 1 1)
( 9 ) ( 5 ) ( 4 ) ( 8 )
( 1 ) ( 3 ) ( 1 2) ( 1 3)
( b )
第 12章 时序逻辑电路图 12.5 74LS290的新标准和老标准逻
(a)新标准逻辑符号；
(b)老标准逻辑符号；
(c)内部逻辑图
F
0
1J
C1
R
F
1
T
R
F
2
1J
1K
F
3
≥1
≥1
&
R
C1
S
&
&
( 1 ) S
9A
( 3 ) S
9B
( 1 0) C P
0
( 1 1) C P
1
( 1 3) R
0A
( 1 2) R
0B
Q
0
( 9 )
Q
1
( 5 )
Q
2
( 4 )
Q
3
( 8 )
( c )
S
T
R
第 12章 时序逻辑电路触发器 F0构成一位二进制计数器,对 CP0计数；触发器 F1,F2和 F3组成异步五进制计数器,对 CP1计数 。 若将
Q0输出端接至 CP1端,计数脉冲由 CP0 输入,则构成
8421BCD码十进制计数器,连接电路如图 12.6(a)所示；
若将 Q3输出端接至 CP0端,计数脉冲由 CP1输入,则构成
5421BCD码十进制计数器,连接电路如图 12.6(b)所示 。
状态转移表见表 12.5。
第 12章 时序逻辑电路
7 4L S 2 9 0
Q
0
Q
1
Q
2
Q
3
S
9A
S
9B
R
0A
R
0B
CP
0
CP
1
7 4L S 2 9 0
Q
0
Q
1
Q
2
Q
3
S
9A
S
9B
R
0A
R
0B
CP
0
CP
1
CP
( a ) ( b )
图 12.6 74LS290
(a)8421BCD码十进制计数； (b)5421BCD码十进制计数第 12章 时序逻辑电路表 12.5状态转移表第 12章 时序逻辑电路
74LS290的功能表见表 12.6，
（ 1） 直接清零 。 当 R0A和 R0B为高电平,S9A和 S9B至少有一个为低电平时,各触发器 Rd端均为低电平,触发器输出均为零,实现清零功能 。 由于清零功能与时钟无关,故这种清零称为异步清零 。
（ 2） 直接置 9（ 输出为 1001） 。 当 S9A和 S9B为高电平,R0A和 R0B至少有一个为低电平时,触发器 F0和 F3的 Sd
端及触发器 F1和 F2的 Rd端为低电平,触发器输出为 1001，
实现直接置 9功能 。
第 12章 时序逻辑电路表 12.6 功能表第 12章 时序逻辑电路
（ 3） 计数 。 当 R0A,R0B及 S9A,S9B输入均为低电平时,门 R和门 S输出均为高电平,各 JK触发器恢复正常功能 （ 实现计数功能 ） 。 使用时,务必按功能表的要求,使 R0和 S9各输入端满足给定的条件,在输入时钟脉冲的下降沿计数 。
（ 4） 功能扩展 。 用少量逻辑门,通过对 74LS290外部不同方式的连接,可以组成任意进制计数器 。
第 12章 时序逻辑电路例 12.5 用 74LS290组成七进制计数器 。
解 首先,将 74LS290的 CP1端与 Q0端相接,使它组成
8421BCD码十进制计数器 。 其次,七进制计数器有 7个有效状态 0000~0110,可由十进制计数器采用一定的方法使它跳越 3个无效状态 0111~1001而实现七进制计数 。
第 12章 时序逻辑电路当计数器从 0000开始计数到 0110,第 7个脉冲的下降沿到来时,强迫计数器返回到 0000状态,向高位产生进位 。 但按 74LS290的计数规律,当计数到 0110时,下一个计数状态为 0111,不可能返回至零 。 因此在电路上采用反馈归零法,将反馈归零信号由 0111引回 （ 即 R0＝
Q2Q1Q0） 。 当第 7个脉冲下降沿到来时,状态由 0110→
（ 0111） →0000,显然 0111仅是由 0110→0000的过渡状态 。 其连接图和波形图如图 12.7所示 。
第 12章 时序逻辑电路
7 4L S 2 90
Q
0
Q
1
Q
2
Q
3
S
9A
S
9B
R
0A
R
0B
CP
0
CP
1
&
CP
( a )
图 12.7 七进制计数器电路图及波形图第 12章 时序逻辑电路图 12.7 七进制计数器电路图及波形图
1 2 3 4 5 6 7 8
CP
Q
0
Q
1
Q
2
( b )
第 12章 时序逻辑电路例 12.6用两块 74LS290分别组成百进制和二十四进制计数器 。
解 将两块 74LS290进行级联,组成的百进制计数器如图 12.8所示 。 其中,Q30Q20Q10Q00为个位输出,
Q31Q21Q11Q01为十位输出 。
第 12章 时序逻辑电路
7 4 L S 2 9 0
Q
0
Q
1
Q
2
Q
3
S
9A
S
9B
R
0A
R
0B
CP
0
CP
1
7 4 L S 2 9 0
Q
0
Q
1
Q
2
Q
3
S
9A
S
9B
R
0A
R
0B
CP
0
CP
1
Q
00
Q
10
Q
20
Q
30
Q
01
Q
11
Q
21
Q
31
CP
( a ) ( b )
图 12.8 74LS290扩展为百进制计数器第 12章 时序逻辑电路在百进制基础上,采用反馈归零法即可组成二十四进制计数器 。 计数范围为 0~23,24为过渡状态,当高位计数至 2,低位计数至 4时,计数器归零 。 将 Q20和
Q11直接与 R0A和 R0B连接,即组成二十四进制计数器 。
电路如图 12.9所示 。
第 12章 时序逻辑电路
7 4L S 29 0
Q
0
Q
1
Q
2
Q
3
S
9A
S
9B
R
0A
R
0B
CP
0
CP
1
7 4L S 29 0
Q
0
Q
1
Q
2
Q
3
S
9A
S
9B
R
0A
R
0B
CP
0
CP
1
Q
00
Q
10
Q
20
Q
30
Q
01
Q
11
Q
21
Q
31
CP
&
( a ) ( b )
图 12.9 二十四进制计数器第 12章 时序逻辑电路
2.集成计数器 74LS161
图 12.10为 74LS161同步四位二进制可预置计数器的电路图和逻辑符号图 。 它由四级 D触发器和若干控制门组成 。 表 12.7是它的功能表 。
第 12章 时序逻辑电路
1D
C1
R
1Q 1Q
≥1
& &
1
1
1D
C1
R
1Q 1Q
≥1
& &
&
1
1D
C1
R
1Q 1Q
≥1
& &
&
1
1D
C1
R
1Q 1Q
≥1
& &
&
1
1 &&
& & & &
&
1
Q
0
( 1 4) Q
1
( 1 3) Q
2
( 1 2) Q
3
( 1 1) C
o
( 1 5)
( 2 ) C P ( 9 ) L D ( 7 ) C T
P
( 3 ) D
0
( 4 ) D
1
( 1 0) C T
T
( 5 ) D
2
( 6 ) D
3
( 1 ) C
r
( a )
图 12.10 4LS161
(a)逻辑电路图； (b)新标准符号； (c)旧标准符号第 12章 时序逻辑电路图 12.10 4LS161
(a)逻辑电路图； (b)新标准符号； (c)旧标准符号
C T R D I V 1 6
CT ＝ 0
M
1
M
2
G
3
G
4
C
5 / 2,3,4 ＋
3 C T ＝ 15
1,5 D [ 1 ]
[ 2 ]
[ 4 ]
[ 8 ]
( 1 )
( 9 )
( 1 0)
( 7 )
( 2 )
( 3 )
( 4 )
( 5 )
( 6 )
( 1 5)
( 1 4)
( 1 3)
( 1 2)
( 1 1)
C
r
LD
CT
T
CT
P
CP
D
0
D
1
D
2
D
3
Q
0
Q
1
Q
2
Q
3
( b )
C
o
第 12章 时序逻辑电路图 12.10 4LS161
(a)逻辑电路图； (b)新标准符号； (c)旧标准符号
7 4 L S 1 6 1
Q
0
Q
1
Q
2
Q
3
D
0
CT
P
CP
CT
T
C
r
LD D
1
D
2
D
3
( 1 4 ) ( 1 3 ) ( 1 2 ) ( 1 1 )
( 6 )( 5 )( 4 )( 3 )( 9 )( 1 )
( 7 )
( 1 0 )
( 2 )
( c )
第 12章 时序逻辑电路表 12.7 功能表第 12章 时序逻辑电路表 12.7可知,74LS161
（ 1） 异步清零 。 当清零控制端 时,立即清零,
与 CP无关 。
（ 2） 同步预置 。 当预置端 ＝ 0,而 ＝ 1时,
在置数输入端 D0D1D2D3预置某个数据,同时在 CP脉冲上升沿作用下,将 D0D1D2D端的数据装入计数器 。
（ 3） 保持 。 当 ＝ ＝ 1时,只要控制端 CTP和
CTT中有一个为低电平,就使每级触发器处于保持状态 。
0?rC
LD
rC
rC LD
第 12章 时序逻辑电路
（ 4） 计数 。 当 = =CTP=CTT=1时,电路为四位二进制加法计数器 。 在 CP脉冲作用下,电路按自然二进制递加,即由 0000→0001→…→1111。 当计到 1111时,进位输出端 Co 送出进位信号 （ 高电平有效 ）,即
Co=Q3Q2Q1Q0·CTT=1。
（ 5） 功能扩展 。 74LS161有异步清零端,利用反馈归零法,可组成任意进制计数器 。 另外,74LS161有预置控制端 和预置输入端 D3D2D1D0。 利用反馈预置法也可组成任意进制计数器 。 多片 74LS161可以用控制端
CTP和 CTT进行级联扩展 。 下面通过例子来说明用反馈预置法实现任意进制计数功能及多片 74LS161级联扩展的方法 。
LD
rC
rC
LD
第 12章 时序逻辑电路例 12.7用 74LS161的同步预置端构成十进制计数器 。
解如图 12.11 所示,将 D3D2D1D0 端接地,使
D3D2D1D0=0000 。 当 计 数 器 计到 9 时,计数器输出
Q3Q2Q1Q0=1001,经过与非门反馈给同步预置端,使
=0。 当第 10个 CP脉冲上升沿到来时,计数器将
D3D2D1D0=0000置入计数器,迫使计数器重新从零开始计数 。
LD
第 12章 时序逻辑电路
7 4L S 16 1
Q
0
Q
1
Q
2
Q
3
D
0
CT
P
CP
CT
T
C
r
LD D
1
D
2
D
3
&
1
CP
1
图 12.11 8421BCD码十进制计数器第 12章 时序逻辑电路例 12.8 用两片 74LS161组成六十进制计数器 。
解 用两片 74LS161组成的六十进制计数器如图 12.12
所示 。 左边为个位十进制计数器,右边为十位六进制计数器 。 两片计数器的 CP脉冲相接,组成同步计数器,计数范围为 0~59。 当个位计数器计数到 1001时,与门输出为 1,十位计数器的 CTT端变为 1,再来一个 CP脉冲,高位计数器加计 1,否则只能为保持状态 。 当十位计数器计到 5,个位计数器计到 9时,与非门输出为 1,在 CTP＝１
和下一个 CP脉冲的配合下,强制十位计数器装入 0000。
第 12章 时序逻辑电路
7 4 L S 1 6 1
Q
0
Q
1
Q
2
Q
3
D
0
CT
P
CP
CT
T
C
r
LD D
1
D
2
D
3
1
1
CP
1
7 4 L S 1 6 1
Q
0
Q
1
Q
2
Q
3
D
0
CT
P
CP
CT
T
C
r
LD D
1
D
2
D
3
1
1
& &
Q
00
Q
10
Q
20
Q
30
Q
01
Q
11
Q
21
Q
31
图 12.12 六十进制计数器第 12章 时序逻辑电路因为 74LS161使能端多,因而使用形式灵活多样,
可以利用不同的方法组成任意进制的计数器 。 例如,
对上述六十进制计数器,可以用第一级 74LS161组成十二进制计数器,用第二级 74LS161组成五进制计数器,
然后级联就成 。
第 12章 时序逻辑电路
12.3 寄存器
12.3.1数码寄存器数码寄存器是存放二进制数码的电路 。 由于触发器具有记忆功能,因而它是数码寄存器电路的基本单元电路 。
D触发器是最简单的数码寄存器 。 在 CP脉冲作用下,
它能够寄存一位二进制代码 。 当 D＝ 0时,在 CP脉冲作用下,将 0寄存到 D触发器中；当 D＝ 1时,在 CP脉冲作用下,将 1寄存到 D触发器中 。 图 12.13为由 D触发器组成的四位数码寄存器,在存数指令脉冲 CP作用下,输入端的第 12章 时序逻辑电路并行四位数码将同时存到 4个 D触发器中,并由各触发器的 Q端输出 。
当用触发器寄存数据时,除使用上述方法外,还可以使用触发器的异步置 0端和异步置 1端 。 例如,对低电平置 0,置 1的触发器,可在 端和 端之间接一反相器,反相器输出端接触发器的 端,将触发器的端与反相器输入端接在一起 。 这样,将需要寄存的数据从反相器输入端输入时,触发器就可立即寄存该数据 。
dR dR
dR
dR
第 12章 时序逻辑电路
CP
1D
C1
1Q
1Q
1D
C1
1Q
1Q
1D
C1
1Q
1Q
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
1D
C1
1Q
1Q
图 12.13 四位数码寄存器第 12章 时序逻辑电路
12.3.2移位寄存器移位寄存器具有数码寄存和移位两个功能 。 若在移位脉冲 （ 一般就是时钟脉冲 ） 的作用下,寄存器中的数码向右移动一位,则称右移；如依次向左移动,称为左移 。 移位寄存器具有单向移位功能的称为单向移位寄存器；既可右移又可左移的称为双向移位寄存器 。 例 12.3
所示电路就是一个四位右移位寄存器 。 图 12.14所示电路为下降沿触发的 JK触发器组成的四位左移移位寄存器 。
图 12.14中,SL为左移串行输入端,Q3Q2Q1Q0并行输出端 。
第 12章 时序逻辑电路
1J
C1
1Q
1Q 1K
1J
C1
1Q
1Q 1K
1J
C1
1Q
1Q 1K
1J
C1
1Q
1Q 1K
1
Q
0
Q
1
Q
2
Q
3
CP
S
L
图 12.13 四位数码寄存器第 12章 时序逻辑电路
12.3.3
1.典型移位寄存器介绍
74LS194是一种典型的中规模集成移位寄存器 。 它是由四个 RS触发器和一些门电路构成的四位双向移位寄存器 。 其逻辑图及逻辑符号如图 12.15所示,功能表如表
12.8所示 。
第 12章 时序逻辑电路
S R G 4
R
0
1
C4
1 → / 2 ←
1,4 D
3,4 D
3,4 D
3,4 D
2,4 D
( 1 )
( 9 )
( 1 0 )
( 1 1 )
( 2 )
( 3 )
( 4 )
( 5 )
( 6 )
( 7 )
( 1 5 )
( 1 4 )
( 1 3 )
( 1 2 )
D
0
D
1
D
2
D
3
S
R
S
L
CP
M
1
M
0
C
r
3
0
( a )
M
图 12.15 74LS194四位双向移
(a)新标准符号；
(b)旧标准符号；
(c)逻辑电路图第 12章 时序逻辑电路图 12.1574LS194
(a)新标准符号； (b)旧标准符号； (c)逻辑电路图
7 4 L S 1 9 4
Q
0
Q
1
Q
2
Q
3
D
0
M
0
CP
M
1
C
r
S
R
D
1
D
2
D
3
( 1 4 ) ( 1 3 ) ( 1 2 )( 1 5 )
( 6 )( 5 )( 4 )( 3 )( 2 )( 1 )
( 9 )
( 1 0 )
( 1 1 )
( b )
S
L
( 7 )
第 12章 时序逻辑电路
( c )
Q
0
( 1 5)
R
C1
1D
&
&
&
&
≥1
Q
1
( 1 4)
R
C1
1D
&
&
&
&
≥1
Q
2
( 1 3)
R
C1
1D
&
&
&
&
≥1
Q
3
( 1 2)
R
C1
1D
&
&
&
&
≥1
11
1
1
11
( 1 0) M
1
( 2 ) S
R
( 3 ) D
0
( 9 ) M
0
( 4 ) D
1
( 5 ) D
2
( 1 ) C
r
( 1 1) C P
( 6 ) D
3
( 7 ) S
L
图 12.15 74LS194四位双向移
(a)新标准符号；
(b)旧标准符号；
(c)逻辑电路图第 12章 时序逻辑电路表 12.8 74LS194功能表第 12章 时序逻辑电路图 12.15中,D0D1D2D3为并行输入端,Q0Q1Q2Q3
为并行输出端,SL为左移串行输入端,SR为右移串行输入端,为直接清零端 （ 低电平有效 ）,CP为同步时钟脉冲输入端,S0S1为工作方式选择端 。
rC
第 12章 时序逻辑电路由表 12.8可知,当 M0M1=00时,移位寄存器保持原来状态；当 M0M1=01时,在 CP脉冲配合下进行右移位,
每来一个 CP脉冲的上升沿,寄存器中的数据右移一位,
并且由 SR端输入一位数据；当 M0M1=10时,在 CP脉冲配合下进行左移位,每来一个 CP脉冲的上升沿,寄存器中的数据左移一位,并且由 SL端输入一位数据；当
M0M1=11时,在 CP脉冲的配合下,并行输入端的数据存入寄存器中 。
第 12章 时序逻辑电路
2.
1）
将两片 74LS194进行级联,则扩展为八位双向移位寄存器,如图 12.16所示 。 其中,第 （ Ⅰ ） 片的 SR端是八位双向移位寄存器的右移串行输入端,第 （ Ⅱ ） 片的 SL 端是 八位 双向 移位寄 存器 的左移 串行 输入端,D0~D7为并行输入端,Q0~Q7为并行输出端 。
第 12章 时序逻辑电路
7 4L S 19 4( Ⅰ )
Q
0
Q
1
Q
2
Q
3
D
0
M
0
CP
M
1
C
r
S
R
D
1
D
2
D
3
S
L
7 4L S 19 4( Ⅱ )
Q
0
Q
1
Q
2
Q
3
D
0
M
0
CP
M
1
C
r
S
R
D
1
D
2
D
3
S
L
Q
0
Q
1
Q
2
Q
3
Q
4
Q
5
Q
6
Q
7
D
0
D
1
D
2
D
3
D
4
D
5
D
6
D
7
S
L
M
0
M
1
CP
S
R
C
r
图 12.16 八位双向移位寄存器第 12章 时序逻辑电路
2）
数据传送系统分为串行数据传送和并行数据传送两种 。 串行传送数据是每一时间节拍 （ 一般是每个 CP
脉冲 ） 只传送一位数据,n位数据需要 n个时间节拍才能完成传送任务；并行传送数据一个时间节拍同时传送 n位数据 。
在数字系统中,有时需要对两种传送方式进行相互转换 。 下面以四位数据用 74LS194转换为例作一简单介绍 。
第 12章 时序逻辑电路
1)
将四位数据送到 74LS194的并行输入端,工作方式选择端置为 M0M1=11,这时,在第一个 CP脉冲作用下,
将并行输入端的数据同时存入 74LS194中,同时,Q3端输出最高位数据；然后将工作方式选择端置为 M0M1=01
（ 右移 ）,在第二个 CP脉冲作用下,数据右移一位,Q3
端输出次高位数据；在第三个 CP脉冲作用下,数据又右移一位,Q3端输出次低位数据；在第四个 CP脉冲作用下,
数据再右移一位,Q3端输出最低位数据 。 经过四个 CP脉冲,完成了四位数据由并入到串出的转换 。
第 12章 时序逻辑电路
2)
转换电路如图 12.17所示 。 将工作方式选择端置为
M0M1=10,串行数据加到 SR端,在四个 CP脉冲配合下,
依次将四位串行数据存入 74LS194中；然后,将并行输出允许控制端置为 E＝ 1,四位数据由 Y3~Y0端并行输出 。
第 12章 时序逻辑电路
7 4 L S 1 9 4
Q
0
Q
1
Q
2
Q
3
D
0
M
0
CP
M
1
C
r
S
R
D
1
D
2
D
3
S
L
& & & &
1
0
CP
Y
0
Y
1
Y
2
Y
3
E
图 12.17 串行至并行转换电路
12.1时序逻辑电路的分析方法
12.2 计数器
12.3 寄存器第 12章 时序逻辑电路
12.1 时序逻辑电路的分析方法时序逻辑电路按其触发方式分为同步时序逻辑电路和异步时序逻辑电路两类 。,所有触发器的脉冲触发端与外接 CP脉冲端相连 （ 即所有触发器在外来 CP脉冲作用下同时动作 ） 的电路称为同步时序逻辑电路 。
,不同触发器的时钟脉冲不相同,
触发器只在其 CP脉冲的相应边沿才动作的电路,称为异步时序逻辑电路 。
第 12章 时序逻辑电路时序逻辑电路的分析方法与组合逻辑电路的分析方法相类似,即根据给定的时序逻辑电路,分析出电路的逻辑功能 。 在分析之前,首先应判断时序逻辑电路是同步时序电路还是异步时序电路 。 下面分别介绍同步时序电路和异步时序电路的分析方法 。
第 12章 时序逻辑电路
12.1.1 同步时序电路分析
1,同步时序电路分析方法
(1） 写方程 。 方程式包含各触发器的激励方程 （ 即每一个触发器输入端的函数表达式 ）,将激励方程代入相应触发器的特征方程即得到各触发器的次态方程
（ 又称为状态方程 ）,再根据输出电路写出输出方程 。
(2） 列状态真值表 。 假定一个状态 （ 现态 ）,将其代入次态方程就可得出相应的次态 。 逐个假定状态,
并列表表示,即得状态真值表 。
第 12章 时序逻辑电路
(3） 作状态转移图 。 根据状态真值表,作出状态转移图 。 因为状态转移图直观,很容易分析其功能 。
(4） 画波形图 。 根据状态真值表,状态转移图和触发器的触发边沿形式 （ 上升沿或下降沿 ） 画出波形图 。
(5） 功能描述 。 用文字概括电路的逻辑功能 。
第 12章 时序逻辑电路
2,同步时序电路分析举例例 12.1 时序电路如图 12.1(a)所示,试分析其功能 。
1J
C1
1K
1Q
1Q
J
0
K
0
1 1J
C1
1K
1Q
1Q
J
1
K
1
1J
C1
1K
1Q
1Q
J
2
K
2
& &
1J
C1
1K
1Q
1Q
J
3
K
3
Q
0
Q
1
Q
2
Q
3
CP
( a )
&
图 12.1例 12.1
(a)电路图； (b)状态转移图； (c)波形图第 12章 时序逻辑电路图 12.1例 12.1
(a)电路图； (b)状态转移图； (c)波形图
1 1 1 1 1 1 1 0
0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1
1 0 0 1 1 0 0 0 0 1 1 1 0 1 1 0 0 1 0 1 1 1 0 0
1 0 1 11 0 1 0
( b )
第 12章 时序逻辑电路图 12.1例 12.1
(a)电路图； (b)状态转移图； (c)波形图
1 2 3 4 5 6 7 8 9 10
CP
Q
0
Q
1
Q
2
Q
3
( c )
第 12章 时序逻辑电路解 该电路中,时钟脉冲 CP与每个触发器的时钟脉冲输入端相连接,故为下降沿触发的同步时序电路 。
(1） 写方程 。
①激励方程为
21033
1022
011
00
1
QQQKJ
QQKJ
QKJ
KJ
第 12章 时序逻辑电路
② 次态方程：将上述激励方程代入触发器的特征方程中,即得每一个触发器的次态方程 。
nnnnnnnnnnn
nnnnnnnnn
nnnnnnn
nnnn
QQQQQQQQQKQJQ
QQQQQQQKQJQ
QQQQQKQJQ
QQKQJQ
321032103333
1
3
2102102222
1
2
10101111
1
0
00000
1
0
第 12章 时序逻辑电路
③ 输出方程：输出信号 Q3Q2Q1Q0为对应四个触发器的输出 。
(2） 列状态真值表 。 假定一个现态,代入上述次态方程便得出相应的次态,逐个假定现态,并列表表示,得出相应的状态真值表,如表 12.1所示 。
第 12章 时序逻辑电路表 12.1 状态真值表第 12章 时序逻辑电路
(3） 画状态转移图 。
由状态真值表可得相应的状态转移图如图 12.1(b)所示 。
(4） 画波形图 。 波形图如图 12.1(c)所示 。
(5） 功能描述 。
由以上分析可知,图 12.1(a)所示电路为同步四位二进制加法计数器,即记录 CP脉冲的个数 。 计数范围从 0000到
1111。 另外,它还可以对 CP脉冲分频 。 所谓分频,是指将信号频率成比例地降低 。 将信号从电路输入端输入,由输出端输出时,频率降低到输入信号的几分之一,就叫几分频,该电路就叫几分频电路 。 在本电路中,Q0端是 CP脉冲的二分频输出； Q1端是 CP脉冲的四分频输出； Q2端是 CP
脉冲的八分频输出； Q3端是 CP脉冲的十六分频输出 。
第 12章 时序逻辑电路例 12.2 时序电路如图 12.2(a)所示，试分析其功能。
解该电路为下降沿触发的同步时序电路。
033103
1022
01301
00
1
QKQQQJ
QQKJ
QKQQJ
KJ
第 12章 时序逻辑电路次态方程为
nnnnnnn
nnnnnnn
nnnnnn
nn
QQQQQQQ
QQQQQQQ
QQQQQQ
303210
1
3
210210
1
2
10130
1
0
0
1
0
输出信号为 Q3Q2Q1Q0。
由次态方程得状态真值表如表 12.2所示。
第 12章 时序逻辑电路表 12.2 状态真值表第 12章 时序逻辑电路状态转移图如图 12.2(b)所示 。 波形图如图 12.2(c)
所示 。
由以上分析可知,图 12.2(a)所示电路为同步十进制加法计数器,计数范围从 0000到 1001构成计数环 。
1010到 1111六种状态为多余项,由于它们都能自动进入计数环中,所以称该电路为具有自启动能力的同步十进制加法计数器 。
第 12章 时序逻辑电路例 12.3 时序电路如图 12.3所示,试分析其功能 。
CP
1D
C1
1Q
1Q
D
0
1D
C1
1Q
1Q
D
1
1D
C1
1Q
1Q
D
2
1D
C1
1Q
1Q
D
3
Q
0
Q
1
Q
2
Q
3
SR
图 12.3 例 12.3电路图第 12章 时序逻辑电路解 该电路为上升沿触发的同步时序电路 。
激励方程为次态方程为
nnn
nnn
nnn
R
n
R
QQQD
QQQD
QQQD
SQSD
2
1
323
1
1
212
0
1
101
1
00
输出信号为 Q3Q2Q1Q0。
假设串行输入端信号为 1101,四个触发器起始状态为 0000,在对应四个 CP脉冲的上升沿作用下,可得状态真值表如表 12.3所示 。
第 12章 时序逻辑电路表 12.3 功能表序号 CP
1 ↑ 0 0 0 0 0 0 0 1
2 ↑ 0 0 0 1 0 0 1 1
3 ↑ 0 0 1 1 0 1 1 0
4 ↑ 0 1 1 0 1 1 0 1
nnnn QQQQ 0123 1
0111213 nnnn QQQQ
第 12章 时序逻辑电路
12.1.2
1.异步时序电路分析方法异步时序电路的分析与同步时序电路分析方法基本相同,只是另外还需写出时钟方程 。
2.异步时序电路分析举例例 12.4 异步时序电路如图 12.4(a)所示,试分析其电路 。
第 12章 时序逻辑电路
CP
1D
C1
1Q
1Q
D
0
1D
C1
1Q
1Q
D
1
1D
C1
1Q
1Q
D
2
1D
C1
1Q
1Q
D
3
Q
0
Q
1
Q
2
Q
3
CP
0
CP
1
CP
2
CP
3
( a )
图 12.4 例 12.4图
(a)电路图； (b)状态转移图； (c)波形图第 12章 时序逻辑电路图 12.4 例 12.4图
(a)电路图； (b)状态转移图； (c)波形图
( b )
0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 1 1 1 0 0 1 0 1 1 1 0 1 0
1 0 0 1
1 0 0 0
0 0 0 1
0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1
第 12章 时序逻辑电路图 12.4 例 12.4图
(a)电路图； (b)状态转移图； (c)波形图
( c )
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
CP
Q
0
Q
1
Q
2
Q
3
第 12章 时序逻辑电路解由于该电路中四个上升沿 D触发器的触发脉冲不相同 （ 分别为 CP0,CP1,CP2和 CP3),所以该电路为异步时序电路 。
n
n
n
n
n
n
n
n
QQQD
QQQD
QQQD
QQQD
3
1
333
2
1
222
1
1
111
0
1
000
第 12章 时序逻辑电路时钟方程为
23
12
01
0
QCP
QCP
QCP
CPCP
输出信号为 Q3Q2Q1Q0。
由于各触发器仅在其触发脉冲的上升沿动作,其余时间均处于保持状态,故在列电路状态真值表时,
必须把触发条件列入其中 。 状态真值表见表 12.4。
第 12章 时序逻辑电路表 12.4状态真值表第 12章 时序逻辑电路状态转移图如图 12.4(b)所示 。 波形图如图 12.4(c)
所示 。
由以上分析可知,图 12.4(a)所示电路为异步四位二进制减法计数器 。 计数范围从 1111到 0000。
第 12章 时序逻辑电路
12.2
计数器是用来累计时钟脉冲 （ CP脉冲 ） 个数的时序逻辑部件 。 它是数字系统中用途最广泛的基本部件之一,几乎在各种数字系统中都有计数器 。 它不仅可以计数,还可以对 CP脉冲分频,以及构成时间分配器或时序发生器,对数字系统进行定时,程序控制操作 。
此外,还能用它执行数字运算 。
第 12章 时序逻辑电路
12.2.1
1.按 CP脉冲输入方式分类按 CP脉冲输入方式,计数器分为同步计数器和异步计数器两种 。
同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端,使应翻转的触发器在外接的 CP脉冲作用下同时翻转 。
异步计数器：计数脉冲并不引到所有触发器的时钟脉冲输入端,有的触发器的时钟脉冲输入端是其它触发器的输出,因此,触发器不是同时动作 。
第 12章 时序逻辑电路
2.按计数增减趋势分类按计数增减趋势,计数器分为加法计数器,减法计数器和可逆计数器三种 。
加法计数器：计数器在 CP脉冲作用下进行累加计数 （ 每来一个 CP脉冲,计数器加 1） 。
减法计数器：计数器在 CP脉冲作用下进行累减计数 （ 每来一个 CP脉冲,计数器减 1） 。
可逆计数器：计数规律可按加法计数规律计数,也可按减法计数规律计数,由控制端决定 。
第 12章 时序逻辑电路
3.按数制分类按数制分为二进制计数器和非二进制计数器 （ 一般为 BCD码十进制计数器 ） 两类 。
二进制计数器：按二进制规律计数 。 最常用的有四位二进制计数器,计数范围从 0000到 1111。 如例 12.1中所示电路就是同步四位二进制加法计数器；例 12.4中所示电路为异步四位二进制减法计数器 。
BCD码十进制计数器：按二进制规律计数,但计数范围从 0000到 1001。 如例 12.2中所示电路为同步 BCD码十进制加法计数器 。
第 12章 时序逻辑电路
12.2.2
目前 TTL和 CMOS电路构成的中规模计数器品种很多,应用广泛 。 通常集成计数器为 BCD码十进制计数器,
四位二进制加法计数器和可逆计数器 。 另外,按预置功能和清零功能还可分为同步预置,异步预置清零 。 这些计数器功能比较完善,可以自扩展,通用性强 。
下面以具有代表性的集成计数器 74LS290和 74LS161
为例介绍其逻辑功能及其应用 。
第 12章 时序逻辑电路
1.集成计数器 74LS290
74LS290为异步二－五－十进制加法计数器 。 其新,
老标准逻辑符号及内部逻辑图分别如图 12.5(a),(b),(c)
所示 。 它由四个下降沿触发的 JK触发器和两个与非门组成 。 由图可见,它是两个独立的计数器 。
第 12章 时序逻辑电路图 12.5 74LS290
(a)新标准逻辑符号； (b)老标准逻辑符号； (c)内部逻辑图
( 1 2 )
( 1 3 )
( 1 )
( 3 )
( 1 0 )
( 1 1 )
( 9 )
( 5 )
( 4 )
( 8 )
&
&
C T R
CT ＝ 0
Z
3
＋
＋
D I V 2
D I V 5
3 C T ＝ 1
3 C T ＝ 4
0
2
CT
Q
0
Q
1
Q
2
Q
3
R
0A
R
0B
S
9A
S
9B
CP
0
CP
1
( a )
第 12章 时序逻辑电路图 12.5 74LS290
(a)新标准逻辑符号； (b)老标准逻辑符号； (c)内部逻辑图
7 4L S 2 9 0
Q
0
Q
1
Q
2
Q
3
S
9A
S
9B
R
0A
R
0B
( 1 0)
( 1 1)
( 9 ) ( 5 ) ( 4 ) ( 8 )
( 1 ) ( 3 ) ( 1 2) ( 1 3)
( b )
第 12章 时序逻辑电路图 12.5 74LS290的新标准和老标准逻
(a)新标准逻辑符号；
(b)老标准逻辑符号；
(c)内部逻辑图
F
0
1J
C1
R
F
1
T
R
F
2
1J
1K
F
3
≥1
≥1
&
R
C1
S
&
&
( 1 ) S
9A
( 3 ) S
9B
( 1 0) C P
0
( 1 1) C P
1
( 1 3) R
0A
( 1 2) R
0B
Q
0
( 9 )
Q
1
( 5 )
Q
2
( 4 )
Q
3
( 8 )
( c )
S
T
R
第 12章 时序逻辑电路触发器 F0构成一位二进制计数器,对 CP0计数；触发器 F1,F2和 F3组成异步五进制计数器,对 CP1计数 。 若将
Q0输出端接至 CP1端,计数脉冲由 CP0 输入,则构成
8421BCD码十进制计数器,连接电路如图 12.6(a)所示；
若将 Q3输出端接至 CP0端,计数脉冲由 CP1输入,则构成
5421BCD码十进制计数器,连接电路如图 12.6(b)所示 。
状态转移表见表 12.5。
第 12章 时序逻辑电路
7 4L S 2 9 0
Q
0
Q
1
Q
2
Q
3
S
9A
S
9B
R
0A
R
0B
CP
0
CP
1
7 4L S 2 9 0
Q
0
Q
1
Q
2
Q
3
S
9A
S
9B
R
0A
R
0B
CP
0
CP
1
CP
( a ) ( b )
图 12.6 74LS290
(a)8421BCD码十进制计数； (b)5421BCD码十进制计数第 12章 时序逻辑电路表 12.5状态转移表第 12章 时序逻辑电路
74LS290的功能表见表 12.6，
（ 1） 直接清零 。 当 R0A和 R0B为高电平,S9A和 S9B至少有一个为低电平时,各触发器 Rd端均为低电平,触发器输出均为零,实现清零功能 。 由于清零功能与时钟无关,故这种清零称为异步清零 。
（ 2） 直接置 9（ 输出为 1001） 。 当 S9A和 S9B为高电平,R0A和 R0B至少有一个为低电平时,触发器 F0和 F3的 Sd
端及触发器 F1和 F2的 Rd端为低电平,触发器输出为 1001，
实现直接置 9功能 。
第 12章 时序逻辑电路表 12.6 功能表第 12章 时序逻辑电路
（ 3） 计数 。 当 R0A,R0B及 S9A,S9B输入均为低电平时,门 R和门 S输出均为高电平,各 JK触发器恢复正常功能 （ 实现计数功能 ） 。 使用时,务必按功能表的要求,使 R0和 S9各输入端满足给定的条件,在输入时钟脉冲的下降沿计数 。
（ 4） 功能扩展 。 用少量逻辑门,通过对 74LS290外部不同方式的连接,可以组成任意进制计数器 。
第 12章 时序逻辑电路例 12.5 用 74LS290组成七进制计数器 。
解 首先,将 74LS290的 CP1端与 Q0端相接,使它组成
8421BCD码十进制计数器 。 其次,七进制计数器有 7个有效状态 0000~0110,可由十进制计数器采用一定的方法使它跳越 3个无效状态 0111~1001而实现七进制计数 。
第 12章 时序逻辑电路当计数器从 0000开始计数到 0110,第 7个脉冲的下降沿到来时,强迫计数器返回到 0000状态,向高位产生进位 。 但按 74LS290的计数规律,当计数到 0110时,下一个计数状态为 0111,不可能返回至零 。 因此在电路上采用反馈归零法,将反馈归零信号由 0111引回 （ 即 R0＝
Q2Q1Q0） 。 当第 7个脉冲下降沿到来时,状态由 0110→
（ 0111） →0000,显然 0111仅是由 0110→0000的过渡状态 。 其连接图和波形图如图 12.7所示 。
第 12章 时序逻辑电路
7 4L S 2 90
Q
0
Q
1
Q
2
Q
3
S
9A
S
9B
R
0A
R
0B
CP
0
CP
1
&
CP
( a )
图 12.7 七进制计数器电路图及波形图第 12章 时序逻辑电路图 12.7 七进制计数器电路图及波形图
1 2 3 4 5 6 7 8
CP
Q
0
Q
1
Q
2
( b )
第 12章 时序逻辑电路例 12.6用两块 74LS290分别组成百进制和二十四进制计数器 。
解 将两块 74LS290进行级联,组成的百进制计数器如图 12.8所示 。 其中,Q30Q20Q10Q00为个位输出,
Q31Q21Q11Q01为十位输出 。
第 12章 时序逻辑电路
7 4 L S 2 9 0
Q
0
Q
1
Q
2
Q
3
S
9A
S
9B
R
0A
R
0B
CP
0
CP
1
7 4 L S 2 9 0
Q
0
Q
1
Q
2
Q
3
S
9A
S
9B
R
0A
R
0B
CP
0
CP
1
Q
00
Q
10
Q
20
Q
30
Q
01
Q
11
Q
21
Q
31
CP
( a ) ( b )
图 12.8 74LS290扩展为百进制计数器第 12章 时序逻辑电路在百进制基础上,采用反馈归零法即可组成二十四进制计数器 。 计数范围为 0~23,24为过渡状态,当高位计数至 2,低位计数至 4时,计数器归零 。 将 Q20和
Q11直接与 R0A和 R0B连接,即组成二十四进制计数器 。
电路如图 12.9所示 。
第 12章 时序逻辑电路
7 4L S 29 0
Q
0
Q
1
Q
2
Q
3
S
9A
S
9B
R
0A
R
0B
CP
0
CP
1
7 4L S 29 0
Q
0
Q
1
Q
2
Q
3
S
9A
S
9B
R
0A
R
0B
CP
0
CP
1
Q
00
Q
10
Q
20
Q
30
Q
01
Q
11
Q
21
Q
31
CP
&
( a ) ( b )
图 12.9 二十四进制计数器第 12章 时序逻辑电路
2.集成计数器 74LS161
图 12.10为 74LS161同步四位二进制可预置计数器的电路图和逻辑符号图 。 它由四级 D触发器和若干控制门组成 。 表 12.7是它的功能表 。
第 12章 时序逻辑电路
1D
C1
R
1Q 1Q
≥1
& &
1
1
1D
C1
R
1Q 1Q
≥1
& &
&
1
1D
C1
R
1Q 1Q
≥1
& &
&
1
1D
C1
R
1Q 1Q
≥1
& &
&
1
1 &&
& & & &
&
1
Q
0
( 1 4) Q
1
( 1 3) Q
2
( 1 2) Q
3
( 1 1) C
o
( 1 5)
( 2 ) C P ( 9 ) L D ( 7 ) C T
P
( 3 ) D
0
( 4 ) D
1
( 1 0) C T
T
( 5 ) D
2
( 6 ) D
3
( 1 ) C
r
( a )
图 12.10 4LS161
(a)逻辑电路图； (b)新标准符号； (c)旧标准符号第 12章 时序逻辑电路图 12.10 4LS161
(a)逻辑电路图； (b)新标准符号； (c)旧标准符号
C T R D I V 1 6
CT ＝ 0
M
1
M
2
G
3
G
4
C
5 / 2,3,4 ＋
3 C T ＝ 15
1,5 D [ 1 ]
[ 2 ]
[ 4 ]
[ 8 ]
( 1 )
( 9 )
( 1 0)
( 7 )
( 2 )
( 3 )
( 4 )
( 5 )
( 6 )
( 1 5)
( 1 4)
( 1 3)
( 1 2)
( 1 1)
C
r
LD
CT
T
CT
P
CP
D
0
D
1
D
2
D
3
Q
0
Q
1
Q
2
Q
3
( b )
C
o
第 12章 时序逻辑电路图 12.10 4LS161
(a)逻辑电路图； (b)新标准符号； (c)旧标准符号
7 4 L S 1 6 1
Q
0
Q
1
Q
2
Q
3
D
0
CT
P
CP
CT
T
C
r
LD D
1
D
2
D
3
( 1 4 ) ( 1 3 ) ( 1 2 ) ( 1 1 )
( 6 )( 5 )( 4 )( 3 )( 9 )( 1 )
( 7 )
( 1 0 )
( 2 )
( c )
第 12章 时序逻辑电路表 12.7 功能表第 12章 时序逻辑电路表 12.7可知,74LS161
（ 1） 异步清零 。 当清零控制端 时,立即清零,
与 CP无关 。
（ 2） 同步预置 。 当预置端 ＝ 0,而 ＝ 1时,
在置数输入端 D0D1D2D3预置某个数据,同时在 CP脉冲上升沿作用下,将 D0D1D2D端的数据装入计数器 。
（ 3） 保持 。 当 ＝ ＝ 1时,只要控制端 CTP和
CTT中有一个为低电平,就使每级触发器处于保持状态 。
0?rC
LD
rC
rC LD
第 12章 时序逻辑电路
（ 4） 计数 。 当 = =CTP=CTT=1时,电路为四位二进制加法计数器 。 在 CP脉冲作用下,电路按自然二进制递加,即由 0000→0001→…→1111。 当计到 1111时,进位输出端 Co 送出进位信号 （ 高电平有效 ）,即
Co=Q3Q2Q1Q0·CTT=1。
（ 5） 功能扩展 。 74LS161有异步清零端,利用反馈归零法,可组成任意进制计数器 。 另外,74LS161有预置控制端 和预置输入端 D3D2D1D0。 利用反馈预置法也可组成任意进制计数器 。 多片 74LS161可以用控制端
CTP和 CTT进行级联扩展 。 下面通过例子来说明用反馈预置法实现任意进制计数功能及多片 74LS161级联扩展的方法 。
LD
rC
rC
LD
第 12章 时序逻辑电路例 12.7用 74LS161的同步预置端构成十进制计数器 。
解如图 12.11 所示,将 D3D2D1D0 端接地,使
D3D2D1D0=0000 。 当 计 数 器 计到 9 时,计数器输出
Q3Q2Q1Q0=1001,经过与非门反馈给同步预置端,使
=0。 当第 10个 CP脉冲上升沿到来时,计数器将
D3D2D1D0=0000置入计数器,迫使计数器重新从零开始计数 。
LD
第 12章 时序逻辑电路
7 4L S 16 1
Q
0
Q
1
Q
2
Q
3
D
0
CT
P
CP
CT
T
C
r
LD D
1
D
2
D
3
&
1
CP
1
图 12.11 8421BCD码十进制计数器第 12章 时序逻辑电路例 12.8 用两片 74LS161组成六十进制计数器 。
解 用两片 74LS161组成的六十进制计数器如图 12.12
所示 。 左边为个位十进制计数器,右边为十位六进制计数器 。 两片计数器的 CP脉冲相接,组成同步计数器,计数范围为 0~59。 当个位计数器计数到 1001时,与门输出为 1,十位计数器的 CTT端变为 1,再来一个 CP脉冲,高位计数器加计 1,否则只能为保持状态 。 当十位计数器计到 5,个位计数器计到 9时,与非门输出为 1,在 CTP＝１
和下一个 CP脉冲的配合下,强制十位计数器装入 0000。
第 12章 时序逻辑电路
7 4 L S 1 6 1
Q
0
Q
1
Q
2
Q
3
D
0
CT
P
CP
CT
T
C
r
LD D
1
D
2
D
3
1
1
CP
1
7 4 L S 1 6 1
Q
0
Q
1
Q
2
Q
3
D
0
CT
P
CP
CT
T
C
r
LD D
1
D
2
D
3
1
1
& &
Q
00
Q
10
Q
20
Q
30
Q
01
Q
11
Q
21
Q
31
图 12.12 六十进制计数器第 12章 时序逻辑电路因为 74LS161使能端多,因而使用形式灵活多样,
可以利用不同的方法组成任意进制的计数器 。 例如,
对上述六十进制计数器,可以用第一级 74LS161组成十二进制计数器,用第二级 74LS161组成五进制计数器,
然后级联就成 。
第 12章 时序逻辑电路
12.3 寄存器
12.3.1数码寄存器数码寄存器是存放二进制数码的电路 。 由于触发器具有记忆功能,因而它是数码寄存器电路的基本单元电路 。
D触发器是最简单的数码寄存器 。 在 CP脉冲作用下,
它能够寄存一位二进制代码 。 当 D＝ 0时,在 CP脉冲作用下,将 0寄存到 D触发器中；当 D＝ 1时,在 CP脉冲作用下,将 1寄存到 D触发器中 。 图 12.13为由 D触发器组成的四位数码寄存器,在存数指令脉冲 CP作用下,输入端的第 12章 时序逻辑电路并行四位数码将同时存到 4个 D触发器中,并由各触发器的 Q端输出 。
当用触发器寄存数据时,除使用上述方法外,还可以使用触发器的异步置 0端和异步置 1端 。 例如,对低电平置 0,置 1的触发器,可在 端和 端之间接一反相器,反相器输出端接触发器的 端,将触发器的端与反相器输入端接在一起 。 这样,将需要寄存的数据从反相器输入端输入时,触发器就可立即寄存该数据 。
dR dR
dR
dR
第 12章 时序逻辑电路
CP
1D
C1
1Q
1Q
1D
C1
1Q
1Q
1D
C1
1Q
1Q
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
1D
C1
1Q
1Q
图 12.13 四位数码寄存器第 12章 时序逻辑电路
12.3.2移位寄存器移位寄存器具有数码寄存和移位两个功能 。 若在移位脉冲 （ 一般就是时钟脉冲 ） 的作用下,寄存器中的数码向右移动一位,则称右移；如依次向左移动,称为左移 。 移位寄存器具有单向移位功能的称为单向移位寄存器；既可右移又可左移的称为双向移位寄存器 。 例 12.3
所示电路就是一个四位右移位寄存器 。 图 12.14所示电路为下降沿触发的 JK触发器组成的四位左移移位寄存器 。
图 12.14中,SL为左移串行输入端,Q3Q2Q1Q0并行输出端 。
第 12章 时序逻辑电路
1J
C1
1Q
1Q 1K
1J
C1
1Q
1Q 1K
1J
C1
1Q
1Q 1K
1J
C1
1Q
1Q 1K
1
Q
0
Q
1
Q
2
Q
3
CP
S
L
图 12.13 四位数码寄存器第 12章 时序逻辑电路
12.3.3
1.典型移位寄存器介绍
74LS194是一种典型的中规模集成移位寄存器 。 它是由四个 RS触发器和一些门电路构成的四位双向移位寄存器 。 其逻辑图及逻辑符号如图 12.15所示,功能表如表
12.8所示 。
第 12章 时序逻辑电路
S R G 4
R
0
1
C4
1 → / 2 ←
1,4 D
3,4 D
3,4 D
3,4 D
2,4 D
( 1 )
( 9 )
( 1 0 )
( 1 1 )
( 2 )
( 3 )
( 4 )
( 5 )
( 6 )
( 7 )
( 1 5 )
( 1 4 )
( 1 3 )
( 1 2 )
D
0
D
1
D
2
D
3
S
R
S
L
CP
M
1
M
0
C
r
3
0
( a )
M
图 12.15 74LS194四位双向移
(a)新标准符号；
(b)旧标准符号；
(c)逻辑电路图第 12章 时序逻辑电路图 12.1574LS194
(a)新标准符号； (b)旧标准符号； (c)逻辑电路图
7 4 L S 1 9 4
Q
0
Q
1
Q
2
Q
3
D
0
M
0
CP
M
1
C
r
S
R
D
1
D
2
D
3
( 1 4 ) ( 1 3 ) ( 1 2 )( 1 5 )
( 6 )( 5 )( 4 )( 3 )( 2 )( 1 )
( 9 )
( 1 0 )
( 1 1 )
( b )
S
L
( 7 )
第 12章 时序逻辑电路
( c )
Q
0
( 1 5)
R
C1
1D
&
&
&
&
≥1
Q
1
( 1 4)
R
C1
1D
&
&
&
&
≥1
Q
2
( 1 3)
R
C1
1D
&
&
&
&
≥1
Q
3
( 1 2)
R
C1
1D
&
&
&
&
≥1
11
1
1
11
( 1 0) M
1
( 2 ) S
R
( 3 ) D
0
( 9 ) M
0
( 4 ) D
1
( 5 ) D
2
( 1 ) C
r
( 1 1) C P
( 6 ) D
3
( 7 ) S
L
图 12.15 74LS194四位双向移
(a)新标准符号；
(b)旧标准符号；
(c)逻辑电路图第 12章 时序逻辑电路表 12.8 74LS194功能表第 12章 时序逻辑电路图 12.15中,D0D1D2D3为并行输入端,Q0Q1Q2Q3
为并行输出端,SL为左移串行输入端,SR为右移串行输入端,为直接清零端 （ 低电平有效 ）,CP为同步时钟脉冲输入端,S0S1为工作方式选择端 。
rC
第 12章 时序逻辑电路由表 12.8可知,当 M0M1=00时,移位寄存器保持原来状态；当 M0M1=01时,在 CP脉冲配合下进行右移位,
每来一个 CP脉冲的上升沿,寄存器中的数据右移一位,
并且由 SR端输入一位数据；当 M0M1=10时,在 CP脉冲配合下进行左移位,每来一个 CP脉冲的上升沿,寄存器中的数据左移一位,并且由 SL端输入一位数据；当
M0M1=11时,在 CP脉冲的配合下,并行输入端的数据存入寄存器中 。
第 12章 时序逻辑电路
2.
1）
将两片 74LS194进行级联,则扩展为八位双向移位寄存器,如图 12.16所示 。 其中,第 （ Ⅰ ） 片的 SR端是八位双向移位寄存器的右移串行输入端,第 （ Ⅱ ） 片的 SL 端是 八位 双向 移位寄 存器 的左移 串行 输入端,D0~D7为并行输入端,Q0~Q7为并行输出端 。
第 12章 时序逻辑电路
7 4L S 19 4( Ⅰ )
Q
0
Q
1
Q
2
Q
3
D
0
M
0
CP
M
1
C
r
S
R
D
1
D
2
D
3
S
L
7 4L S 19 4( Ⅱ )
Q
0
Q
1
Q
2
Q
3
D
0
M
0
CP
M
1
C
r
S
R
D
1
D
2
D
3
S
L
Q
0
Q
1
Q
2
Q
3
Q
4
Q
5
Q
6
Q
7
D
0
D
1
D
2
D
3
D
4
D
5
D
6
D
7
S
L
M
0
M
1
CP
S
R
C
r
图 12.16 八位双向移位寄存器第 12章 时序逻辑电路
2）
数据传送系统分为串行数据传送和并行数据传送两种 。 串行传送数据是每一时间节拍 （ 一般是每个 CP
脉冲 ） 只传送一位数据,n位数据需要 n个时间节拍才能完成传送任务；并行传送数据一个时间节拍同时传送 n位数据 。
在数字系统中,有时需要对两种传送方式进行相互转换 。 下面以四位数据用 74LS194转换为例作一简单介绍 。
第 12章 时序逻辑电路
1)
将四位数据送到 74LS194的并行输入端,工作方式选择端置为 M0M1=11,这时,在第一个 CP脉冲作用下,
将并行输入端的数据同时存入 74LS194中,同时,Q3端输出最高位数据；然后将工作方式选择端置为 M0M1=01
（ 右移 ）,在第二个 CP脉冲作用下,数据右移一位,Q3
端输出次高位数据；在第三个 CP脉冲作用下,数据又右移一位,Q3端输出次低位数据；在第四个 CP脉冲作用下,
数据再右移一位,Q3端输出最低位数据 。 经过四个 CP脉冲,完成了四位数据由并入到串出的转换 。
第 12章 时序逻辑电路
2)
转换电路如图 12.17所示 。 将工作方式选择端置为
M0M1=10,串行数据加到 SR端,在四个 CP脉冲配合下,
依次将四位串行数据存入 74LS194中；然后,将并行输出允许控制端置为 E＝ 1,四位数据由 Y3~Y0端并行输出 。
第 12章 时序逻辑电路
7 4 L S 1 9 4
Q
0
Q
1
Q
2
Q
3
D
0
M
0
CP
M
1
C
r
S
R
D
1
D
2
D
3
S
L
& & & &
1
0
CP
Y
0
Y
1
Y
2
Y
3
E
图 12.17 串行至并行转换电路
