EXIT
集成触发器概 述第 4 章 集成触发器触发器的 基本形式无空翻触发器触发器的应用本章小结
EXIT
集成触发器主要要求：
了解触发器的基本特性和作用 。
了解触发器的类型和逻辑功能的描述方法。
4.1 概 述
EXIT
集成触发器一,触发器 的基本特性和作用
Flip - Flop，简写为 FF，又称双稳态触发器。
基本特性
(1)有两个稳定状态 (简称稳态 ),正好用来表示逻辑 0和 1。
(2)在输入信号作用下，触发器的两个稳定状态可相互转换
(称为状态的翻转 )。 输入信号消失后，新状态可长期保持下来，因此具有记忆功能，可存储二进制信息。
一个触发器可存储 1 位二进制数码
EXIT
集成触发器触发器的作用触发器有记忆功能,由它构成的电路在某时刻的输出不仅取决于该时刻的输入，还与电路原来状态有关。
而门电路无记忆功能，由它构成的电路在某时刻的输出完全取决于该时刻的输入，与电路原来状态无关；
触发器和门电路 是构成数字电路的基本单元。
EXIT
集成触发器二、触发器的类型根据逻辑功能不同分为
RS 触发器 D 触发器 JK 触发器 T 触发器 T? 触发器根据触发方式不同分为电平触发器 边沿触发器 主从触发器根据电路结构不同分为基本 RS 触发器 同步触发器 主从触发器 边沿触发器三、触发器逻辑功能的描述方法主要有特性表、特性方程、驱动表
(又称激励表 )、状态转换图和波形图
(又称时序图 )等。
EXIT
集成触发器主要要求：
掌握与非门结构 基本 RS 触发器 的电路、逻辑功能和工作特点。
了解同步触发器的结构、工作特点和存在问题。
4.2 触发器的基本形式掌握触发器的 0 态,1 态、置 0、置 1、触发方式、现态、次态和空翻 等概念。
了解触发器逻辑功能的描述方法。
掌握 RS 触发器,D 触发器,JK 触发器的逻辑功能及其特性方程。
EXIT
集成触发器一、基本 RS 触发器
(一 )由与非门组成的基本 RS 触发器
1,电路结构及逻辑符号
Q Q
SD RD
G1 G2
QQ
SD RD
S R
Q = 1,Q = 0 时，称为触发器的 1 状态，记为 Q = 1；
Q = 0,Q = 1 时，称为触发器的 0 状态，记为 Q = 0。
置 0 端,也称复位端 。
R 即 Reset
置 1端,也称置位端 。
S 即 Set
Basic Flip - Flop
信号输入端互补输出端，
正常工作时，
它们的输出状态相反。
低电平有效
EXIT
集成触发器工作原理Q Q
SD RD
G1 G2
11
01
10
00
SDRD 功 能 说 明输 入
QQ
输 出
2,工作原理及逻辑功能
01
1
1 1
0 触发器被置 0
触发器置 010
EXIT
集成触发器
2,工作原理及逻辑功能
Q Q
SD RD
G1 G2
11
01
10
00
SDRD 功 能 说 明输 入
QQ
输 出
10
0
1 1
1 触发器被置 1
触发器置 010
触发器置 101
EXIT
集成触发器
2,工作原理及逻辑功能
Q Q
SD RD
G1 G2
11
01
10
00
SDRD 功 能 说 明输 入
QQ
输 出
11
触发器置 010
触发器置 101
触发器保持原状态不变不 变
& &
G1 门输出
QSQ D
QQ 1
G2 门输出
QRQ D
QQ 1
EXIT
集成触发器
2,工作原理及逻辑功能
Q Q
SD RD
G1 G2
输出状态 不定 (禁用 )不 定
11
01
10
00
SDRD 功 能 说 明输 入
QQ
输 出触发器置 010
触发器置 101
触发器保持原状态不变不 变
00
11
输出既非 0 状态，
也非 1 状态。当 RD 和
SD 同时由 0 变 1 时，
输出状态可能为 0，也可能为 1，即输出状态不定。因此，这种情况禁用。
EXIT
集成触发器特性表
3,逻辑功能的 特性表 描述次态现态 指触发器在输入信号变化前的状态，用 Qn表示。
指触发器在输入信号变化后的状态，用 Qn+1 表示。
触发器次态与输入信号和电路原有状态之间关系的真值表。
基本 RS 触发器工作原理动画演示
EXIT
集成触发器
00
00
1 ×
触发器 状态不定0 ×
10
10
1
0
0 触发器 置 0
0
01
01
1
0
1 触发器 置 1
1
11
11 00
11 触发器 保持原状态不变说 明Qn+1QnSDRD 基本 RS 触发器特性表的简化表示
Qn11
101
010
不定00
Qn+1SDRD
与非门组成的基本 RS 触发器特性表置 0 端 RD 和置 1 端 SD 低电平有效。
禁用 RD = SD = 0。 称约束条件注意
EXIT
集成触发器波形分析举例解：
[例 ] 设下图中触发器初始状态为 0,试对应输入波形画出 Q 和 Q 的波形 。
Q
Q
SD
RD
S
R
SD
RD
保持初态为 0，故保持为 0。
置 0保持
Q
Q
置 1
EXIT
集成触发器
(二 )基本 RS 触发器的两种形式特性表 Qn11 101
010
不定00
Qn+1SDRD
不定11
001
110
Qn00
Qn+1SDRD
QQ
SD RD
S R
QQ
SD RD
S R
逻辑符号置 0、置 1 信号 低电平有效置 0、置 1 信号 高电平有效注意弄清输入信号是低电平有效还是高电平有效。
EXIT
集成触发器
(三 )基本 RS 触发器的优缺点优点缺点电路简单，是构成各种触发器的基础。
1,输出受输入信号直接控制，不能定时控制。
2,有约束条件。
EXIT
集成触发器二、同步触发器 Synchronous Flip - Flop
实际工作中，触发器的工作状态不仅要由触发输入信号决定，而且要求按照一定的节拍工作。为此，需要增加一个 时钟控制端 CP。
CP 即 Clock Pulse，它是一串周期和脉宽一定的矩形脉冲。
具有时钟脉冲控制的触发器称为 时钟触发器,
又称钟控触发器。
同步触发器是其中最简单的一种，而基本 RS 触发器称异步触发器 。
EXIT
集成触发器
(一 )同步 RS 触发器
Q Q
G1 G2
S R
G3 G4
CP
Q3 Q4
(一 )同步 RS 触发器工作原理
★ CP = 0 时,G3,G4
被封锁，输入信号 R,S
不起作用。基本 RS 触发器的输入均为 1，触发器状态保持不变。
★ CP = 1 时,G3,G4
解除封锁，将输入信号
R 和 S 取非后送至基本
RS 触发器的输入端。0
1 1
1
S R
1,电路结构与工作原理基本 RS 触发器增加了由时钟 CP控制的门 G3,G4
EXIT
集成触发器
Q Q
1S C11R
Q Q
G1 G2
S R
G3 G4
CP
Q3 Q4
不定11
001
1 10
Qn00
Qn+1SR
RS功能
R,S 信号高电平有效
S
SD
R
RD
RDSD
2,逻辑功能与逻辑符号异步置 0 端 RD 和异步置 1 端 SD 不受 CP 控制。
实际应用中，常需要利用异步端预置触发器值
(置 0 或置 1)，预置完毕后应使 RD = SD = 1。
EXIT
集成触发器
RD
CP
RQ
Q1SS
C1CP
R 1R
R
S
VCC
RD
S
解：
[例 ] 试对应输入波形画出下图中 Q 端 波形 。
原态未知
Q
EXIT
集成触发器
3,同步 RS 触发器的特性表与特性方程
00
00
1
0
1
0
10
10
1
0
1
1
01
01
1
0
0
0
11
11 ×0
×1
Qn+1QnSR
特性表同步 RS触发器 Qn+1的卡诺图
R
SQn
0
1
00 01 11 10
××
111
特性方程 nn QRSQ 1
RS = 0(约束条件 )
RS 触发器功能也可用特性表与特性方程来描述。
特性方程 指触发器次态与输入信号和电路原有状态之间的逻辑关系式。
EXIT
集成触发器
(二 )同步 D 触发器
(二 )同步 D 触发器
1,电路结构、逻辑符号和逻辑功能
D
QQ
1S 1RC1
CP
QQ
1D
D
C1
CP
CP D Qn+1 说明
1 01 01 置 0置 1
0 Qn 不变同步 D 触发器功能表称为 D 功能特点,Qn+1 跟随 D 信号
EXIT
集成触发器解：
[例 ] 试对应输入波形画出下图中 Q 端 波形 (设触发器初始状态为 0)。
QQ
1D
D
C1
CP
D
CP
Q
CP= 0，同步触发器状态不变触发器初始状态为 CP= 1，同步 D 触发器次态跟随 D信号同步触发器在 CP = 1 期间能发生多次翻转，这种 现象称为空翻
EXIT
集成触发器
2,D 触发器的 特性表、特性方程,驱动表 和 状态转换图由触发器现态和次态的取值来确定输入信号取值的关系表，又称激励表。
用圆圈及其内的标注表示电路的所有稳态，
用箭头表示状态转换的方向，箭头旁的标注表示状态转换的条件。
它们是触发器逻辑功能的不同描述方法，
也是时序逻辑电路逻辑功能的描述方法。
EXIT
集成触发器
0 0
0 1
1 0
1 1
DQn Qn+1
特性方程 Qn+1 = D
0
0
1
1
0
1
0
1
0
0
1
1
Qn+1QnD
D 触发器特性表 D 触发器驱动表
0
0
1
1
无约束
Qn+1 在 D = 0 时就为 0，与 Qn 无关。
0 1
D = 1
D = 0
D= 0 D = 1
在 1 时就为 1，与 n 无关。
2,D 触发器的 特性表、特性方程,驱动表 和 状态转换图同步 D触发器 状态转换图
EXIT
集成触发器
(三 )同步 JK 触发器
(三 )同步 JK 触发器
QQ
1S 1RC1
CP 功能表
J K
电路结构 QQ
1J
J
C1
CP
1K
K
逻辑符号
1
说明Qn+1KJCP
称为 JK 功能，即
JK = 00 时保持；
JK = 11 时翻转；
J? K 时 Qn+1 值与 J 相同。
不变Qn00
置 0010
翻转11
置 1101
不变Qn××0
Qn
EXIT
集成触发器
0 0
0 1
1 0
1 1
J KQn Qn+1
特性表特性方程驱动表
0 ×
无约束条件状态转换图
0 1J = 0K =×
1
0
0
1
1
1
1
1
1
1
0
1
0
0
1
1
0
0
0
1
1
1
0
0
0
0
K
0
1
0
1
0
0
Qn+1QnJ
nnn QKQJQ1＋
1 ×
× 1
× 0
J = 1
K =×
J =×
K = 0
J =×
K = 1
EXIT
集成触发器解：
[例 ] 设触发器初始状态为 0,试对应输入波形画出
Q 端 波形 。
触发器初始状态为
J
CP
Q
Q1JJ
C1CP
K 1K
K
Q
CP = 0 时，同步触发器状态不变。
CP = 1 时，触发器根据 J、
K 信号取值按照 JK 功能工作。
EXIT
集成触发器
(四 )同步触发器的特点同步触发器的 触发方式 为 电平触发式同步触发器的共同缺点是存在 空翻触发脉冲作用期间，输入信号发生多次变化时，触发器输出状态也相应发生多次变化的现象称为空翻。
空翻可导致电路工作失控。
指时钟脉冲信号控制触发器工作的方式
CP = 1 期间翻转的称正电平触发式；
CP = 0 期间翻转的称负电平触发式。
EXIT
集成触发器主要要求：
了解无空翻触发器的类型,掌握其工作特点 。
能根据 触发器符号识别 其逻辑功能和触发方式，
并进行波形分析。
4.3 无空翻触发器
EXIT
集成触发器
Master - Slave Flip - Flop
Edge - Triggered Flip - Flop
一、无空翻触发器的类型和工作特点工作特点,CP = 1 期间,主触发器 接收输入信号； CP = 0 期间，主触发器保持 CP
下降沿之前状态不变，而从触发器接受主触发器状态。因此,主从触发器的状态只能在
CP 下降沿时刻翻转。 (详见链接 )
这种触发方式称为 主从触发式 。
工作特点：只能 在 CP 上升沿 (或下降沿 )
时刻接收输入信号,因此,电路状态只能在
CP 上升沿 (或下降沿 )时刻 翻转。
这种触发方式称为 边沿触发式。
无空翻触发器主从触发器边沿触发器
EXIT
集成触发器主从触发器和边沿触发器有何异同？
只能在 CP 边沿时刻翻转,因此都 克服了空翻,可靠性和抗干扰能力强，应用范围广。
相同处电路结构和工作原理不同，因此电路功能不同。为保证电路正常工作,要求主从 JK 触发器的 J 和 K 信号在 CP = 1 期间保持不变 ；而边沿触发器没有这种限制,其功能较完善，因此应用更广。
相异处单击此处 将跳过刚才讲过的 主从 RS触发器内容
EXIT
集成触发器
Q从 Q从
FF2
S R
FF1
CP
Q主 Q主
CP
1S 1RC1
1S 1RC1 给主从触发器提供反相的时钟信号，使它们在不同的时段交替工作。
主从 RS 触发器电路、符号和工作原理
QQ
1S
S
C1
CP
1R
R
表示时钟触发沿为下降沿从触发器主触发器
Q = Q从
EXIT
集成触发器综上所述，主从触发器状态只能在
CP 时刻发生翻转，其它时刻则保持不变,至于状态如何翻转,则由 CP
之前最后的 输入信号 值决定。
Q从 Q从
FF2
S R
FF1
CP
Q主 Q主
CP
1S 1RC1
1S 1RC1
主从 RS 触发器工作原理
★ CP = 1 期间,主触发器接受输入信号，从触发器被封锁，使 主从 RS
触发器状态保持不变。
★ CP 到达时,CP=0,CP = 1。主触发器被封锁，并保持 CP 到达之前的状态不变。这时从触发器工作，
S从 = Q主,R从 = Q主,因此 Q主 = 0 时，
Q从 置 0； Q主 = 1时,Q从 置 1，即 Q从 =
Q主,从触发器翻转到与主触发器相同的状态。
1
工作封锁
0
BACK
工作封锁
1
0
★ CP = 0 期间,主触发器被封锁，保持 CP 到达之前的状态不变,Q从 =
Q主,因此,主从 RS 触发器状态保持不变。
Q = Q从
EXIT
集成触发器无空翻触发器的学习重点是根据逻辑符号识别其功能，理解其应用。
下面介绍常用无空翻触发器的符号及其应用注意事项。
二、常用无空翻触发器及其符号主从 RS 触发器 主从 JK触发器主从触发器
QQ
1J
J
C1
CP
1K
K
边沿触发器
TTL维持阻塞
D 触发器 (通 常上升沿触发 )
TTL边沿 JK
触发器 (通 常下降沿触发 )
CMOS边沿 D触发器和边沿 JK触发器
(通 常 上升沿触发 )
QQ
1S
S
C1
CP
1R
R
EXIT
集成触发器
QQ
C1
CP
1D
D
CP 触发的边沿 D 触发器
QQ
C1
CPD
具有异步端的边沿 D触发器
1DS
SD
R
RD
执行 Qn+1 = D11↑11
在 CP? 时刻00↑11
Qn×111 保持不变
Qn×011
禁 用不定态××00
异步置 11××01
异步置 00××10
说 明Qn+1DCPSDRD
异步端低电平有效的上升沿触发式 D 触发器功能表
EXIT
集成触发器
QQ
1J
J CP
1K
K
C1
CP 触发的边沿 JK 触发器
QQ
1J
J CP
1K
K
C1
CP 触发的边沿 JK 触发器具有异步端的边沿 JK触发器
QQ
1J
J CP
1K
K
RS C1
RDSD
QQ
1J
J CP
1K
K
RS C1
RDSD
异步端低电平有效异步端高电平有效
Qn11↓00
101↓00
010↓00 在 CP↓时刻执行
JK 功能
Qn00↓00
Qn××100 保持不变
Qn××000
禁用不定×××11
置 11×××10
置 00×××01
说 明Qn+1KJCPSDRD
异步端高电平有效的下降沿触发式 JK 触发器功能表
EXIT
集成触发器注意
(1)弄清 时钟触发沿 是上升沿还是下降沿？
(2)弄清有无异步输入端？ 异步置 0 端和异步置 1 端 是低电平有效还是高电平有效？
(4)边沿触发器的逻辑功能和特性方程与同步触发器的相同，但由于触发方式不一样，
因此，它们的逻辑功能和特性方程成立的时间不同。 边沿触发器的逻辑功能和特性方程只在时钟的上升沿 (或下降沿 )成立。
(3)异步端不受时钟 CP 控制,将直接实现置 0
或置 1。触发器工作时，应保证异步端接非有效电平。
EXIT
集成触发器
Q1
Q1
CP
D
C1
1D
(a)
(b)
S
C1
R
1D
CP
Q2
Q2
三、边沿触发器工作波形分析举例解：
[例 ]设触发器初态为 0，试对应输入波形画出 Q1,Q2 的波形。
D
CP
Q1
Q2
nQD 22?
D 触发器特性方程为 Qn+1 = D
功能是翻转因此 nn QDQ 2212
1 0
触发器初态为该电路的功能是,在时钟触发沿到达时状态发生翻转，这种功能称为计数功能,相应触发器称为计数触发器。
EXIT
集成触发器
J
CP
K
T
解：
[例 ]设触发器初态为 1，试对应输入波形画出 Q1,Q2 的波形。触发器初态为
Q1
Q1
CP
J
C1
1J
(a)
(b)
S
C1
R
1K
CP
Q2
Q2
K 1K
1JT
VCC
1
1
0
0
1
0
0
1
1 010
CP 之前 J,K
最后取值为 1
CP 之前 J,K
最后取值为 0
触发器初态为
Q1
Q2
T = 0 时,Qn+1 = Qn ； T = 1 时,Qn+1 = Qn 。
这种功能称 T 功能，相应触发器称 T 触发器。
EXIT
集成触发器主要要求：
掌握 常用触发器的工作特点,符号,逻辑功能和特性方程,会画工作波形 。
了解触发器各种逻辑功能间的转换方法。
4.4 触发器的应用理解触发器及其简单应用电路的分析方法。
EXIT
集成触发器一、触发器的五种逻辑功能及其转换
(一 )触发器五种逻辑功能的比较无约束，
但功能少无约束，
且功能强令 J = K = T
即可令 J = K = 1
即可
D 功能
1
0
Qn+1
1
0
D
Qn+1 = D
T 功能
Qn
Qn
Qn+1
1
0
T
nn QTQ 1
RS 功能不定
0
1
Qn
Qn+1
11
01
10
00
SR
Qn+1 = S + RQn
RS = 0(约束条件 )
JK 功能
Qn
1
0
Qn
Qn+1
11
01
10
00
KJ
Qn+1 = JQn + KQn
T′功能
(计数功能 )
只有 CP 输入端，
无数据输入端。
来一个 CP翻转一次
Qn+1 = Qn
EXIT
集成触发器
(二 )不同逻辑功能间的相互转换
1,JK D
2,JK T,T′
因此，令 J = K = D已有
Qn+1 = JQn+ KQn
欲得 Qn+1 = D Q
Q
CP
D
C1
1J
1K
Q
Q
C1
1J
1K Q
Q
CP
1
C1
1J
1K
T
CP
转换方法
(1)写出待求触发器和给定触发器的特性方程。
(3)画出用给定触发器实现待求触发器的电路。
(2)比较上述特性方程，得出给定触发器中输入信号的接法。
EXIT
集成触发器
3,D JK
已有 Qn+1 = D
欲得
Qn+1 = JQn + KQn
因此，令
nn QKQJ
nn QKQJD
4,D T
5,D T′
已有 Qn+1 = D
欲得
Qn+1 = nQT?
已有 Qn+1 = D
欲得 Qn+1 = Qn
因此，令 D = Qn
nQT?因此，令 D =
Q
Q
CP C1
1D
Q
Q
CP C1
1DT
Q
Q
CP
J
C1
1DK
EXIT
集成触发器二、触发器的应用与分析举例
★ 触发器由门电路构成，因此,门电路的应用注意事项在这里多适用。 例如,TTL 触发器的输入端悬空相当于输入高电平，而 CMOS 触发器的输入端不允许悬空。
应用注意 ★ 实际工作中，应根据需要选定触发器的功能和触发方式。例如：同步触发器通常只用于数据锁存，构成计数器、移位寄存器时一般要用边沿触发器。
EXIT
集成触发器
Q2Q1
1D 1D
FF1 FF2
石英方波振荡器
4MHz C1C1CP
[例 ] 下图为分频器电路，设触发器初态为 0，试画出
Q1,Q2 的波形并求其频率。
CP解：
fQ1 = fCP/2 = 2 MHz,fQ2 = fCP/4 = 1 MHz
Q1 0
Q2 0
对 CP 二分频对 CP 四分频两个 D触发器均构成 CP 触发的计数触发器
EXIT
集成触发器
1
01
0RD
SDQ
1J
SD
C1CP
1K
R
S
RD CP
解：
[例 ] 试对应输入波形画出下图电路的输出波形。
Q 1
Qn+1 = JQn + KQn = Qn · Qn+Qn · Qn = Qn
当异步端无信号时，触发器将在 CP 时翻转。
RD和 SD为非有效电平
EXIT
集成触发器触发器和门电路是构成数字系统的基本逻辑单元。
前者具有记忆功能，用于构成时序逻辑电路；
后者没有记忆功能，用于构成组合逻辑电路。
本章小结触发器有两个基本特性：①有两个稳定状态；
②在外信号作用下，两个稳定状态可相互转换，
没有外信号作用时，保持原状态不变。因此，
触发器具有记忆功能，常用来保存二进制信息。
一个触发器可存储 1 位二进制码，存储
n 位二进制码则需用 n 个触发器。
EXIT
集成触发器触发器的逻辑功能是指触发器的次态与现态及输入信号之间的逻辑关系 。 其描述方法主要有特性表,特性方程,驱动表,状态转换图和波形图 (又称时序图 )等 。
★ 触发器根据逻辑功能不同分为
D触发器 T触发器RS触发器 JK触发器 T′触发器
1
0
Qn+1
1
0
D
Qn+1 = D
Qn
Qn
Qn+1
1
0
T
nn QTQ 1不定
0
1
Qn
Qn+1
11
01
10
00
SR
Qn+1 = S + RQn
RS = 0(约束条件 )
Qn
1
0
Qn
Qn+1
11
01
10
00
KJ
Qn+1 =JQn + KQn
只有 CP 输入端，
无数据输入端。
来一个 CP翻转一次
Qn+1 = Qn
EXIT
集成触发器电平触发器 边沿触发器 主从触发器
★ 根据触发方式不同分为例如
QQ
1J
J
C1
CP
1K
K
QQ
1J
J
C1
CP
1K
K
QQ
1J
J
C1
CP
1K
K
EXIT
集成触发器
★ 根据是否受时钟控制分为异步触发器 钟控触发器基本 RS 触发器是构成各种触发器的基础。它的输出受输入信号直接控制，不能定时控制，常用作集成触发器的辅助输入端，用于直接置 0 或直接置 1。
使用时须注意弄清它的有效电平，并满足约束条件。
基本 RS 触发器 同步触发器、主从触发器和边沿触发器
EXIT
集成触发器不同触发方式的工作特点正电平触发式触发器的状态在 CP = 1 期间翻转，在
CP = 0 期间保持不变。电平触发式触发器的缺点是存在空翻现象，通常只能用于数据锁存。
主从触发器由分别工作在时钟脉冲 CP 不同时段的主触发器和从触发器构成，通常只能在 CP 下降沿时刻状态发生翻转，而在 CP 其它时刻保持状态不变。它虽然克服了空翻，但对输入信号仍有限制。
EXIT
集成触发器分析触发器时应弄清楚触发器的功能,触发方式和触发沿 (或触发电平 ),并弄清楚异步输入端是否加上了有效电平 。
边沿触发器只能 在 CP 上升 沿 (或下降沿 )时刻接收输入信号,其状态 只能在 CP 上升 沿 (或下降沿 )时刻发生翻转 。 它应用范围广,可靠性高,抗干扰能力强 。
集成触发器概 述第 4 章 集成触发器触发器的 基本形式无空翻触发器触发器的应用本章小结
EXIT
集成触发器主要要求：
了解触发器的基本特性和作用 。
了解触发器的类型和逻辑功能的描述方法。
4.1 概 述
EXIT
集成触发器一,触发器 的基本特性和作用
Flip - Flop，简写为 FF，又称双稳态触发器。
基本特性
(1)有两个稳定状态 (简称稳态 ),正好用来表示逻辑 0和 1。
(2)在输入信号作用下，触发器的两个稳定状态可相互转换
(称为状态的翻转 )。 输入信号消失后，新状态可长期保持下来，因此具有记忆功能，可存储二进制信息。
一个触发器可存储 1 位二进制数码
EXIT
集成触发器触发器的作用触发器有记忆功能,由它构成的电路在某时刻的输出不仅取决于该时刻的输入，还与电路原来状态有关。
而门电路无记忆功能，由它构成的电路在某时刻的输出完全取决于该时刻的输入，与电路原来状态无关；
触发器和门电路 是构成数字电路的基本单元。
EXIT
集成触发器二、触发器的类型根据逻辑功能不同分为
RS 触发器 D 触发器 JK 触发器 T 触发器 T? 触发器根据触发方式不同分为电平触发器 边沿触发器 主从触发器根据电路结构不同分为基本 RS 触发器 同步触发器 主从触发器 边沿触发器三、触发器逻辑功能的描述方法主要有特性表、特性方程、驱动表
(又称激励表 )、状态转换图和波形图
(又称时序图 )等。
EXIT
集成触发器主要要求：
掌握与非门结构 基本 RS 触发器 的电路、逻辑功能和工作特点。
了解同步触发器的结构、工作特点和存在问题。
4.2 触发器的基本形式掌握触发器的 0 态,1 态、置 0、置 1、触发方式、现态、次态和空翻 等概念。
了解触发器逻辑功能的描述方法。
掌握 RS 触发器,D 触发器,JK 触发器的逻辑功能及其特性方程。
EXIT
集成触发器一、基本 RS 触发器
(一 )由与非门组成的基本 RS 触发器
1,电路结构及逻辑符号
Q Q
SD RD
G1 G2
SD RD
S R
Q = 1,Q = 0 时，称为触发器的 1 状态，记为 Q = 1；
Q = 0,Q = 1 时，称为触发器的 0 状态，记为 Q = 0。
置 0 端,也称复位端 。
R 即 Reset
置 1端,也称置位端 。
S 即 Set
Basic Flip - Flop
信号输入端互补输出端，
正常工作时，
它们的输出状态相反。
低电平有效
EXIT
集成触发器工作原理Q Q
SD RD
G1 G2
11
01
10
00
SDRD 功 能 说 明输 入
输 出
2,工作原理及逻辑功能
01
1
1 1
0 触发器被置 0
触发器置 010
EXIT
集成触发器
2,工作原理及逻辑功能
Q Q
SD RD
G1 G2
11
01
10
00
SDRD 功 能 说 明输 入
输 出
10
0
1 1
1 触发器被置 1
触发器置 010
触发器置 101
EXIT
集成触发器
2,工作原理及逻辑功能
Q Q
SD RD
G1 G2
11
01
10
00
SDRD 功 能 说 明输 入
输 出
11
触发器置 010
触发器置 101
触发器保持原状态不变不 变
& &
G1 门输出
QSQ D
QQ 1
G2 门输出
QRQ D
QQ 1
EXIT
集成触发器
2,工作原理及逻辑功能
Q Q
SD RD
G1 G2
输出状态 不定 (禁用 )不 定
11
01
10
00
SDRD 功 能 说 明输 入
输 出触发器置 010
触发器置 101
触发器保持原状态不变不 变
00
11
输出既非 0 状态，
也非 1 状态。当 RD 和
SD 同时由 0 变 1 时，
输出状态可能为 0，也可能为 1，即输出状态不定。因此，这种情况禁用。
EXIT
集成触发器特性表
3,逻辑功能的 特性表 描述次态现态 指触发器在输入信号变化前的状态，用 Qn表示。
指触发器在输入信号变化后的状态，用 Qn+1 表示。
触发器次态与输入信号和电路原有状态之间关系的真值表。
基本 RS 触发器工作原理动画演示
EXIT
集成触发器
00
00
1 ×
触发器 状态不定0 ×
10
10
1
0
0 触发器 置 0
0
01
01
1
0
1 触发器 置 1
1
11
11 00
11 触发器 保持原状态不变说 明Qn+1QnSDRD 基本 RS 触发器特性表的简化表示
Qn11
101
010
不定00
Qn+1SDRD
与非门组成的基本 RS 触发器特性表置 0 端 RD 和置 1 端 SD 低电平有效。
禁用 RD = SD = 0。 称约束条件注意
EXIT
集成触发器波形分析举例解：
[例 ] 设下图中触发器初始状态为 0,试对应输入波形画出 Q 和 Q 的波形 。
Q
Q
SD
RD
S
R
SD
RD
保持初态为 0，故保持为 0。
置 0保持
Q
Q
置 1
EXIT
集成触发器
(二 )基本 RS 触发器的两种形式特性表 Qn11 101
010
不定00
Qn+1SDRD
不定11
001
110
Qn00
Qn+1SDRD
SD RD
S R
SD RD
S R
逻辑符号置 0、置 1 信号 低电平有效置 0、置 1 信号 高电平有效注意弄清输入信号是低电平有效还是高电平有效。
EXIT
集成触发器
(三 )基本 RS 触发器的优缺点优点缺点电路简单，是构成各种触发器的基础。
1,输出受输入信号直接控制，不能定时控制。
2,有约束条件。
EXIT
集成触发器二、同步触发器 Synchronous Flip - Flop
实际工作中，触发器的工作状态不仅要由触发输入信号决定，而且要求按照一定的节拍工作。为此，需要增加一个 时钟控制端 CP。
CP 即 Clock Pulse，它是一串周期和脉宽一定的矩形脉冲。
具有时钟脉冲控制的触发器称为 时钟触发器,
又称钟控触发器。
同步触发器是其中最简单的一种，而基本 RS 触发器称异步触发器 。
EXIT
集成触发器
(一 )同步 RS 触发器
Q Q
G1 G2
S R
G3 G4
CP
Q3 Q4
(一 )同步 RS 触发器工作原理
★ CP = 0 时,G3,G4
被封锁，输入信号 R,S
不起作用。基本 RS 触发器的输入均为 1，触发器状态保持不变。
★ CP = 1 时,G3,G4
解除封锁，将输入信号
R 和 S 取非后送至基本
RS 触发器的输入端。0
1 1
1
S R
1,电路结构与工作原理基本 RS 触发器增加了由时钟 CP控制的门 G3,G4
EXIT
集成触发器
Q Q
1S C11R
Q Q
G1 G2
S R
G3 G4
CP
Q3 Q4
不定11
001
1 10
Qn00
Qn+1SR
RS功能
R,S 信号高电平有效
S
SD
R
RD
RDSD
2,逻辑功能与逻辑符号异步置 0 端 RD 和异步置 1 端 SD 不受 CP 控制。
实际应用中，常需要利用异步端预置触发器值
(置 0 或置 1)，预置完毕后应使 RD = SD = 1。
EXIT
集成触发器
RD
CP
RQ
Q1SS
C1CP
R 1R
R
S
VCC
RD
S
解：
[例 ] 试对应输入波形画出下图中 Q 端 波形 。
原态未知
Q
EXIT
集成触发器
3,同步 RS 触发器的特性表与特性方程
00
00
1
0
1
0
10
10
1
0
1
1
01
01
1
0
0
0
11
11 ×0
×1
Qn+1QnSR
特性表同步 RS触发器 Qn+1的卡诺图
R
SQn
0
1
00 01 11 10
××
111
特性方程 nn QRSQ 1
RS = 0(约束条件 )
RS 触发器功能也可用特性表与特性方程来描述。
特性方程 指触发器次态与输入信号和电路原有状态之间的逻辑关系式。
EXIT
集成触发器
(二 )同步 D 触发器
(二 )同步 D 触发器
1,电路结构、逻辑符号和逻辑功能
D
1S 1RC1
CP
1D
D
C1
CP
CP D Qn+1 说明
1 01 01 置 0置 1
0 Qn 不变同步 D 触发器功能表称为 D 功能特点,Qn+1 跟随 D 信号
EXIT
集成触发器解：
[例 ] 试对应输入波形画出下图中 Q 端 波形 (设触发器初始状态为 0)。
1D
D
C1
CP
D
CP
Q
CP= 0，同步触发器状态不变触发器初始状态为 CP= 1，同步 D 触发器次态跟随 D信号同步触发器在 CP = 1 期间能发生多次翻转，这种 现象称为空翻
EXIT
集成触发器
2,D 触发器的 特性表、特性方程,驱动表 和 状态转换图由触发器现态和次态的取值来确定输入信号取值的关系表，又称激励表。
用圆圈及其内的标注表示电路的所有稳态，
用箭头表示状态转换的方向，箭头旁的标注表示状态转换的条件。
它们是触发器逻辑功能的不同描述方法，
也是时序逻辑电路逻辑功能的描述方法。
EXIT
集成触发器
0 0
0 1
1 0
1 1
DQn Qn+1
特性方程 Qn+1 = D
0
0
1
1
0
1
0
1
0
0
1
1
Qn+1QnD
D 触发器特性表 D 触发器驱动表
0
0
1
1
无约束
Qn+1 在 D = 0 时就为 0，与 Qn 无关。
0 1
D = 1
D = 0
D= 0 D = 1
在 1 时就为 1，与 n 无关。
2,D 触发器的 特性表、特性方程,驱动表 和 状态转换图同步 D触发器 状态转换图
EXIT
集成触发器
(三 )同步 JK 触发器
(三 )同步 JK 触发器
1S 1RC1
CP 功能表
J K
电路结构 QQ
1J
J
C1
CP
1K
K
逻辑符号
1
说明Qn+1KJCP
称为 JK 功能，即
JK = 00 时保持；
JK = 11 时翻转；
J? K 时 Qn+1 值与 J 相同。
不变Qn00
置 0010
翻转11
置 1101
不变Qn××0
Qn
EXIT
集成触发器
0 0
0 1
1 0
1 1
J KQn Qn+1
特性表特性方程驱动表
0 ×
无约束条件状态转换图
0 1J = 0K =×
1
0
0
1
1
1
1
1
1
1
0
1
0
0
1
1
0
0
0
1
1
1
0
0
0
0
K
0
1
0
1
0
0
Qn+1QnJ
nnn QKQJQ1＋
1 ×
× 1
× 0
J = 1
K =×
J =×
K = 0
J =×
K = 1
EXIT
集成触发器解：
[例 ] 设触发器初始状态为 0,试对应输入波形画出
Q 端 波形 。
触发器初始状态为
J
CP
Q
Q1JJ
C1CP
K 1K
K
Q
CP = 0 时，同步触发器状态不变。
CP = 1 时，触发器根据 J、
K 信号取值按照 JK 功能工作。
EXIT
集成触发器
(四 )同步触发器的特点同步触发器的 触发方式 为 电平触发式同步触发器的共同缺点是存在 空翻触发脉冲作用期间，输入信号发生多次变化时，触发器输出状态也相应发生多次变化的现象称为空翻。
空翻可导致电路工作失控。
指时钟脉冲信号控制触发器工作的方式
CP = 1 期间翻转的称正电平触发式；
CP = 0 期间翻转的称负电平触发式。
EXIT
集成触发器主要要求：
了解无空翻触发器的类型,掌握其工作特点 。
能根据 触发器符号识别 其逻辑功能和触发方式，
并进行波形分析。
4.3 无空翻触发器
EXIT
集成触发器
Master - Slave Flip - Flop
Edge - Triggered Flip - Flop
一、无空翻触发器的类型和工作特点工作特点,CP = 1 期间,主触发器 接收输入信号； CP = 0 期间，主触发器保持 CP
下降沿之前状态不变，而从触发器接受主触发器状态。因此,主从触发器的状态只能在
CP 下降沿时刻翻转。 (详见链接 )
这种触发方式称为 主从触发式 。
工作特点：只能 在 CP 上升沿 (或下降沿 )
时刻接收输入信号,因此,电路状态只能在
CP 上升沿 (或下降沿 )时刻 翻转。
这种触发方式称为 边沿触发式。
无空翻触发器主从触发器边沿触发器
EXIT
集成触发器主从触发器和边沿触发器有何异同？
只能在 CP 边沿时刻翻转,因此都 克服了空翻,可靠性和抗干扰能力强，应用范围广。
相同处电路结构和工作原理不同，因此电路功能不同。为保证电路正常工作,要求主从 JK 触发器的 J 和 K 信号在 CP = 1 期间保持不变 ；而边沿触发器没有这种限制,其功能较完善，因此应用更广。
相异处单击此处 将跳过刚才讲过的 主从 RS触发器内容
EXIT
集成触发器
Q从 Q从
FF2
S R
FF1
CP
Q主 Q主
CP
1S 1RC1
1S 1RC1 给主从触发器提供反相的时钟信号，使它们在不同的时段交替工作。
主从 RS 触发器电路、符号和工作原理
1S
S
C1
CP
1R
R
表示时钟触发沿为下降沿从触发器主触发器
Q = Q从
EXIT
集成触发器综上所述，主从触发器状态只能在
CP 时刻发生翻转，其它时刻则保持不变,至于状态如何翻转,则由 CP
之前最后的 输入信号 值决定。
Q从 Q从
FF2
S R
FF1
CP
Q主 Q主
CP
1S 1RC1
1S 1RC1
主从 RS 触发器工作原理
★ CP = 1 期间,主触发器接受输入信号，从触发器被封锁，使 主从 RS
触发器状态保持不变。
★ CP 到达时,CP=0,CP = 1。主触发器被封锁，并保持 CP 到达之前的状态不变。这时从触发器工作，
S从 = Q主,R从 = Q主,因此 Q主 = 0 时，
Q从 置 0； Q主 = 1时,Q从 置 1，即 Q从 =
Q主,从触发器翻转到与主触发器相同的状态。
1
工作封锁
0
BACK
工作封锁
1
0
★ CP = 0 期间,主触发器被封锁，保持 CP 到达之前的状态不变,Q从 =
Q主,因此,主从 RS 触发器状态保持不变。
Q = Q从
EXIT
集成触发器无空翻触发器的学习重点是根据逻辑符号识别其功能，理解其应用。
下面介绍常用无空翻触发器的符号及其应用注意事项。
二、常用无空翻触发器及其符号主从 RS 触发器 主从 JK触发器主从触发器
1J
J
C1
CP
1K
K
边沿触发器
TTL维持阻塞
D 触发器 (通 常上升沿触发 )
TTL边沿 JK
触发器 (通 常下降沿触发 )
CMOS边沿 D触发器和边沿 JK触发器
(通 常 上升沿触发 )
1S
S
C1
CP
1R
R
EXIT
集成触发器
C1
CP
1D
D
CP 触发的边沿 D 触发器
C1
CPD
具有异步端的边沿 D触发器
1DS
SD
R
RD
执行 Qn+1 = D11↑11
在 CP? 时刻00↑11
Qn×111 保持不变
Qn×011
禁 用不定态××00
异步置 11××01
异步置 00××10
说 明Qn+1DCPSDRD
异步端低电平有效的上升沿触发式 D 触发器功能表
EXIT
集成触发器
1J
J CP
1K
K
C1
CP 触发的边沿 JK 触发器
1J
J CP
1K
K
C1
CP 触发的边沿 JK 触发器具有异步端的边沿 JK触发器
1J
J CP
1K
K
RS C1
RDSD
1J
J CP
1K
K
RS C1
RDSD
异步端低电平有效异步端高电平有效
Qn11↓00
101↓00
010↓00 在 CP↓时刻执行
JK 功能
Qn00↓00
Qn××100 保持不变
Qn××000
禁用不定×××11
置 11×××10
置 00×××01
说 明Qn+1KJCPSDRD
异步端高电平有效的下降沿触发式 JK 触发器功能表
EXIT
集成触发器注意
(1)弄清 时钟触发沿 是上升沿还是下降沿？
(2)弄清有无异步输入端？ 异步置 0 端和异步置 1 端 是低电平有效还是高电平有效？
(4)边沿触发器的逻辑功能和特性方程与同步触发器的相同，但由于触发方式不一样，
因此，它们的逻辑功能和特性方程成立的时间不同。 边沿触发器的逻辑功能和特性方程只在时钟的上升沿 (或下降沿 )成立。
(3)异步端不受时钟 CP 控制,将直接实现置 0
或置 1。触发器工作时，应保证异步端接非有效电平。
EXIT
集成触发器
Q1
Q1
CP
D
C1
1D
(a)
(b)
S
C1
R
1D
CP
Q2
Q2
三、边沿触发器工作波形分析举例解：
[例 ]设触发器初态为 0，试对应输入波形画出 Q1,Q2 的波形。
D
CP
Q1
Q2
nQD 22?
D 触发器特性方程为 Qn+1 = D
功能是翻转因此 nn QDQ 2212
1 0
触发器初态为该电路的功能是,在时钟触发沿到达时状态发生翻转，这种功能称为计数功能,相应触发器称为计数触发器。
EXIT
集成触发器
J
CP
K
T
解：
[例 ]设触发器初态为 1，试对应输入波形画出 Q1,Q2 的波形。触发器初态为
Q1
Q1
CP
J
C1
1J
(a)
(b)
S
C1
R
1K
CP
Q2
Q2
K 1K
1JT
VCC
1
1
0
0
1
0
0
1
1 010
CP 之前 J,K
最后取值为 1
CP 之前 J,K
最后取值为 0
触发器初态为
Q1
Q2
T = 0 时,Qn+1 = Qn ； T = 1 时,Qn+1 = Qn 。
这种功能称 T 功能，相应触发器称 T 触发器。
EXIT
集成触发器主要要求：
掌握 常用触发器的工作特点,符号,逻辑功能和特性方程,会画工作波形 。
了解触发器各种逻辑功能间的转换方法。
4.4 触发器的应用理解触发器及其简单应用电路的分析方法。
EXIT
集成触发器一、触发器的五种逻辑功能及其转换
(一 )触发器五种逻辑功能的比较无约束，
但功能少无约束，
且功能强令 J = K = T
即可令 J = K = 1
即可
D 功能
1
0
Qn+1
1
0
D
Qn+1 = D
T 功能
Qn
Qn
Qn+1
1
0
T
nn QTQ 1
RS 功能不定
0
1
Qn
Qn+1
11
01
10
00
SR
Qn+1 = S + RQn
RS = 0(约束条件 )
JK 功能
Qn
1
0
Qn
Qn+1
11
01
10
00
KJ
Qn+1 = JQn + KQn
T′功能
(计数功能 )
只有 CP 输入端，
无数据输入端。
来一个 CP翻转一次
Qn+1 = Qn
EXIT
集成触发器
(二 )不同逻辑功能间的相互转换
1,JK D
2,JK T,T′
因此，令 J = K = D已有
Qn+1 = JQn+ KQn
欲得 Qn+1 = D Q
Q
CP
D
C1
1J
1K
Q
Q
C1
1J
1K Q
Q
CP
1
C1
1J
1K
T
CP
转换方法
(1)写出待求触发器和给定触发器的特性方程。
(3)画出用给定触发器实现待求触发器的电路。
(2)比较上述特性方程，得出给定触发器中输入信号的接法。
EXIT
集成触发器
3,D JK
已有 Qn+1 = D
欲得
Qn+1 = JQn + KQn
因此，令
nn QKQJ
nn QKQJD
4,D T
5,D T′
已有 Qn+1 = D
欲得
Qn+1 = nQT?
已有 Qn+1 = D
欲得 Qn+1 = Qn
因此，令 D = Qn
nQT?因此，令 D =
Q
Q
CP C1
1D
Q
Q
CP C1
1DT
Q
Q
CP
J
C1
1DK
EXIT
集成触发器二、触发器的应用与分析举例
★ 触发器由门电路构成，因此,门电路的应用注意事项在这里多适用。 例如,TTL 触发器的输入端悬空相当于输入高电平，而 CMOS 触发器的输入端不允许悬空。
应用注意 ★ 实际工作中，应根据需要选定触发器的功能和触发方式。例如：同步触发器通常只用于数据锁存，构成计数器、移位寄存器时一般要用边沿触发器。
EXIT
集成触发器
Q2Q1
1D 1D
FF1 FF2
石英方波振荡器
4MHz C1C1CP
[例 ] 下图为分频器电路，设触发器初态为 0，试画出
Q1,Q2 的波形并求其频率。
CP解：
fQ1 = fCP/2 = 2 MHz,fQ2 = fCP/4 = 1 MHz
Q1 0
Q2 0
对 CP 二分频对 CP 四分频两个 D触发器均构成 CP 触发的计数触发器
EXIT
集成触发器
1
01
0RD
SDQ
1J
SD
C1CP
1K
R
S
RD CP
解：
[例 ] 试对应输入波形画出下图电路的输出波形。
Q 1
Qn+1 = JQn + KQn = Qn · Qn+Qn · Qn = Qn
当异步端无信号时，触发器将在 CP 时翻转。
RD和 SD为非有效电平
EXIT
集成触发器触发器和门电路是构成数字系统的基本逻辑单元。
前者具有记忆功能，用于构成时序逻辑电路；
后者没有记忆功能，用于构成组合逻辑电路。
本章小结触发器有两个基本特性：①有两个稳定状态；
②在外信号作用下，两个稳定状态可相互转换，
没有外信号作用时，保持原状态不变。因此，
触发器具有记忆功能，常用来保存二进制信息。
一个触发器可存储 1 位二进制码，存储
n 位二进制码则需用 n 个触发器。
EXIT
集成触发器触发器的逻辑功能是指触发器的次态与现态及输入信号之间的逻辑关系 。 其描述方法主要有特性表,特性方程,驱动表,状态转换图和波形图 (又称时序图 )等 。
★ 触发器根据逻辑功能不同分为
D触发器 T触发器RS触发器 JK触发器 T′触发器
1
0
Qn+1
1
0
D
Qn+1 = D
Qn
Qn
Qn+1
1
0
T
nn QTQ 1不定
0
1
Qn
Qn+1
11
01
10
00
SR
Qn+1 = S + RQn
RS = 0(约束条件 )
Qn
1
0
Qn
Qn+1
11
01
10
00
KJ
Qn+1 =JQn + KQn
只有 CP 输入端，
无数据输入端。
来一个 CP翻转一次
Qn+1 = Qn
EXIT
集成触发器电平触发器 边沿触发器 主从触发器
★ 根据触发方式不同分为例如
1J
J
C1
CP
1K
K
1J
J
C1
CP
1K
K
1J
J
C1
CP
1K
K
EXIT
集成触发器
★ 根据是否受时钟控制分为异步触发器 钟控触发器基本 RS 触发器是构成各种触发器的基础。它的输出受输入信号直接控制，不能定时控制，常用作集成触发器的辅助输入端，用于直接置 0 或直接置 1。
使用时须注意弄清它的有效电平，并满足约束条件。
基本 RS 触发器 同步触发器、主从触发器和边沿触发器
EXIT
集成触发器不同触发方式的工作特点正电平触发式触发器的状态在 CP = 1 期间翻转，在
CP = 0 期间保持不变。电平触发式触发器的缺点是存在空翻现象，通常只能用于数据锁存。
主从触发器由分别工作在时钟脉冲 CP 不同时段的主触发器和从触发器构成，通常只能在 CP 下降沿时刻状态发生翻转，而在 CP 其它时刻保持状态不变。它虽然克服了空翻，但对输入信号仍有限制。
EXIT
集成触发器分析触发器时应弄清楚触发器的功能,触发方式和触发沿 (或触发电平 ),并弄清楚异步输入端是否加上了有效电平 。
边沿触发器只能 在 CP 上升 沿 (或下降沿 )时刻接收输入信号,其状态 只能在 CP 上升 沿 (或下降沿 )时刻发生翻转 。 它应用范围广,可靠性高,抗干扰能力强 。
