EXIT
组合逻辑电路概 述第 6 章 组合逻辑电路组合逻辑电路中的竞争冒险加法器和数值比较器数据选择器 与数据分配器译码器编码器组合逻辑电路的 分析和设计方法本章小结
EXIT
组合逻辑电路主要要求：
掌握 组合逻辑电路和时序逻辑电路的概念 。
了解组合逻辑电路的特点与描述方法。
6.1 概 述
EXIT
组合逻辑电路一、组合逻辑电路的概念指任何时刻的输出仅取决于该时刻输入信号的组合，而与电路原有的状态无关的电路。
数字电路根据逻辑功能特点的不同分为组合逻辑电路时序逻辑电路 指任何时刻的输出不仅取决于该时刻输入信号的组合，而且与电路原有的状态有关的电路。
EXIT
组合逻辑电路二、组合逻辑电路的特点与描述方法组合逻辑电路的逻辑功能特点：
没有存储和记忆作用。
组合电路的组成特点：
由门电路构成，不含记忆单元，只存在从输入到输出的通路，没有反馈回路。
组合电路的描述方法主要有逻辑表达式、
真值表、卡诺图和逻辑图等。
EXIT
组合逻辑电路主要要求：
理解组合逻辑电路 分析与设计的基本方法 。
熟练掌握逻辑功能的 逻辑表达式、真值表、
卡诺图和逻辑图 表示法及其相互转换。
6.2 组合逻辑电路的分析方法和设计方法
EXIT
组合逻辑电路一、组合逻辑电路的基本分析方法分析思路：
基本步骤：
根据给定逻辑电路,找出输出输入间的逻辑关系,
从而确定电路的逻辑功能 。
根据给定逻辑图 写出输出逻辑式,并进行必要的化简列真值表分析逻辑功能
EXIT
组合逻辑电路
[例 ] 分析下图所示逻辑电路的功能 。
解,(1)写出输出逻辑函数式
BAY1
A B CCBACBACBA
CBACBA )(
CYY 1 CBA
A
B
C Y
Y1
001 010 100 111(3)分析逻辑功能
(2)列逻辑函数真值表
111
011
101
001
110
010
100
000
YCBA
输 出输 入
0
0
0
0
1
1
1
1
根据异或功能可列出真值表如右表；
也可先求标准与或式，然后得真值表。后者是分析电路的常用方法，下面介绍之。
通过分析真值表特点来说明功能。
A,B,C 三个输入变量中，有奇数个 1
时，输出为 1，否则输出为 0。因此，图示电路为三位判奇电路，又称奇校验电路。
EXIT
组合逻辑电路初学者一般从输入向输出逐级写出各个门的输出逻辑式。熟练后可从输出向输入直接推出整个电路的输出逻辑式。
由 Si 表达式可知，
当输入有奇数个 1 时，
Si = 1，否则 Si = 0。
[例 ] 分析下图电路的逻辑功能。
解：
(2)列真值表
(1)写出输出逻辑函数式
Ai
Bi
Ci-1
Ci
Si
iiiiii BACBAC 1)(
iiiiiiii BACBACBA 11
Ai
Bi Ci-1
0
1
00 01 11 10
111
1
111
011
101
001
110
010
100
000
CiSiCi-1BiAi
输 出输 入
1
1
1
1
0
0
0
0
由 Ci-1 表达式可画出其卡诺图为：
1
1
1
0
1
0
0
0
可列出真值表为
1 iiii CBAS
(3)分析逻辑功能将两个一位二进制数 Ai,Bi 与低位来的进位 Ci-1 相加,Si 为本位和,Ci 为向高位产生的进位 。 这种功能的电路称为全加器 。
EXIT
组合逻辑电路二、组合逻辑电路的基本设计方法设计思路：
基本步骤：
分析给定逻辑要求，设计出能实现该功能的组合逻辑电路。
分析设计要求并 列出真值表 → 求最简输出逻辑式 → 画逻辑图。
首先分析给定问题，弄清楚输入变量和输出变量是哪些，并规定它们的符号与逻辑取值 (即规定它们何时取值 0,何时取值 1)。然后分析输出变量和输入变量间的逻辑关系，列出真值表。
根据真值表用代数法或卡诺图法求最简与或式,
然后根据题中对门电路类型的要求,将最简与或式变换为与门类型对应的最简式 。
EXIT
组合逻辑电路下面通过例题学习如何设计组合逻辑电路
(一 )单输出组合逻辑电路设计举例
[例 ] 设计一个 A,B,C三人表决电路。当表决某个提案时，
多数人同意，则提案通过，但 A具有否决权。用与非门实现。
解,(1)分析设计要求，列出真值表设 A,B,C 同意提案时取值为 1，不同意时取值为 0； Y 表示表决结果，提案通过则取值为 1，
否则取值为 0。可得真值表如右。
、,三人表决电路多数人同意，则提案通过，但 具有否决权
111
011
101
001
110
010
100
000
YCBA
输出输 入
0
0
0
0
1
1
1
0
(2)化简输出函数
Y=AC+ABA
BC
0
1
00 01 11 10
111
00 0 0
0
用与非门实现
,并求最简与非式
=AC+AB=AC·AB
EXIT
组合逻辑电路
(3)根据输出逻辑式画逻辑图
Y
A
B
C
Y =AC·AB
(二 )多 输出组合逻辑电路设计举例
EXIT
组合逻辑电路
BiAi
输 入
CiSi
输 出相加的两个数本位和向高位的进位解：
(2)求最简输出函数式
Ci = Ai Bi
(3)画逻辑图
iii BAS
1011
0101
0110
00
BiAi
输 入
CiSi
输 出
00
[例 ] 试设计半加器 电路。
将两个 1 位二进制数相加，而不考虑低位进位的运算电路，称为半加器。
Si
Ci
Ai
Bi
(1)分析设计要求，
列真值表。
EXIT
组合逻辑电路半加器电路能用与非门实现吗？
用与非门实现的半加器电路为
Ai
Bi Si
Ci1
iii BAC?
ii BA
iiii
i
BABA
S
iiii BABA
iiiiii ABABBA,?
此式虽非最简，但这样可利用 Ci 中的信号 Ai Bi,省去实现 Ai 和 Bi 的两个非门，
从而使整体电路最简。
EXIT
组合逻辑电路主要要求：
理解编码的概念 。
理解常用编码器的类型、逻辑功能和使用方法。
6.3 编码器
EXIT
组合逻辑电路一、编码器的概念与类型编码 将具有特定含义的信息编成相应二进制代码的过程。
实现编码功能的电路编码器二进制编码器二 -十进制编码器优先编码器编码器 (即 Encoder)
被编信号二进制代码编码器
EXIT
组合逻辑电路
I1
I2
I3
I4
I5
I6
I7
Y0
Y1
Y2
3 位二进制 编码器用 n 位二进制数码对 2n 个输入信号进行编码的电路。
二、二进制编码器由图可写出编码器的输出逻辑函数为由上式可列出真值表为原码输出
Y0=I1·I3·I5·I7
Y2=I4·I5·I6·I7
Y1=I2·I3·I6·I7I
0 省略不画
8 个需要编码的输入信号 输出 3 位二进制码
11110000000
01101000000
10100100000
00100010000
11000001000
01000000100
10000000010
00000000001
Y0Y1Y2I7I6I5I4I3I2I1I0
输 出输 入被编信号高电平有效。
8 线 – 3 线编码器
EXIT
组合逻辑电路
I1
I2
I3
I4
I5
I6
I7
Y0
Y1
Y2
I8
I9
Y3
8421BCD
码编码器三、二－十进制编码器 将 0 ~ 9 十个十进制数转换为二进制代码的电路。又称 十进制编码器 。
I0 省略不画输出 4 位二进制代码原码输出
10011000000000
00010100000000
11100010000000
01100001000000
10100000100000
00100000010000
11000000001000
01000000000100
10000000000010
00000000000001
Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1I0
输 出输 入
10 线 – 4 线编码器被编信号高电平有效
EXIT
组合逻辑电路为何要使用优先编码器？
四、优先编码器 (即 Priority Encoder)
11110000000
01101000000
10100100000
00100010000
11000001000
01000000100
10000000010
00000000001
Y0Y1Y2I7I6I5I4I3I2I1I0
输 出输 入允许同时输入数个编码信号，并只对其中优先权最高的信号进行编码输出的电路。
普通编码器在任何时刻只允许一个输入端请求编码，否则输出发生混乱。
EXIT
组合逻辑电路
CT74LS147
I8 I1I2I3I4I5I6I7
Y0Y1Y2Y3
I9
二 - 十进制优先编码器 CT74LS147
I9 = 1,I8 = 0 时,
不论 I0 ~ I7 为 0 还是
1，电路只 对 I8 进行编码，输出反码 0111。
反码输出被编信号输入,(省略了 I0)，低电平有效。
0111111111110
101111111110×
00111111110××
1101111110×××
010111110××××
10011110×××××
0001110××××××
111010×××××××
01100××××××××
1111111111111
Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1
输 出输 入
I9 = 0 时,不论其他 Ii 为 0
还是 1，电路只 对 I9 进行编码,输出 Y3Y2Y1Y0 = 0110，
为反码，其原码为 1001。
×××××××
××××××××
无编码请求
Y3Y2Y1Y0=1111
依次类推被编信号优先级别从高到低依次为 I
9,I8,I7,I6,I5、
I4,I3,I2,I1,I0。
EXIT
组合逻辑电路主要要求：
理解译码的概念 。
掌握二进制译码器 CT74LS138 的逻辑功能和使用方法。
6.4 译码器理解其他常用译码器的逻辑功能和使用方法 。
掌握 用二进制译码器实现组合逻辑电路的方法 。
EXIT
组合逻辑电路一、译码的概念与类型译码 是 编码 的逆过程。 将表示特定意义信息的二进制代码翻译出来。
实现译码功能的电路译码器二进制译码器二 - 十进制译码器数码显示译码器译码器 (即 Decoder)
二进制代码与输入代码对应的特定信息译码器
EXIT
组合逻辑电路二、二进制译码器 将输入二进制代码译成相应输出信号的电路。
n 位二进制代码
2n 位译码输出二进制译码器译 码 输 出
100011
010001
001010
000100
Y3Y2Y1Y0A0A1
译码输入译码输出高电平有效译 码 输 出
011111
101101
110110
111000
Y3Y2Y1Y0A0A1
译码输入译码输出低电平有效
2-4 线译码器电路与工作原理演示
EXIT
组合逻辑电路
( 一 ) 3 线 － 8 线译码器 CT74LS138 简介
CT74LS138
A2
A1
A0 Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7STC
STB
STA
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
逻辑功能示意图
(一 ) 3 线 － 8 线 译码器 CT74LS138 简介
3 位 二进制码输入端
8 个 译码输出端低电平有效。
使能端 STA 高电平有效,STB,STC 低电平有效，即当 STA = 1,STB = STC = 0 时译码,否则禁止译码。
实物图片
EXIT
组合逻辑电路
0111111111101
1011111101101
1101111110101
1110111100101
1111011111001
1111101101001
1111110110001
1111111000001
11111111××××0
11111111×××1×
Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STB+STCSTA
输 出输 入
CT74LS138真值表允许译码器工作禁止译码
Y7 ~ Y0 由输入二进制码 A2、
A1,A0 的取值决定。
输出逻辑函数式
Y0=A2A1A0=m0
Y1=A2A1A0=m1
Y2=A2A1A0=m2
Y3=A2A1A0=m3
Y4=A2A1A0=m4
Y5=A2A1A0=m5
Y6=A2A1A0=m6
Y7=A2A1A0=m7
二进制译码器能译出输入变量的全部取值组合,故又称变量译码器,也称全译码器 。 其输出端能提供输入变量的全部最小项 。
EXIT
组合逻辑电路
( 二 ) 用二进制译码器实现组合逻辑函数(二 )用二进制译码器实现组合逻辑函数由于 二进制译码器的输出端能提供输入变量的全部最小项,而任何组合逻辑函数都可以变换为最小项之和 的标准式,因此 用二进制译码器和门电路可实现任何组合逻辑函数 。 当译码器输出低电平有效时,多选用与非门；译码器输出高电平有效时,多选用或门 。
EXIT
组合逻辑电路由于有 A,B,C 三个变量,
故选用 3 线 - 8 线 译码器。
解,(1)根据逻辑函数选择译码器
[例 ] 试用译码器和门电路实现逻辑函数
CCABCBAY
选用 3 线 - 8 线 译码器 CT74LS138，
并令 A2 = A,A1 = B,A0 = C。
(2)将函数式变换为标准与 -或式
76531 mmmmm
ABCCABCBABCACBA
CCABCBAY
(3)根据译码器的输出有效电平确定需用的门电路
EXIT
组合逻辑电路
ABC
Y
Y1Y0 Y3 Y4Y2 Y5Y6 Y7
1STA
STB
STCA0 A1 A2
CT74LS138
(4)画连线图
&
CT74LS138 输出低电平有效,ii mY?,i = 0 ~ 7
因此,将 Y 函数式变换为 76531 mmmmmY
7653 YYYYY 1
采用 5 输入 与非门,其输入取自 Y1,Y3,Y5,Y6 和 Y7 。
EXIT
组合逻辑电路
[例 ] 试用译码器实现全加器。
解,(1)分析设计要求，列出真值表设被加数为 Ai，加数为 Bi,低位进位数为 Ci-1 。
输出本位和为 Si，向高位的进位数为 Ci。
列出全加器的真值表如下：
11111
10011
10101
01001
10110
01010
01100
00000
CiSiCi-1BiAi
输 出输 入
7421 mmmmS i
7653 mmmmC i
(3)选择译码器选用 3 线 – 8 线 译码器
CT74LS138。并令 A2 =
Ai,A1 = Bi,A0 = Ci-1。
(2)根据真值表写函数式
EXIT
组合逻辑电路
Y1Y0 Y3 Y4Y2 Y5Y6 Y7
1STA
STB
STC
Ai
Si
Ci-1
A0 A1 A2
CT74LS138
Ci
Bi
(4)根据译码器的输出有效电平确定需用的门电路
(5)画连线图
&&
CT74LS138 输出低电平有效,ii mY?,i = 0 ~ 7
因此,将函数式变换为
74217421 YYYYmmmmS i
76537653 YYYYmmmmC i
EXIT
组合逻辑电路
CT74LS138(1)
A2
A1
A0 Y0Y
1Y
2Y
3Y
4Y
5Y
6Y
7
STC
STB
STA
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
CT74LS138(2)
A2
A1
A0 Y0Y
1Y
2Y
3Y
4Y
5Y
6Y
7
STC
STB
STA
Y8
Y9
Y10
Y11
Y12
Y13
Y14
Y15
A2
A1
A0
E
A3
1
( 三 ) 译码器的扩展低位片高位片
(三 )译码器的扩展例如 两片 CT74LS138
组成的 4 线 – 16
线 译码器。
16 个译码输出端
4 位二进制码输入端 低 3 位码从各译码器的码输入端输入。
高位码 A3 与高位片
STA 端和低位片 STB 端相连，因此,A3 = 0 时低位片工作,A3 = 1 时高位片工作。
STA不用，应接有效电平 1 。
作 4 线 – 16 线译码器使能端，低电平有效。
EXIT
组合逻辑电路
CT74LS138 组成的 4 线 – 16 线 译码器工作原理
E = 1 时，两个译码器都不工作，输出 Y0 ~ Y15 都为高电平 1。
CT74LS138(1)
A2
A1
A0 Y0Y
1Y
2Y
3Y
4Y
5Y
6Y
7
STC
STB
STA
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
CT74LS138(2)
A2
A1
A0 Y0Y
1Y
2Y
3Y
4Y
5Y
6Y
7
STC
STB
STA
Y8
Y9
Y10
Y11
Y12
Y13
Y14
Y15
A2
A1
A0
E
A3
1
低位片高位片
(1)A3 = 0 时，高位片不工作，低位片工作，译出与输入 0000 ~ 0111 分别对应的 8 个输出信号 Y0 ~ Y7 。
(2)A3 = 1 时，低位片不工作，高位片工作，译出与输入 1000 ~ 1111分别对应的 8 个输出信号 Y8 ~ Y15。
E = 0 时，允许译码。
EXIT
组合逻辑电路将 BCD 码的十组代码译成 0 ~ 9 十个对应输出信号的电路，又称 4 线 – 10 线 译码器。
三、二－十进制译码器
8421BCD 码输入端，
从高位到低位依次为 A3、
A2,A1 和 A0 。
10 个译码输出端，
低电平 0 有效。
4 线 -10 线译码器
CT74LS42逻辑示意图
Y1Y0 Y3 Y4Y2 Y5Y6 Y7 Y8 Y9
A0 A1 A2
CT74LS42
A3
EXIT
组合逻辑电路
11111111111111
11111111110111
11111111111011
11111111110011
11111111111101
11111111110101
伪码
011111111110019
101111111100018
110111111111107
111011111101106
111101111110105
111110111100104
111111011111003
111111101101002
111111110110001
111111111000000
Y9Y8Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2A3
输 出输 入十进制数
4 线 -10 线译码器 CT74LS42 真值表伪码
EXIT
组合逻辑电路
Y
A0
A1
A2
数码显示译码器译码器
Y
Y
Y
Y
Y
Y
驱动器
Y
Y
Y
Y
Y
Y
Y
A3
a
数码显示器
b
c
d
e
f g
b
c
d
e
f
g
a
b
c
d
e
f
g
a
四、数码显示译码器将输入的 BCD 码译成相应输出信号，
以驱动显示器显示出相应数字的电路。
(一 ) 数码显示译码器的结构和功能示意
0
1
0
1
数码显示器数码显示译码器译码器驱动器
b
c
d
e
f
g
a
b
c
d
e
f
g
a
输入 BCD 码 输出驱动七段数码管显示相应数字
0
0
0
1
EXIT
组合逻辑电路
(二 )数码显示器简介数字设备中用得较多的为七段数码显示器，又称数码管。常用的有半导体数码显示器 (LED)和液晶显示器
(LCD)等。它们由七段可发光的字段组合而成。
1,七段半导体数码显示器 (LED)
a
b
c
d
e
f g
DP
ag f COM b
ce d COM DP
发光字段，由管脚 a ~ g
电平控制是否发光。
小数点，需要时才点亮。
显示的数字形式
EXIT
组合逻辑电路主要优点：字形清晰、工作电压低、体积小、可靠性高、响应速度快、寿命长和亮度高等。
主要缺点：工作电流大，每字段工作电流约 10 mA 。
共阳接法 共阴接法半导体数码显示器内部接法
COM
COMDP g f e d c b a
DP g f e d c b a
VCC
+5 V
串接限流电阻
a ~ g 和 DP 为低电平时才能点亮相应发光段。
a ~ g 和 DP 为高电平时才能点亮相应发光段。
共阳接法数码显示器需要配用输出低电平有效的译码器。
共阴接法数码显示器需要配用输出高电平有效的译码器。
R
R
共阳极共阴极
EXIT
组合逻辑电路即液态晶体
2,液晶 显示器 (LCD)
点亮七段液晶数码管的方法与半导体数码管类似。
主要优点：工作电压低，功耗极小。
主要缺点：显示欠清晰，响应速度慢。
液晶显示原理：无外加电场作用时，液晶分子排列整齐，入射的光线绝大部分被反射回来，液晶呈透明状态，不显示数字；当在 相应字段的电极上加电压时，液晶中的导电正离子作定向运动，在运动过程中不断撞击液晶分子,破坏了液晶分子的整齐排列，液晶对入射光产生散射而变成了暗灰色，于是显示出相应的数字。 当外加电压断开后，液晶分子又将恢复到整齐排列状态，字形随之消失。
EXIT
组合逻辑电路
3,七段显示译码器
4 线 – 7 段译码器 /
驱动器 CC14547
的逻辑功能示意图
CC14547
BI D C B A
BI
YgYfYeYdYcYbYa
消隐控制端，
低电平有效。
8421 码输入端译码驱动输出端，
高电平有效。
EXIT
组合逻辑电路
4 线 -7 段译码器 /驱动器 CC14547真值表消隐000000001111
消隐000000001111
消隐000000010111
消隐000000000111
消隐000000011011
消隐000000001011
9110011110011
8111111100011
7000011111101
6111110001101
5110110110101
4110011000101
3100111111001
2101101101001
1000011010001
0011111100001
消隐0000000××××0
YgYfYeYdYcYbYa ABCDBI
数字显示输 出输 入
4 线 -7 段译码器 /
驱动器 CC14547
的逻辑功能示意图
CC14547
BI D C B A
BI
YgYfYeYdYcYbYa
×××× 消隐允许数码显示伪码相应端口输出有效电平 1，使显示相应数字。
输入 BCD 码
a
gf b
c
禁止数码显示数码显示器结构及译码显示原理 演示
EXIT
组合逻辑电路主要要求：
理解数据选择器和数据分配器的作用 。
理解常用 数据选择器的逻辑功能及其使用 。
掌握用 数据选择器实现组合逻辑电路 的方法 。
6.5 数据选择器和数据分配器
EXIT
组合逻辑电路
D0
YD1D
2D
3
4选 1数据选择器工作示意图
A1 A0
一、数据选择器和数据分配器的作用数据选择器,根据地址码的要求，从多路输入信号中选择其中一路输出的电路,
又称多路选择器 (Multiplexer，简称 MUX)或多路开关。
多路输入 一路输出地址码输入 10
=D1
常用 2 选 1,4 选 1,8 选 1和 16 选 1
等数据选择器。
数据选择器的输入信号个数 N 与地址码个数 n 的关系为 N = 2n
EXIT
组合逻辑电路数据分配器,根据地址码的要求，将一路数据分配到指定输出通道上去的电路。
Demultiplexer,简称 DMUX
Y0
D Y1Y
2Y
3
4路数据分配器工作示意图
A1 A0
一路输入 多路输出地址码输入 10
1 = D
EXIT
组合逻辑电路二、数据选择器的逻辑功能及其使用
1,8 选 1 数据选择器 CT74LS151
CT74LS151
ST
A2
A1
A0D
0 D7D6D5D4D3D2D1
ST
Y Y
CT74LS151的逻辑功能示意图
8 路数据输入端地址信号输入端互补输出端使能端，低电平有效
4 选 1 数据选择器电路与工作原理动画演示实物图片
EXIT
组合逻辑电路
CT74LS151
ST
A2
A1
A0D
0 D7D6D5D4D3D2D1
ST
Y Y
CT74LS151逻辑功能示意图
ST = 1时禁止 数据选择器工作
ST = 0 时,数据选择器工作。 选择哪一路信号输出由地址码决定。
8 选 1 数据选择器
CT74LS151 真值表
D7D71110
D6D60110
D5D51010
D4D40010
D3D31100
D2D20100
D1D11000
D0D00000
10×××1
YYA0A1A2ST
输 出输 入
EXIT
组合逻辑电路因为若 A2A1A0=000，则因为若 A2A1A0=010，则
Y=D0
Y=D2
D7D71110
D6D60110
D5D51010
D4D40010
D3D31100
D2D20100
D1D11000
D0D00000
10×××1
YYA0A1A2ST
输 出输 入
CT74LS151 输出函数表达式
1 0
0 0
0 0
0 0
0
1
Y = A2A1A0D0 + A2A1A0D1 +
A2A1A0D2+ A2A1A0D3+
A2A1A0D4+ A2A1A0D5+
A2A1A0D6+ A2A1A0D7
Y = A2A1A0D0 + A2A1A0D1 +
A2A1A0D2+ A2A1A0D3+
A2A1A0D4+ A2A1A0D5+
A2A1A0D6+ A2A1A0D7
= m0D0+ m1D1+m2D2+ m3D3+
m4D4+m5D5+ m6D6+ m7 7
EXIT
组合逻辑电路
2,双 4 选 1 数据选择器 CC14539
CC14539
1ST
A1
A0
1D0 1D31D21D1
1ST
1Y 2Y
双 4选 1数据选择器 CC14539
逻辑功能示意图
2D0 2D32D22D12ST
2ST 两个数据选择器的公共地址输入端。
数据选择器 1 的输出数据选择器 1 的数据输入、使能输入。
数据选择器 2 的数据输入、使能输入。
数据选择器 2 的输出内含两个相同的
4 选 1 数据选择器。
EXIT
组合逻辑电路
1×××1110
0×××0110
1××1×010
0××0×010
1×1××100
0×0××100
11×××000
0 0×××000
0××××××1
1Y1D01D11D21D3A0A11ST
输出输 入
CC14539 数据选择器 1 真值表
1D0
1D1
1D2
1D3
使能端低电平有效
×××
×××
×××
×××
×××
×××
×××
×××
××××××
数据选择器 2 的逻辑功能同理。
1ST = 1 时，禁止 数据选择器工作，输出 1Y = 0。
1ST = 0 时,数据选择器工作。 输出哪一路数据由地址码 A1 A0 决定 。
EXIT
组合逻辑电路
CC14539 数据选择器输出函数式
1Y = A1 A0 1D0 + A1 A0 1D1 + A1 A0 1D2 + A1 A0 1D3
= m0 1D0 + m1 1D1 + m2 1D2 + m3 1D3
2Y = A1 A0 2D0 + A1 A0 2D1+ A1 A0 2D2+ A1 A0 2D3
= m0 2D0 + m1 2D1 + m2 2D2 + m3 2D3
EXIT
组合逻辑电路三、用数据选择器实现组合逻辑函数由于数据选择器在输入数据全部为 1 时，输出为地址输入变量全体最小项的和。
例如 4 选 1 数据选择器的输出 Y = m0 D0 + m1 D1+ m2 D2+ m3 D3
当 D0 = D1 = D2 = D3 = 1 时,Y = m0 + m1+ m2 + m3 。
当 D0 ~ D3 为 0,1 的不同组合时,Y 可输出不同的最小项表达式。
而任何一个逻辑函数都可表示成最小项表达式，
当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接 将逻辑函数输入变量有序地接数据选择器的地址输入端 。
因此 用数据选择器可实现任何组合逻辑函数 。
EXIT
组合逻辑电路
CT74LS151 有 A2,A1,A0 三个地址输入端，
正好用以输入三变量 A,B,C 。
[例 ] 试用数据选择器实现函数 Y = AB + AC + BC 。
该题可用代数法或卡诺图法求解。
Y为三变量函数,故选用 8 选 1 数据选择器，现选用 CT74LS151。
代 数 法 求 解解：
(2)写出逻辑函数的 最小项表达式
Y = AB + AC + BC = ABC + ABC + ABC + ABC
(3)写出数据选择器的输出表达式
Y′= A2A1A0D0 + A2A1A0D1 + A2A1A0D2 + A2A1A0D3 +
A2A1A0D4 + A2A1A0D5 + A2A1A0D6 + A2A1A0D7
(4)比较 Y 和 Y′两式中最小项的对应关系
(1)选择数据选择器令 A = A2,B = A1,C = A0
则 Y′= ABCD0 + ABCD1 + ABCD2 + ABCD3 +
ABCD4 + ABCD5 + ABCD6 + ABCD7
ABC
ABCABCABC
ABC ABC ABC+ + +
为使 Y = Y′，应令 D0 = D1 = D2 = D4= 0D
3 = D5 = D6 = D7 = 1
EXIT
组合逻辑电路
(5)画连线图
CT74LS151
A2
A1
A0D
0 D7D6D5D4D3D2D1
ST
Y Y
Y′
A
B
C
1
即可得输出函数
EXIT
组合逻辑电路
(1)选择数据选择器 选用 CT74LS151
(2)画出 Y 和数据选择器输出 Y? 的卡诺图
(3)比较逻辑函数 Y?和 Y 的卡诺图设 Y = Y?,A = A2,B = A1,C = A0
对比两张卡诺图后得 D0 = D1 = D2 = D4 = 0D
3 = D5 = D6 = D7 = 1
(4)画连线图
A
BC
0
1
00 01 11 10
111
10 0 0
0
Y
的卡诺图
A2
A1A0
0
1
00 01 11 10
D6 D7D5
D3D0 D1 D2
D4
Y′
的卡诺图卡 诺 图 法 求 解解：
与代数法所得图相同
EXIT
组合逻辑电路主要要求：
理解加法器的逻辑功能及应用。
了解数值比较器的作用。
6.6 加法器和数值比较器
EXIT
组合逻辑电路一、加法器
(一 )加法器基本单元半加器 Half Adder，简称 HA。它只将两个 1 位二进制数相加，而不考虑低位来的进位。
1011
0101
0110
0000
CiSiBiAi
输 出输 入
Ai
Bi
Si
CiCO
∑
ABC
BABABAS
EXIT
组合逻辑电路全加器 Full Adder，简称 FA。能将本位的两个二进制数和邻低位来的进位数进行相加。
11111
10011
10101
01001
10110
01010
01100
00000
CiSiCi-1BiAi
输 出输 入
Ai
Bi
Si
CiCO
∑
CICi-1
1 iiii CBAS
iiiiii BACBAC 1)(
EXIT
组合逻辑电路
(二 )多位加法器 实现多位加法运算的电路其低位进位输出端依次连至相邻高位的进位输入端，最低位进位输入端接地。因此，高位数的相加必须等到低位运算完成后才能进行，这种进位方式称为串行进位。运算速度较慢。
其进位数直接由加数、被加数和最低位进位数形成。各位运算并行进行。运算速度快。
串行进位加法器超前进位加法器
EXIT
组合逻辑电路串行进位加法器举例
A3
B3
C3
S3
CO∑
CI
S2
S1
S0
A2
B2
A1
B1
A0
B0
CO∑
CI
CO∑
CI
CO∑
CI
加数 A 输入加数 B 输入低位的进位输出
CO 依次加到相邻高位的进位输入端 CI 。
相加结果读数为
C3S3S2S1S0
和数进位数
EXIT
组合逻辑电路超前进位加法器举例,CT74LS283
相加结果读数为 C3S3S2S1S0
4 位二进制加数 B 输入端
4 位二进制加数 A 输入端低位片进位输入端本位和输出端向高位片的进位输出
A3
A2
A1
A0
B3
B2
B1
B0
CI0
CO4
F3
F2
F1
F0
S3
S2
S1
S0
C3
∑
CT74LS283逻辑符号
EXIT
组合逻辑电路二、数值比较器 Digital Comparator，又称数字比较器。 用于比较两个数的大小。
(一 )1 位数值比较器输 入 输 出
A B Y(A>B) Y(A<B) Y(A=B)
0 0 0 0 1
0 1 0 1 0
1 0 1 0 0
1 1 0 0 1
A
B
A AB
ABB
Y(A<B)
Y(A=B)
Y(A>B)
BAABBABAY
BABAY
BAAAY
=+=)=(
=)<(
=)>(
EXIT
组合逻辑电路
(二 )多位数值比较器 可利用 1 位数值比较器构成比较原理：从最高位开始逐步向低位进行比较。
例如 比较 A = A3A2A1A0 和 B = B3B2B1B0 的大小：
若 A3 > B3，则 A > B；若 A3 < B3，则 A < B；若
A3 = B3，则需比较次高位。
若次高位 A2 > B2，则 A > B；若 A2 < B2，则 A
< B；若 A2 = B2，则再去比较更低位。
依次类推，直至最低位比较结束。
EXIT
组合逻辑电路主要要求：
了解竞争冒险现象及其产生的原因和消除措施。
6.7 组合逻辑电路中的竞争冒险
EXIT
组合逻辑电路一、竞争冒险现象及其危害当信号通过导线和门电路时，将产生时间延迟。
因此,同一个门的一组输入信号,由于它们在此前通过不同数目的门，经过不同长度导线的传输,到达门输入端的时间会有先有后，这种现象称为竞争。
逻辑门因输入端的 竞争而导致输出产生 不应有的尖峰干扰脉冲的现象，称为冒险。
可能导致错误动作
EXIT
组合逻辑电路二、竞争冒险的产生原因及消除方法负尖峰脉冲冒险举例可见，在组合逻辑电路中，当一个门电路 (如 G2)
输入两个向相反方向变化的互补信号时,则在输出端可能会产生尖峰干扰脉冲。
正尖峰脉冲冒险举例
G2
G1
A
Y
Y=A+A
A
理想考虑门延时
A
Y
1
1
A
Y
1tpd
G2
G1
A
Y
Y=A·A
A
理想考虑门延时
Y 0
A
A
Y
1tpd
EXIT
组合逻辑电路由于尖峰干扰脉冲的宽度很窄，在 可能产生尖峰干扰脉冲的门电路输出端与地之间接入 一个容量为 几十皮法的电容 就可吸收掉尖峰干扰脉冲。
1,加封锁脉冲
2,加选通脉冲
3,修改逻辑设计
4,接入滤波电容消除冒险的方法：
EXIT
组合逻辑电路组合逻辑电路指 任一时刻的输出仅取决于该时刻输入信号的取值组合,而与电路原有状态无关 的电路 。 它在逻辑功能上的特点是：没有存储和记忆作用；在电路结构上的特点是：由各种门电路组成,不含记忆单元,只存在从输入到输出的通路,
没有反馈回路 。
本章小结
EXIT
组合逻辑电路组合逻辑电路的描述方法主要有逻辑表达式,
真值表,卡诺图和逻辑图等 。
组合逻辑电路的 基本分析方法 是：根据给定电路逐级写出输出函数式，并进行必要的化简和变换，然后列出真值表，确定电路的逻辑功能。
组合逻辑电路的 基本设计方法 是：根据给定设计任务进行逻辑抽象，列出真值表，然后写出输出函数式并进行适当化简和变换，
求出最简表达式，从而画出最简 (或称最佳 )逻辑电路。
EXIT
组合逻辑电路以 MSI 组件为基本单元的电路设计，其最简含义是,MSI 组件个数最少，品种最少，组件之间的连线最少。
以逻辑门为基本单元的电路设计，其最简含义是：逻辑门数目最少，且各个逻辑门输入端的数目和电路的级数也最少，没有竟争冒险。
用于实现组合逻辑电路的 MSI 组件主要有译码器和数据选择器。
EXIT
组合逻辑电路编码器、译码器、数据选择器、数据分配器、
数值比较器和加法器等是常用的 MSI 组合逻辑部件，学习时应重点掌握其逻辑功能及应用。
数据选择器的作用 是根据地址码的要求,
从多路输入信号中选择其中一路输出 。
数据分配器的作用 是根据地址码的要求,
将一路数据分配到指定输出通道上去 。
EXIT
组合逻辑电路译码器的作用 是将表示特定意义信息的二进制代码翻译出来,常用的有二进制译码器,
二 -十进制译码器和数码显示译码器 。
编码器的作用 是将具有特定含义的信息编成相应二进制代码输出，常用的有二进制编码器、二 -十进制编码器和优先编码器。
数值比较器 用于比较两个二进制数的大小 。
EXIT
组合逻辑电路加法器 用于实现多位加法运算,其单元电路有半加器和全加器；其集成电路主要有串行进位加法器和超前进位加法器 。
同一个门的一组输入信号到达的时间有先有后，
这种现象称为 竞争 。竞争而导致输出产生尖峰干扰脉冲的现象，称为 冒险 。竞争冒险可能导致负载电路误动作，应用中需加以注意。
组合逻辑电路概 述第 6 章 组合逻辑电路组合逻辑电路中的竞争冒险加法器和数值比较器数据选择器 与数据分配器译码器编码器组合逻辑电路的 分析和设计方法本章小结
EXIT
组合逻辑电路主要要求：
掌握 组合逻辑电路和时序逻辑电路的概念 。
了解组合逻辑电路的特点与描述方法。
6.1 概 述
EXIT
组合逻辑电路一、组合逻辑电路的概念指任何时刻的输出仅取决于该时刻输入信号的组合，而与电路原有的状态无关的电路。
数字电路根据逻辑功能特点的不同分为组合逻辑电路时序逻辑电路 指任何时刻的输出不仅取决于该时刻输入信号的组合，而且与电路原有的状态有关的电路。
EXIT
组合逻辑电路二、组合逻辑电路的特点与描述方法组合逻辑电路的逻辑功能特点：
没有存储和记忆作用。
组合电路的组成特点：
由门电路构成，不含记忆单元，只存在从输入到输出的通路，没有反馈回路。
组合电路的描述方法主要有逻辑表达式、
真值表、卡诺图和逻辑图等。
EXIT
组合逻辑电路主要要求：
理解组合逻辑电路 分析与设计的基本方法 。
熟练掌握逻辑功能的 逻辑表达式、真值表、
卡诺图和逻辑图 表示法及其相互转换。
6.2 组合逻辑电路的分析方法和设计方法
EXIT
组合逻辑电路一、组合逻辑电路的基本分析方法分析思路：
基本步骤：
根据给定逻辑电路,找出输出输入间的逻辑关系,
从而确定电路的逻辑功能 。
根据给定逻辑图 写出输出逻辑式,并进行必要的化简列真值表分析逻辑功能
EXIT
组合逻辑电路
[例 ] 分析下图所示逻辑电路的功能 。
解,(1)写出输出逻辑函数式
BAY1
A B CCBACBACBA
CBACBA )(
CYY 1 CBA
A
B
C Y
Y1
001 010 100 111(3)分析逻辑功能
(2)列逻辑函数真值表
111
011
101
001
110
010
100
000
YCBA
输 出输 入
0
0
0
0
1
1
1
1
根据异或功能可列出真值表如右表；
也可先求标准与或式，然后得真值表。后者是分析电路的常用方法，下面介绍之。
通过分析真值表特点来说明功能。
A,B,C 三个输入变量中，有奇数个 1
时，输出为 1，否则输出为 0。因此，图示电路为三位判奇电路，又称奇校验电路。
EXIT
组合逻辑电路初学者一般从输入向输出逐级写出各个门的输出逻辑式。熟练后可从输出向输入直接推出整个电路的输出逻辑式。
由 Si 表达式可知，
当输入有奇数个 1 时，
Si = 1，否则 Si = 0。
[例 ] 分析下图电路的逻辑功能。
解：
(2)列真值表
(1)写出输出逻辑函数式
Ai
Bi
Ci-1
Ci
Si
iiiiii BACBAC 1)(
iiiiiiii BACBACBA 11
Ai
Bi Ci-1
0
1
00 01 11 10
111
1
111
011
101
001
110
010
100
000
CiSiCi-1BiAi
输 出输 入
1
1
1
1
0
0
0
0
由 Ci-1 表达式可画出其卡诺图为：
1
1
1
0
1
0
0
0
可列出真值表为
1 iiii CBAS
(3)分析逻辑功能将两个一位二进制数 Ai,Bi 与低位来的进位 Ci-1 相加,Si 为本位和,Ci 为向高位产生的进位 。 这种功能的电路称为全加器 。
EXIT
组合逻辑电路二、组合逻辑电路的基本设计方法设计思路：
基本步骤：
分析给定逻辑要求，设计出能实现该功能的组合逻辑电路。
分析设计要求并 列出真值表 → 求最简输出逻辑式 → 画逻辑图。
首先分析给定问题，弄清楚输入变量和输出变量是哪些，并规定它们的符号与逻辑取值 (即规定它们何时取值 0,何时取值 1)。然后分析输出变量和输入变量间的逻辑关系，列出真值表。
根据真值表用代数法或卡诺图法求最简与或式,
然后根据题中对门电路类型的要求,将最简与或式变换为与门类型对应的最简式 。
EXIT
组合逻辑电路下面通过例题学习如何设计组合逻辑电路
(一 )单输出组合逻辑电路设计举例
[例 ] 设计一个 A,B,C三人表决电路。当表决某个提案时，
多数人同意，则提案通过，但 A具有否决权。用与非门实现。
解,(1)分析设计要求，列出真值表设 A,B,C 同意提案时取值为 1，不同意时取值为 0； Y 表示表决结果，提案通过则取值为 1，
否则取值为 0。可得真值表如右。
、,三人表决电路多数人同意，则提案通过，但 具有否决权
111
011
101
001
110
010
100
000
YCBA
输出输 入
0
0
0
0
1
1
1
0
(2)化简输出函数
Y=AC+ABA
BC
0
1
00 01 11 10
111
00 0 0
0
用与非门实现
,并求最简与非式
=AC+AB=AC·AB
EXIT
组合逻辑电路
(3)根据输出逻辑式画逻辑图
Y
A
B
C
Y =AC·AB
(二 )多 输出组合逻辑电路设计举例
EXIT
组合逻辑电路
BiAi
输 入
CiSi
输 出相加的两个数本位和向高位的进位解：
(2)求最简输出函数式
Ci = Ai Bi
(3)画逻辑图
iii BAS
1011
0101
0110
00
BiAi
输 入
CiSi
输 出
00
[例 ] 试设计半加器 电路。
将两个 1 位二进制数相加，而不考虑低位进位的运算电路，称为半加器。
Si
Ci
Ai
Bi
(1)分析设计要求，
列真值表。
EXIT
组合逻辑电路半加器电路能用与非门实现吗？
用与非门实现的半加器电路为
Ai
Bi Si
Ci1
iii BAC?
ii BA
iiii
i
BABA
S
iiii BABA
iiiiii ABABBA,?
此式虽非最简，但这样可利用 Ci 中的信号 Ai Bi,省去实现 Ai 和 Bi 的两个非门，
从而使整体电路最简。
EXIT
组合逻辑电路主要要求：
理解编码的概念 。
理解常用编码器的类型、逻辑功能和使用方法。
6.3 编码器
EXIT
组合逻辑电路一、编码器的概念与类型编码 将具有特定含义的信息编成相应二进制代码的过程。
实现编码功能的电路编码器二进制编码器二 -十进制编码器优先编码器编码器 (即 Encoder)
被编信号二进制代码编码器
EXIT
组合逻辑电路
I1
I2
I3
I4
I5
I6
I7
Y0
Y1
Y2
3 位二进制 编码器用 n 位二进制数码对 2n 个输入信号进行编码的电路。
二、二进制编码器由图可写出编码器的输出逻辑函数为由上式可列出真值表为原码输出
Y0=I1·I3·I5·I7
Y2=I4·I5·I6·I7
Y1=I2·I3·I6·I7I
0 省略不画
8 个需要编码的输入信号 输出 3 位二进制码
11110000000
01101000000
10100100000
00100010000
11000001000
01000000100
10000000010
00000000001
Y0Y1Y2I7I6I5I4I3I2I1I0
输 出输 入被编信号高电平有效。
8 线 – 3 线编码器
EXIT
组合逻辑电路
I1
I2
I3
I4
I5
I6
I7
Y0
Y1
Y2
I8
I9
Y3
8421BCD
码编码器三、二－十进制编码器 将 0 ~ 9 十个十进制数转换为二进制代码的电路。又称 十进制编码器 。
I0 省略不画输出 4 位二进制代码原码输出
10011000000000
00010100000000
11100010000000
01100001000000
10100000100000
00100000010000
11000000001000
01000000000100
10000000000010
00000000000001
Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1I0
输 出输 入
10 线 – 4 线编码器被编信号高电平有效
EXIT
组合逻辑电路为何要使用优先编码器？
四、优先编码器 (即 Priority Encoder)
11110000000
01101000000
10100100000
00100010000
11000001000
01000000100
10000000010
00000000001
Y0Y1Y2I7I6I5I4I3I2I1I0
输 出输 入允许同时输入数个编码信号，并只对其中优先权最高的信号进行编码输出的电路。
普通编码器在任何时刻只允许一个输入端请求编码，否则输出发生混乱。
EXIT
组合逻辑电路
CT74LS147
I8 I1I2I3I4I5I6I7
Y0Y1Y2Y3
I9
二 - 十进制优先编码器 CT74LS147
I9 = 1,I8 = 0 时,
不论 I0 ~ I7 为 0 还是
1，电路只 对 I8 进行编码，输出反码 0111。
反码输出被编信号输入,(省略了 I0)，低电平有效。
0111111111110
101111111110×
00111111110××
1101111110×××
010111110××××
10011110×××××
0001110××××××
111010×××××××
01100××××××××
1111111111111
Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1
输 出输 入
I9 = 0 时,不论其他 Ii 为 0
还是 1，电路只 对 I9 进行编码,输出 Y3Y2Y1Y0 = 0110，
为反码，其原码为 1001。
×××××××
××××××××
无编码请求
Y3Y2Y1Y0=1111
依次类推被编信号优先级别从高到低依次为 I
9,I8,I7,I6,I5、
I4,I3,I2,I1,I0。
EXIT
组合逻辑电路主要要求：
理解译码的概念 。
掌握二进制译码器 CT74LS138 的逻辑功能和使用方法。
6.4 译码器理解其他常用译码器的逻辑功能和使用方法 。
掌握 用二进制译码器实现组合逻辑电路的方法 。
EXIT
组合逻辑电路一、译码的概念与类型译码 是 编码 的逆过程。 将表示特定意义信息的二进制代码翻译出来。
实现译码功能的电路译码器二进制译码器二 - 十进制译码器数码显示译码器译码器 (即 Decoder)
二进制代码与输入代码对应的特定信息译码器
EXIT
组合逻辑电路二、二进制译码器 将输入二进制代码译成相应输出信号的电路。
n 位二进制代码
2n 位译码输出二进制译码器译 码 输 出
100011
010001
001010
000100
Y3Y2Y1Y0A0A1
译码输入译码输出高电平有效译 码 输 出
011111
101101
110110
111000
Y3Y2Y1Y0A0A1
译码输入译码输出低电平有效
2-4 线译码器电路与工作原理演示
EXIT
组合逻辑电路
( 一 ) 3 线 － 8 线译码器 CT74LS138 简介
CT74LS138
A2
A1
A0 Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7STC
STB
STA
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
逻辑功能示意图
(一 ) 3 线 － 8 线 译码器 CT74LS138 简介
3 位 二进制码输入端
8 个 译码输出端低电平有效。
使能端 STA 高电平有效,STB,STC 低电平有效，即当 STA = 1,STB = STC = 0 时译码,否则禁止译码。
实物图片
EXIT
组合逻辑电路
0111111111101
1011111101101
1101111110101
1110111100101
1111011111001
1111101101001
1111110110001
1111111000001
11111111××××0
11111111×××1×
Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STB+STCSTA
输 出输 入
CT74LS138真值表允许译码器工作禁止译码
Y7 ~ Y0 由输入二进制码 A2、
A1,A0 的取值决定。
输出逻辑函数式
Y0=A2A1A0=m0
Y1=A2A1A0=m1
Y2=A2A1A0=m2
Y3=A2A1A0=m3
Y4=A2A1A0=m4
Y5=A2A1A0=m5
Y6=A2A1A0=m6
Y7=A2A1A0=m7
二进制译码器能译出输入变量的全部取值组合,故又称变量译码器,也称全译码器 。 其输出端能提供输入变量的全部最小项 。
EXIT
组合逻辑电路
( 二 ) 用二进制译码器实现组合逻辑函数(二 )用二进制译码器实现组合逻辑函数由于 二进制译码器的输出端能提供输入变量的全部最小项,而任何组合逻辑函数都可以变换为最小项之和 的标准式,因此 用二进制译码器和门电路可实现任何组合逻辑函数 。 当译码器输出低电平有效时,多选用与非门；译码器输出高电平有效时,多选用或门 。
EXIT
组合逻辑电路由于有 A,B,C 三个变量,
故选用 3 线 - 8 线 译码器。
解,(1)根据逻辑函数选择译码器
[例 ] 试用译码器和门电路实现逻辑函数
CCABCBAY
选用 3 线 - 8 线 译码器 CT74LS138，
并令 A2 = A,A1 = B,A0 = C。
(2)将函数式变换为标准与 -或式
76531 mmmmm
ABCCABCBABCACBA
CCABCBAY
(3)根据译码器的输出有效电平确定需用的门电路
EXIT
组合逻辑电路
ABC
Y
Y1Y0 Y3 Y4Y2 Y5Y6 Y7
1STA
STB
STCA0 A1 A2
CT74LS138
(4)画连线图
&
CT74LS138 输出低电平有效,ii mY?,i = 0 ~ 7
因此,将 Y 函数式变换为 76531 mmmmmY
7653 YYYYY 1
采用 5 输入 与非门,其输入取自 Y1,Y3,Y5,Y6 和 Y7 。
EXIT
组合逻辑电路
[例 ] 试用译码器实现全加器。
解,(1)分析设计要求，列出真值表设被加数为 Ai，加数为 Bi,低位进位数为 Ci-1 。
输出本位和为 Si，向高位的进位数为 Ci。
列出全加器的真值表如下：
11111
10011
10101
01001
10110
01010
01100
00000
CiSiCi-1BiAi
输 出输 入
7421 mmmmS i
7653 mmmmC i
(3)选择译码器选用 3 线 – 8 线 译码器
CT74LS138。并令 A2 =
Ai,A1 = Bi,A0 = Ci-1。
(2)根据真值表写函数式
EXIT
组合逻辑电路
Y1Y0 Y3 Y4Y2 Y5Y6 Y7
1STA
STB
STC
Ai
Si
Ci-1
A0 A1 A2
CT74LS138
Ci
Bi
(4)根据译码器的输出有效电平确定需用的门电路
(5)画连线图
&&
CT74LS138 输出低电平有效,ii mY?,i = 0 ~ 7
因此,将函数式变换为
74217421 YYYYmmmmS i
76537653 YYYYmmmmC i
EXIT
组合逻辑电路
CT74LS138(1)
A2
A1
A0 Y0Y
1Y
2Y
3Y
4Y
5Y
6Y
7
STC
STB
STA
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
CT74LS138(2)
A2
A1
A0 Y0Y
1Y
2Y
3Y
4Y
5Y
6Y
7
STC
STB
STA
Y8
Y9
Y10
Y11
Y12
Y13
Y14
Y15
A2
A1
A0
E
A3
1
( 三 ) 译码器的扩展低位片高位片
(三 )译码器的扩展例如 两片 CT74LS138
组成的 4 线 – 16
线 译码器。
16 个译码输出端
4 位二进制码输入端 低 3 位码从各译码器的码输入端输入。
高位码 A3 与高位片
STA 端和低位片 STB 端相连，因此,A3 = 0 时低位片工作,A3 = 1 时高位片工作。
STA不用，应接有效电平 1 。
作 4 线 – 16 线译码器使能端，低电平有效。
EXIT
组合逻辑电路
CT74LS138 组成的 4 线 – 16 线 译码器工作原理
E = 1 时，两个译码器都不工作，输出 Y0 ~ Y15 都为高电平 1。
CT74LS138(1)
A2
A1
A0 Y0Y
1Y
2Y
3Y
4Y
5Y
6Y
7
STC
STB
STA
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
CT74LS138(2)
A2
A1
A0 Y0Y
1Y
2Y
3Y
4Y
5Y
6Y
7
STC
STB
STA
Y8
Y9
Y10
Y11
Y12
Y13
Y14
Y15
A2
A1
A0
E
A3
1
低位片高位片
(1)A3 = 0 时，高位片不工作，低位片工作，译出与输入 0000 ~ 0111 分别对应的 8 个输出信号 Y0 ~ Y7 。
(2)A3 = 1 时，低位片不工作，高位片工作，译出与输入 1000 ~ 1111分别对应的 8 个输出信号 Y8 ~ Y15。
E = 0 时，允许译码。
EXIT
组合逻辑电路将 BCD 码的十组代码译成 0 ~ 9 十个对应输出信号的电路，又称 4 线 – 10 线 译码器。
三、二－十进制译码器
8421BCD 码输入端，
从高位到低位依次为 A3、
A2,A1 和 A0 。
10 个译码输出端，
低电平 0 有效。
4 线 -10 线译码器
CT74LS42逻辑示意图
Y1Y0 Y3 Y4Y2 Y5Y6 Y7 Y8 Y9
A0 A1 A2
CT74LS42
A3
EXIT
组合逻辑电路
11111111111111
11111111110111
11111111111011
11111111110011
11111111111101
11111111110101
伪码
011111111110019
101111111100018
110111111111107
111011111101106
111101111110105
111110111100104
111111011111003
111111101101002
111111110110001
111111111000000
Y9Y8Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2A3
输 出输 入十进制数
4 线 -10 线译码器 CT74LS42 真值表伪码
EXIT
组合逻辑电路
Y
A0
A1
A2
数码显示译码器译码器
Y
Y
Y
Y
Y
Y
驱动器
Y
Y
Y
Y
Y
Y
Y
A3
a
数码显示器
b
c
d
e
f g
b
c
d
e
f
g
a
b
c
d
e
f
g
a
四、数码显示译码器将输入的 BCD 码译成相应输出信号，
以驱动显示器显示出相应数字的电路。
(一 ) 数码显示译码器的结构和功能示意
0
1
0
1
数码显示器数码显示译码器译码器驱动器
b
c
d
e
f
g
a
b
c
d
e
f
g
a
输入 BCD 码 输出驱动七段数码管显示相应数字
0
0
0
1
EXIT
组合逻辑电路
(二 )数码显示器简介数字设备中用得较多的为七段数码显示器，又称数码管。常用的有半导体数码显示器 (LED)和液晶显示器
(LCD)等。它们由七段可发光的字段组合而成。
1,七段半导体数码显示器 (LED)
a
b
c
d
e
f g
DP
ag f COM b
ce d COM DP
发光字段，由管脚 a ~ g
电平控制是否发光。
小数点，需要时才点亮。
显示的数字形式
EXIT
组合逻辑电路主要优点：字形清晰、工作电压低、体积小、可靠性高、响应速度快、寿命长和亮度高等。
主要缺点：工作电流大，每字段工作电流约 10 mA 。
共阳接法 共阴接法半导体数码显示器内部接法
COM
COMDP g f e d c b a
DP g f e d c b a
VCC
+5 V
串接限流电阻
a ~ g 和 DP 为低电平时才能点亮相应发光段。
a ~ g 和 DP 为高电平时才能点亮相应发光段。
共阳接法数码显示器需要配用输出低电平有效的译码器。
共阴接法数码显示器需要配用输出高电平有效的译码器。
R
R
共阳极共阴极
EXIT
组合逻辑电路即液态晶体
2,液晶 显示器 (LCD)
点亮七段液晶数码管的方法与半导体数码管类似。
主要优点：工作电压低，功耗极小。
主要缺点：显示欠清晰，响应速度慢。
液晶显示原理：无外加电场作用时，液晶分子排列整齐，入射的光线绝大部分被反射回来，液晶呈透明状态，不显示数字；当在 相应字段的电极上加电压时，液晶中的导电正离子作定向运动，在运动过程中不断撞击液晶分子,破坏了液晶分子的整齐排列，液晶对入射光产生散射而变成了暗灰色，于是显示出相应的数字。 当外加电压断开后，液晶分子又将恢复到整齐排列状态，字形随之消失。
EXIT
组合逻辑电路
3,七段显示译码器
4 线 – 7 段译码器 /
驱动器 CC14547
的逻辑功能示意图
CC14547
BI D C B A
BI
YgYfYeYdYcYbYa
消隐控制端，
低电平有效。
8421 码输入端译码驱动输出端，
高电平有效。
EXIT
组合逻辑电路
4 线 -7 段译码器 /驱动器 CC14547真值表消隐000000001111
消隐000000001111
消隐000000010111
消隐000000000111
消隐000000011011
消隐000000001011
9110011110011
8111111100011
7000011111101
6111110001101
5110110110101
4110011000101
3100111111001
2101101101001
1000011010001
0011111100001
消隐0000000××××0
YgYfYeYdYcYbYa ABCDBI
数字显示输 出输 入
4 线 -7 段译码器 /
驱动器 CC14547
的逻辑功能示意图
CC14547
BI D C B A
BI
YgYfYeYdYcYbYa
×××× 消隐允许数码显示伪码相应端口输出有效电平 1，使显示相应数字。
输入 BCD 码
a
gf b
c
禁止数码显示数码显示器结构及译码显示原理 演示
EXIT
组合逻辑电路主要要求：
理解数据选择器和数据分配器的作用 。
理解常用 数据选择器的逻辑功能及其使用 。
掌握用 数据选择器实现组合逻辑电路 的方法 。
6.5 数据选择器和数据分配器
EXIT
组合逻辑电路
D0
YD1D
2D
3
4选 1数据选择器工作示意图
A1 A0
一、数据选择器和数据分配器的作用数据选择器,根据地址码的要求，从多路输入信号中选择其中一路输出的电路,
又称多路选择器 (Multiplexer，简称 MUX)或多路开关。
多路输入 一路输出地址码输入 10
=D1
常用 2 选 1,4 选 1,8 选 1和 16 选 1
等数据选择器。
数据选择器的输入信号个数 N 与地址码个数 n 的关系为 N = 2n
EXIT
组合逻辑电路数据分配器,根据地址码的要求，将一路数据分配到指定输出通道上去的电路。
Demultiplexer,简称 DMUX
Y0
D Y1Y
2Y
3
4路数据分配器工作示意图
A1 A0
一路输入 多路输出地址码输入 10
1 = D
EXIT
组合逻辑电路二、数据选择器的逻辑功能及其使用
1,8 选 1 数据选择器 CT74LS151
CT74LS151
ST
A2
A1
A0D
0 D7D6D5D4D3D2D1
ST
Y Y
CT74LS151的逻辑功能示意图
8 路数据输入端地址信号输入端互补输出端使能端，低电平有效
4 选 1 数据选择器电路与工作原理动画演示实物图片
EXIT
组合逻辑电路
CT74LS151
ST
A2
A1
A0D
0 D7D6D5D4D3D2D1
ST
Y Y
CT74LS151逻辑功能示意图
ST = 1时禁止 数据选择器工作
ST = 0 时,数据选择器工作。 选择哪一路信号输出由地址码决定。
8 选 1 数据选择器
CT74LS151 真值表
D7D71110
D6D60110
D5D51010
D4D40010
D3D31100
D2D20100
D1D11000
D0D00000
10×××1
YYA0A1A2ST
输 出输 入
EXIT
组合逻辑电路因为若 A2A1A0=000，则因为若 A2A1A0=010，则
Y=D0
Y=D2
D7D71110
D6D60110
D5D51010
D4D40010
D3D31100
D2D20100
D1D11000
D0D00000
10×××1
YYA0A1A2ST
输 出输 入
CT74LS151 输出函数表达式
1 0
0 0
0 0
0 0
0
1
Y = A2A1A0D0 + A2A1A0D1 +
A2A1A0D2+ A2A1A0D3+
A2A1A0D4+ A2A1A0D5+
A2A1A0D6+ A2A1A0D7
Y = A2A1A0D0 + A2A1A0D1 +
A2A1A0D2+ A2A1A0D3+
A2A1A0D4+ A2A1A0D5+
A2A1A0D6+ A2A1A0D7
= m0D0+ m1D1+m2D2+ m3D3+
m4D4+m5D5+ m6D6+ m7 7
EXIT
组合逻辑电路
2,双 4 选 1 数据选择器 CC14539
CC14539
1ST
A1
A0
1D0 1D31D21D1
1ST
1Y 2Y
双 4选 1数据选择器 CC14539
逻辑功能示意图
2D0 2D32D22D12ST
2ST 两个数据选择器的公共地址输入端。
数据选择器 1 的输出数据选择器 1 的数据输入、使能输入。
数据选择器 2 的数据输入、使能输入。
数据选择器 2 的输出内含两个相同的
4 选 1 数据选择器。
EXIT
组合逻辑电路
1×××1110
0×××0110
1××1×010
0××0×010
1×1××100
0×0××100
11×××000
0 0×××000
0××××××1
1Y1D01D11D21D3A0A11ST
输出输 入
CC14539 数据选择器 1 真值表
1D0
1D1
1D2
1D3
使能端低电平有效
×××
×××
×××
×××
×××
×××
×××
×××
××××××
数据选择器 2 的逻辑功能同理。
1ST = 1 时，禁止 数据选择器工作，输出 1Y = 0。
1ST = 0 时,数据选择器工作。 输出哪一路数据由地址码 A1 A0 决定 。
EXIT
组合逻辑电路
CC14539 数据选择器输出函数式
1Y = A1 A0 1D0 + A1 A0 1D1 + A1 A0 1D2 + A1 A0 1D3
= m0 1D0 + m1 1D1 + m2 1D2 + m3 1D3
2Y = A1 A0 2D0 + A1 A0 2D1+ A1 A0 2D2+ A1 A0 2D3
= m0 2D0 + m1 2D1 + m2 2D2 + m3 2D3
EXIT
组合逻辑电路三、用数据选择器实现组合逻辑函数由于数据选择器在输入数据全部为 1 时，输出为地址输入变量全体最小项的和。
例如 4 选 1 数据选择器的输出 Y = m0 D0 + m1 D1+ m2 D2+ m3 D3
当 D0 = D1 = D2 = D3 = 1 时,Y = m0 + m1+ m2 + m3 。
当 D0 ~ D3 为 0,1 的不同组合时,Y 可输出不同的最小项表达式。
而任何一个逻辑函数都可表示成最小项表达式，
当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接 将逻辑函数输入变量有序地接数据选择器的地址输入端 。
因此 用数据选择器可实现任何组合逻辑函数 。
EXIT
组合逻辑电路
CT74LS151 有 A2,A1,A0 三个地址输入端，
正好用以输入三变量 A,B,C 。
[例 ] 试用数据选择器实现函数 Y = AB + AC + BC 。
该题可用代数法或卡诺图法求解。
Y为三变量函数,故选用 8 选 1 数据选择器，现选用 CT74LS151。
代 数 法 求 解解：
(2)写出逻辑函数的 最小项表达式
Y = AB + AC + BC = ABC + ABC + ABC + ABC
(3)写出数据选择器的输出表达式
Y′= A2A1A0D0 + A2A1A0D1 + A2A1A0D2 + A2A1A0D3 +
A2A1A0D4 + A2A1A0D5 + A2A1A0D6 + A2A1A0D7
(4)比较 Y 和 Y′两式中最小项的对应关系
(1)选择数据选择器令 A = A2,B = A1,C = A0
则 Y′= ABCD0 + ABCD1 + ABCD2 + ABCD3 +
ABCD4 + ABCD5 + ABCD6 + ABCD7
ABC
ABCABCABC
ABC ABC ABC+ + +
为使 Y = Y′，应令 D0 = D1 = D2 = D4= 0D
3 = D5 = D6 = D7 = 1
EXIT
组合逻辑电路
(5)画连线图
CT74LS151
A2
A1
A0D
0 D7D6D5D4D3D2D1
ST
Y Y
Y′
A
B
C
1
即可得输出函数
EXIT
组合逻辑电路
(1)选择数据选择器 选用 CT74LS151
(2)画出 Y 和数据选择器输出 Y? 的卡诺图
(3)比较逻辑函数 Y?和 Y 的卡诺图设 Y = Y?,A = A2,B = A1,C = A0
对比两张卡诺图后得 D0 = D1 = D2 = D4 = 0D
3 = D5 = D6 = D7 = 1
(4)画连线图
A
BC
0
1
00 01 11 10
111
10 0 0
0
Y
的卡诺图
A2
A1A0
0
1
00 01 11 10
D6 D7D5
D3D0 D1 D2
D4
Y′
的卡诺图卡 诺 图 法 求 解解：
与代数法所得图相同
EXIT
组合逻辑电路主要要求：
理解加法器的逻辑功能及应用。
了解数值比较器的作用。
6.6 加法器和数值比较器
EXIT
组合逻辑电路一、加法器
(一 )加法器基本单元半加器 Half Adder，简称 HA。它只将两个 1 位二进制数相加，而不考虑低位来的进位。
1011
0101
0110
0000
CiSiBiAi
输 出输 入
Ai
Bi
Si
CiCO
∑
ABC
BABABAS
EXIT
组合逻辑电路全加器 Full Adder，简称 FA。能将本位的两个二进制数和邻低位来的进位数进行相加。
11111
10011
10101
01001
10110
01010
01100
00000
CiSiCi-1BiAi
输 出输 入
Ai
Bi
Si
CiCO
∑
CICi-1
1 iiii CBAS
iiiiii BACBAC 1)(
EXIT
组合逻辑电路
(二 )多位加法器 实现多位加法运算的电路其低位进位输出端依次连至相邻高位的进位输入端，最低位进位输入端接地。因此，高位数的相加必须等到低位运算完成后才能进行，这种进位方式称为串行进位。运算速度较慢。
其进位数直接由加数、被加数和最低位进位数形成。各位运算并行进行。运算速度快。
串行进位加法器超前进位加法器
EXIT
组合逻辑电路串行进位加法器举例
A3
B3
C3
S3
CO∑
CI
S2
S1
S0
A2
B2
A1
B1
A0
B0
CO∑
CI
CO∑
CI
CO∑
CI
加数 A 输入加数 B 输入低位的进位输出
CO 依次加到相邻高位的进位输入端 CI 。
相加结果读数为
C3S3S2S1S0
和数进位数
EXIT
组合逻辑电路超前进位加法器举例,CT74LS283
相加结果读数为 C3S3S2S1S0
4 位二进制加数 B 输入端
4 位二进制加数 A 输入端低位片进位输入端本位和输出端向高位片的进位输出
A3
A2
A1
A0
B3
B2
B1
B0
CI0
CO4
F3
F2
F1
F0
S3
S2
S1
S0
C3
∑
CT74LS283逻辑符号
EXIT
组合逻辑电路二、数值比较器 Digital Comparator，又称数字比较器。 用于比较两个数的大小。
(一 )1 位数值比较器输 入 输 出
A B Y(A>B) Y(A<B) Y(A=B)
0 0 0 0 1
0 1 0 1 0
1 0 1 0 0
1 1 0 0 1
A
B
A AB
ABB
Y(A<B)
Y(A=B)
Y(A>B)
BAABBABAY
BABAY
BAAAY
=+=)=(
=)<(
=)>(
EXIT
组合逻辑电路
(二 )多位数值比较器 可利用 1 位数值比较器构成比较原理：从最高位开始逐步向低位进行比较。
例如 比较 A = A3A2A1A0 和 B = B3B2B1B0 的大小：
若 A3 > B3，则 A > B；若 A3 < B3，则 A < B；若
A3 = B3，则需比较次高位。
若次高位 A2 > B2，则 A > B；若 A2 < B2，则 A
< B；若 A2 = B2，则再去比较更低位。
依次类推，直至最低位比较结束。
EXIT
组合逻辑电路主要要求：
了解竞争冒险现象及其产生的原因和消除措施。
6.7 组合逻辑电路中的竞争冒险
EXIT
组合逻辑电路一、竞争冒险现象及其危害当信号通过导线和门电路时，将产生时间延迟。
因此,同一个门的一组输入信号,由于它们在此前通过不同数目的门，经过不同长度导线的传输,到达门输入端的时间会有先有后，这种现象称为竞争。
逻辑门因输入端的 竞争而导致输出产生 不应有的尖峰干扰脉冲的现象，称为冒险。
可能导致错误动作
EXIT
组合逻辑电路二、竞争冒险的产生原因及消除方法负尖峰脉冲冒险举例可见，在组合逻辑电路中，当一个门电路 (如 G2)
输入两个向相反方向变化的互补信号时,则在输出端可能会产生尖峰干扰脉冲。
正尖峰脉冲冒险举例
G2
G1
A
Y
Y=A+A
A
理想考虑门延时
A
Y
1
1
A
Y
1tpd
G2
G1
A
Y
Y=A·A
A
理想考虑门延时
Y 0
A
A
Y
1tpd
EXIT
组合逻辑电路由于尖峰干扰脉冲的宽度很窄，在 可能产生尖峰干扰脉冲的门电路输出端与地之间接入 一个容量为 几十皮法的电容 就可吸收掉尖峰干扰脉冲。
1,加封锁脉冲
2,加选通脉冲
3,修改逻辑设计
4,接入滤波电容消除冒险的方法：
EXIT
组合逻辑电路组合逻辑电路指 任一时刻的输出仅取决于该时刻输入信号的取值组合,而与电路原有状态无关 的电路 。 它在逻辑功能上的特点是：没有存储和记忆作用；在电路结构上的特点是：由各种门电路组成,不含记忆单元,只存在从输入到输出的通路,
没有反馈回路 。
本章小结
EXIT
组合逻辑电路组合逻辑电路的描述方法主要有逻辑表达式,
真值表,卡诺图和逻辑图等 。
组合逻辑电路的 基本分析方法 是：根据给定电路逐级写出输出函数式，并进行必要的化简和变换，然后列出真值表，确定电路的逻辑功能。
组合逻辑电路的 基本设计方法 是：根据给定设计任务进行逻辑抽象，列出真值表，然后写出输出函数式并进行适当化简和变换，
求出最简表达式，从而画出最简 (或称最佳 )逻辑电路。
EXIT
组合逻辑电路以 MSI 组件为基本单元的电路设计，其最简含义是,MSI 组件个数最少，品种最少，组件之间的连线最少。
以逻辑门为基本单元的电路设计，其最简含义是：逻辑门数目最少，且各个逻辑门输入端的数目和电路的级数也最少，没有竟争冒险。
用于实现组合逻辑电路的 MSI 组件主要有译码器和数据选择器。
EXIT
组合逻辑电路编码器、译码器、数据选择器、数据分配器、
数值比较器和加法器等是常用的 MSI 组合逻辑部件，学习时应重点掌握其逻辑功能及应用。
数据选择器的作用 是根据地址码的要求,
从多路输入信号中选择其中一路输出 。
数据分配器的作用 是根据地址码的要求,
将一路数据分配到指定输出通道上去 。
EXIT
组合逻辑电路译码器的作用 是将表示特定意义信息的二进制代码翻译出来,常用的有二进制译码器,
二 -十进制译码器和数码显示译码器 。
编码器的作用 是将具有特定含义的信息编成相应二进制代码输出，常用的有二进制编码器、二 -十进制编码器和优先编码器。
数值比较器 用于比较两个二进制数的大小 。
EXIT
组合逻辑电路加法器 用于实现多位加法运算,其单元电路有半加器和全加器；其集成电路主要有串行进位加法器和超前进位加法器 。
同一个门的一组输入信号到达的时间有先有后，
这种现象称为 竞争 。竞争而导致输出产生尖峰干扰脉冲的现象，称为 冒险 。竞争冒险可能导致负载电路误动作，应用中需加以注意。
