EXIT
时序逻辑电路概 述第 7 章 时序逻辑电路寄存器和移位寄存器计数器时序逻辑电路的 分析方法本章小结同步时序逻辑电路的设计
EXIT
时序逻辑电路
7.1 概 述时序逻辑电路的特点任何时刻的输出不仅取决于该时刻的输入信号，而且与电路原有的状态有关。逻辑功能特点：
电路结构特点,由存储电路和组合逻辑电路组成 。
时序逻辑电路的类型同步 时序逻辑电路 异步 时序逻辑电路所有触发器的时钟端连在一起。 所有触发器在同一个时钟脉冲 CP 控制下同步工作。
时钟脉冲 CP 只触发部分触发器，其余触发器由电路内部信号触发。因此，触发器 不在同一时钟作用下同步工作 。
EXIT
时序逻辑电路主要要求：
掌握同步时序逻辑电路的分析方法,了解异步时序逻辑电路的分析方法。
理解 时钟方程,驱动方程,输出方程,状态方程,状态转换真值表,状态转换图和时序图等概念及求取方法 。
7.2 时序逻辑电路的分析方法
EXIT
时序逻辑电路将驱动方程代入相应触发器的特性方程中所得到的方程一、同步时序逻辑电路的分析方法基本步骤：
1,根据给定的电路，写出它的 输出方程 和 驱动方程,并求状态方程 。
时序电路的输出逻辑表达式。
各触发器输入信号的逻辑表达式。2,列 状态转换真值表 。
简称状态转换表，是反映电路状态转换的规律与条件的表格。 方法：将电路现态的各种取值代入状态方程和输出方程进行计算，求出相应的次态和输出，从而列出状态转换表。
如现态起始值已给定，则从给定值开始计算。如没有给定，则可设定一个现态起始值依次进行计算。
3,分析逻辑功能。
根据状态转换真值表来说明电路逻辑功能。4,画 状态转换图 和 时序图 。
用圆圈及其内的标注表示电路的所有稳态，
用箭头表示状态转换的方向，箭头旁的标注表示状态转换的条件，从而得到的状态转换示意图。
在时钟脉冲 CP作用下，各触发器状态变化的波形图。
3,分析逻辑功能。
4,画 状态转换图 和 时序图 。
一、同步时序逻辑电路的分析方法基本步骤：
1,根据给定的电路，写出它的 输出方程 和 驱动方程,
并求 状态方程 。
2,列 状态转换真值表 。
EXIT
时序逻辑电路
C1
1J
1K
R
C1
1J
1K
R
C1
1J
1K
R
FF0 FF1 FF2Q
0 Q1 Q2
Q2
Y
CP
RD
1
[例 ] 试分析图示电路的逻辑功能，并画出状态转换图和时序图。
解：这是时钟 CP 下降沿触发的同步时序电路，
分析时不必考虑时钟信号。
电路工作前加负脉冲清零；工作时应置 RD = 1。
分析如下：
分析举例
EXIT
时序逻辑电路
C1
1J
1K
R
C1
1J
1K
R
C1
1J
1K
R
FF0 FF1 FF2Q
0 Q1 Q2
Q2
Y
CP
RD
1 Q2
n
Y = Q2n Q0n
n &
&
Q2n
n &
Q0n
J2 = Q1n Q0n,
J0 = K0 = 1
J1 = K1 = Q2n Q0n
K2 = Q0n
1,写方程式
(1)输出方程
(2)驱动方程
Q0n
代入 J2 = Q1n Q0n,K2 = Q0n
Q0n+1 = J0 Q0n + K0 Q0n = 1 Q0n + 1 Q0n = 0n
Q1n+1 = J1 Q1n + K1 Q1n = Q2n Q0n nQ1?
Q2n+1 = J2 Q2n + K2 Q2n = Q1n Q0n Q2n + Q0n Q2n
J0 K0
1 1
J2 K2
(3)状态方程 代入 J0 = K0 = 1
代入 J1 = K1 = Q2n Q0n
EXIT
时序逻辑电路
2,列状态转换真值表设电路初始状态为 Q2 Q1 Q0 = 000，则
000 100 0
YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n
输出次 态现 态将现态代入状态方程求次态：
Q0n+1 = Q0n = 0 = 1
Q1n+1 = Q2n Q0n Q1n = 0 · 0 0 = 0
Q2n+1 = Q1n Q0n Q2n + Q0n Q2n = 0 · 0 · 0 + 0 · 0 = 0
将现态代入输出方程求 Y
Y = Q2n Q0n = 0 · 0= 0
EXIT
时序逻辑电路
2,列状态转换真值表设电路初始状态为 Q2 Q1 Q0 = 000，则将新状态作现态，再计算下一个次态。
YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n
输出次 态现 态
000 100 0
Q0n+1 = Q0n = 1 = 0
Q1n+1 = Q2n Q0n Q1n = 0 · 1 0 = 1
Q2n+1 = Q1n Q0n Q2n + Q0n Q2n = 0 · 1 · 0 + 1 · 0 = 0
100 0010
Y = Q2n Q0n = 0 · 1= 0
EXIT
时序逻辑电路可见：电路在输入第 6 个脉冲 CP 时返回原来状态，同时在 Y 端输出一个进位脉冲下降沿。以后再输入脉冲，将重复上述过程。
该电路能对 CP 脉冲 进行六进制计数,
并在 Y 端输出脉冲下降沿作为进位输出信号 。
故为六进制计数器 。
依次类推
2,列状态转换真值表设电路初始状态为 Q2 Q1 Q0 = 000，则
3,逻辑功能说明
YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n
输出次 态现 态
000 100 0
100 0010
1000101
0101001
0001110
0110010
一直计算到状态进入循环为止
CP 脉冲也常称为计数脉冲。
EXIT
时序逻辑电路圆圈内表示 Q2 Q1 Q0 的状态；箭头表示电路状态转换的方向；箭头上方的
,x / y,中,x 表示转换所需的输入变量取值,y 表示现态下的输出值 。 本例中没有输入变量,故 x 处空白 。
4,画状态转换图和时序图
000 001 010
YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n
输出次 态现 态
000 100 0
100 0010
1000101
0101001
0001110
0110010
Q2 Q1 Q0
x / y
/ 0 / 0 011 100 101/ 0 / 0 / 0
/ 1
EXIT
时序逻辑电路
4,画状态转换图和时序图
000 001 010 011 100 101
Q2 Q1 Q0
x / y
/ 0 / 0 / 0 / 0 / 0
/ 1
CP 1 2 3 4 5 6
必须画出一个计数周期的波形。
1
0
0
Q0
Q1
Q2
0
0
0
0
1
0
Y
1
1
0
0
0
0
EXIT
时序逻辑电路二、异步时序逻辑电路的分析方法异步 与同步时序电路的根本区别在于前者不受同一时钟控制,而后者受同一时钟控制。
因此，分析异步时序电路时 需写出时钟方程,
并特别注意各触发器的时钟条件何时满足。
EXIT
时序逻辑电路分析举例[例 ] 试分析图示电路的逻辑功能，并画出状态转换图和时序图。
这是异步时序逻辑电路。分析如下：解：
C1
1J
1K
R
C1
1J
1K
R
C1
1J
1K
R
FF0 FF1 FF2
Q0 Q1 Q2
Y
CP
1
RD
FF1 受 Q0 下降沿触发
FF0 和 FF2 受 CP 下降沿触发
EXIT
时序逻辑电路
1,写方程式
(1)时钟方程
(3)驱动方程
(2)输出方程
(4)状态方程
C1
1J
1K
R
C1
1J
1K
R
C1
1J
1K
R
FF0 FF1 FF2
Q0 Q1 Q2
Y
CP
1
RD
CP1 = Q0 FF1 由 Q0 下降沿触发
CP0 = CP2 = CP FF0 和 FF1 由 CP 下降沿触发
Y = Q2n
J0 = Q2n,K0 = 1
J2 = Q1n Q0n,K2 = 1
J1 = K1 = 1
Q2n
&Q1n
Q0n
EXIT
时序逻辑电路
1,写方程式
(1) 时钟方程
(3) 驱动方程
(2) 输出方程
(4) 状态方程
CP1 = Q0 FF1 由 Q0 下降沿触发
CP0 = CP2 = CP FF0 和 FF1 由 CP 下降沿触发
Y = Q2n
J0 = Q2n,K0 = 1
J2 = Q1n Q0n,K2 = 1
J1 = K1 = 1
Q0n+1 = J0 Q0n + K0 Q0n
Q1n+1 = J1 Q1n + K1 Q1n
Q2n+1 = J2 Q2n + K2 Q2n
代入 J1 = K1 = 1
代入 J2 = Q1n Q0n
K2 = 1
= Q2n Q0n + 1 Q0n = Q2n Q0n
= 1 Q1n + 1 Q1n = Q1n
= Q1n Q0n Q2n + 1 Q2n = Q1n Q0n Q2n
代入 J0 = Q2n,K0 = 1
Q0n+1 = Q2n Q0n CP 下降沿有效
Q1n+1 = Q1n Q0下降沿有效
Q2n+1 = Q1n Q0n Q2n CP 下降沿有效
EXIT
时序逻辑电路
2,列状态转换真值表设初始状态为 Q2 Q1 Q0 = 000
0100000
Q0n+1 = Q2n ·Q0n = 0 · 0 = 1
表示现态条件下能满足的时钟条件
Y = Q2n = 0
Q2n+1 = Q1n Q0n Q2n = 0 ·0 ·0 = 0
YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n
输 出次 态现 态
CP2 CP0CP1
时 钟 脉 冲
CP0 = CP,FF0 满足时钟触发条件。
CP1 = Q0 为上升沿,FF1 不满足时钟触发条件，其状态保持不变。
CP2= CP,FF2 满足时钟触发条件。
EXIT
时序逻辑电路
2,列状态转换真值表设初始状态为 Q2 Q1 Q0 = 000
0100000
YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n
输 出次 态现 态
CP2 CP0CP1
时 钟 脉 冲
0010100
Q0n+1 = Q2n ·Q0n = 0 · 1 = 0
Q1n+1 = Q1n = 0 = 1
将新状态,000” 作为现态，再计算下一个次态。 CP
1 = Q0 为下降沿，
FF1 满足时钟触发条件。
Q2n+1 = Q1n Q0n Q2n = 0 ·1 ·0 = 0
Y = Q2n = 0
EXIT
时序逻辑电路
2,列状态转换真值表设初始状态为 Q2 Q1 Q0 = 000
0100000
YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n
输 出次 态现 态
CP2 CP0CP1
时 钟 脉 冲依次类推电路构成异步五进制计数器，并由 Y
输出进位脉冲信号的下降沿。
3,逻辑功能说明
0010100
一直计算到电路状态进入循环为止。
1000001
0001110
0110010
EXIT
时序逻辑电路
4,画状态转换图和时序图
Q2 Q1 Q0
x / y
000 001 010 011 100/ 0 / 0 / 0 / 0
/ 1
000 0
1000001
0001110
0110010
0010100
100
YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n
输 出次 态现 态
CP2 CP0CP1
时 钟 脉 冲
EXIT
时序逻辑电路必须画出一个计数周期的波形。
4,画状态转换图和时序图
000 001 010 011 100
Q2 Q1 Q0
x / y
/ 0 / 0 / 0 / 0
/ 1
1
1
0
0
1
0
1
0
0
Q0
Q1
Q2
0
0
0
CP 1 2 3 4 5
Y
0
0
0
可见，当计数至第
5 个计数脉冲 CP 时，
电路状态进入循环,Y
输出进位脉冲下降沿。
EXIT
时序逻辑电路主要要求：
理解计数器的分类,理解计数器的计数规律。
理解 常用集成二进制和十进制计数器 的功能及其应用 。
7.3 计数器掌握二进制计数器的组成和工作原理。
掌握 利用集成计数器构成 N 进制计数器的方法。
EXIT
时序逻辑电路一、计数器的作用与分类计数器 (Counter)用于计算输入脉冲个数，
还常用于分频、定时等。
计数器分类如下：
按时钟控制方式不同分异步计数器 同步计数器同步计数器比异步计数器的速度快得多。
EXIT
时序逻辑电路按计数增减分加法计数器 减法计数器 加 / 减计数器(又称可逆计数器 )
对计数脉冲作递增计数的电路 。
对计数脉冲作递减计数的电路 。
在加 / 减控制信号作用下,可递增也可递减计数的电路 。
按计数进制分按二进制数运算规律进行计数的电路按十进制数运算规律进行计数的电路二进制计数器 十进制计数器 任意进制计数器(又称 N 进制计数器 )
二进 制和 十进制 以外的计数器
EXIT
时序逻辑电路计数器的计数规律
Q0Q1Q2
计 数 器 状 态计数顺序
0008
1117
0116
1015
0014
1103
0102
1001
0000
二进制加法计数器计数规律举例二进制减法计数器计数规律举例
,000 – 1” 不够减，需向相邻高位借,1”,
借,1” 后作运算,1000 – 1 = 111” 。按此则返回 P23
Q0Q1Q2
计 数 状 态计数顺序
0008
1007
0106
1105
0014
1013
0112
1111
0000
EXIT
时序逻辑电路
8421 码十进制加法计数器 计数规律按此则返回 P23
Q0Q1Q2Q3
计 数 器 状 态计数顺序
10019
00018
11107
01106
10105
00104
11003
01002
10001
000010
00000
EXIT
时序逻辑电路计数的最大数目称为计数器的“模”，用 M 表示。
模也称为计数长度或计数容量。
N 进制计数器计数规律举例具有 5 个独立的状态,计满
5 个计数脉冲后,
电路状态自动进入循环 。 故为 五进制计数器 。
五进制计数器 也称模 5 计数器； 十进制计数器则为模 10 计数器； 3 位二进制计数器为模 8 计数器。n 个触发器有 2n 种输出，最多可实现模 2n 计数。
Q0Q1Q2
计 数 状 态计数顺序
0005
0014
1103
0102
1001
0000
EXIT
时序逻辑电路
FF0
1J
1K
R
C1
Q0 Q1 Q2 Q3
FF1
1J
1K
R
C1
FF2
1J
1K
R
C1
FF3
1J
1K
R
C1
1
CP
RD
二、异步计数器
(一 ) 异步二进制计数器
1,电路构成与工作原理 动画演示
JK 触发器构成的异步二进制加法计数器
EXIT
时序逻辑电路
0001
0010
异步二进制计数器工作原理
CP
Q3
Q0
Q1
Q2
0
0
0
0
来一个 CP 翻转一次Q0 翻转一次1来一个 Q
2 翻转一次
1111
0000
输入第,1”个计数脉冲时，计数器输出为
,0001”；输入第,2”个 计数脉冲时，计数器输出为
,0010”。
输入第,15”个脉冲时，输出,1111”，当输入第
,16”个 脉冲时，输出返回初态,0000”，且 Q3 端输出进位信号下降沿。因此，该电路构成 4 位二进制加法计数器。
依次输入脉冲时，计数状态按 4 位二进制数递增规律变化。
◆ 工作原理
EXIT
时序逻辑电路
000016
111115
011114
101113
001112
110111
010110
10019
00018
11107
01106
10105
00104
11003
01002
10001
00000
Q0Q1Q2Q3
计 数 器 状 态计数顺序
◆ 4 位二进制加法计数器态序表
EXIT
时序逻辑电路用 D 触发器可构成异步二进制计数器吗？
如何连接？
◆ D 触发器构成的异步二进制加法计数器其工作原理与前述 JK 触发器所构成的二进制计数器的相同。
FF0
1D
R
C1
Q0 Q1 Q2 Q3FF
1
1D
R
C1
FF2
1D
R
C1
FF3
1D
R
C1CP
RD
Q0 Q1 Q2 Q3
与 JK 触发器一样,D触发器也被接成计数触发器。
与 JK 触发器不同的是，
D 触发器用 触发。niQ 1?
EXIT
时序逻辑电路下面总结一下用不同种类触发器构成异步二进制计数器的方法。
异步二进制计数器的构成方法2,异步二进制计数器的构成方法
CPi = Qi? 1CPi = Qi? 1减法计数
CPi = Qi? 1CPi = Qi? 1加法计数下降沿触发式上升沿触发式计数触发器的触发信号接法计数规律将触发器接成计数触发器，然后级联，将计数脉冲
CP 从最低位时钟端输入，其他各位时钟端接法如下表：
EXIT
时序逻辑电路计数器为什么能用作分频器？
怎么用？
CPQ ff 2
1
0?
CPQ ff 4
1
1?
CPQ ff 8
1
2?
CPQ ff 16
1
3?
模 M 计数器也是一个 M 分频器,M 分频器的输出信号即为计数器最高位的输出信号。
CP
Q3
Q0
Q1
Q2
4 位二进制加法计数器 工作波形
3,计数器用作分频器
EXIT
时序逻辑电路异步十进制计数器与异步二进制计数器的计数规律有何不同？
它们的构成方法有何不同？
1,十进制计数器与 4 位二进制计数器的比较
8421BCD 码十进制计数器的设计思想：
在 4 位二进制计数器基础上引入反馈，强迫电路在计至状态 1001 后就能返回初始状态 0000，
从而利用状态 0000 ~ 1001 实现十进制计数。
(二 ) 异步十进制计数器链接请按此处 跳过刚才已看内容
EXIT
时序逻辑电路四位二进制加法计数器态序表
000016
111115
011114
101113
001112
110111
010110
10019
00018
11107
01106
10105
00104
11003
01002
10001
00000
Q0Q1Q2Q3
计 数 器 状 态计数顺序 十进制计数器态序表
000010
10019
00018
11107
01106
10105
00104
11003
01002
10001
00000
Q0Q1Q2Q3
计 数 器 状 态计数顺序十进制计数器与
4
位二进制计数器比较只利用了 4 位二进制加法计数器的前十个状态
0000 ~ 1001。
返回
EXIT
时序逻辑电路
Q0 Q1 Q2 Q3
CT74LS290M = 5CP0 M = 2
CP1
CP0
CP1
Q0 Q1 Q2 Q3
R0AR0B S9A S9B
CT74LS290
2,集成异步二 -五 - 十进制计数器 CT74LS290
(1)CT74LS290 基本结构与逻辑功能示意图异步置 0 端
(结构图中未画出 )
异步置
9
端内含一个 1 位二进制计数器和一个五进制计数器。
二进制计数器的计数脉冲输入端，下降沿触发。
二进制计数器输出端五进制计数器的计数脉冲输入端，下降沿触发。
五进制计数器的输出端,从高位到低位依次为 Q3,Q2,Q1。
EXIT
时序逻辑电路
① 异步置 0 功能,当 R0 = R0A · R0B = 1,S9 = S9A · S9B = 0
时，计数器异步置 0 。
(2)CT74LS290 的功能
② 异步置 9 功能,当 S9 = S9A · S9B = 1,R0 = R0A · R0B = 0
时，计数器异步置 9 。
③ 计数功能,当 R0A · R0B = 0 且 S9A · S9B = 0 时，在时钟下降沿进行计数。
计 数00
置 91001×10
置 00000×01
Q0Q1Q2Q3CPS9A · S9BR0A · R0B
说明输 出输 入
×
×
EXIT
时序逻辑电路
(3)CT74LS290 的基本应用
Q0 Q1 Q2 Q3
CT74LS290
CP0
CP1 R0AR0B S9A S9B
输出计数输入
1
构成 1 位二进制计数器
Q0 Q1 Q2 Q3
CT74LS290
CP0
CP1 R0AR0B S9A S9B
输出
1
构成异步五进制计数器计数输入
EXIT
时序逻辑电路输出从高位到低位依次为 Q3,Q2,Q1,Q0
构成 8421BCD 码异步十 进制计数器
Q0 Q1 Q2 Q3
CT74LS290
CP0
CP1 R0AR0B S9A S9B
电路接法计数输入
EXIT
时序逻辑电路由上述工作波形可见，该电路构成
8421BCD 码加法计数器。
Q3
Q0
Q1
Q2
CP 1 2 4 5 6 7 8 9 103
1
0
0
0
1
0
1
1
0
0
0
1
1 2 3 4 5
要画满一个计数周期！设计数器初态为 0000。
0
0
0
工作波形
Q0 为 模 2 计数器输出端，因此来一个 CP 翻转一次。
Q3 Q2 Q1 为对 Q0 进行五进制计数的输出端。
EXIT
时序逻辑电路如何构成 N 进制计数器呢？
( 三 ) 利用异步置 0 功能获得 N 进制计数器(三 )利用异步置 0 功能获得 N 进制计数器
[例 ] 试用 CT74LS290 构成六进制计数器。
解题思路利用置 0 功能获得 N 进制计数器的关键是：
弄清什么时候要加置 0 信号。
若将输入第 N 个计数脉冲时计数器状态用 SN
表示，则本例中当 S6= 0110 时应加置 0信号。
请按此处跳过刚才已看内容
EXIT
时序逻辑电路
Q0Q1Q2Q3
计 数 器 状 态计数顺序
10019
00018
11107
01106
10105
00104
11003
01002
10001
000010
00000
用 CT74LS290 构成六进制计数器解题思路首先构成 8421 码十进制计数器，其态序表为使计数至
,6”时自动返回,0000”态，
即可实现六进制计数器。下面进行演示：
准备开始计数计数 1
计数 2
计数 3
计数 4
计数 5
00
返回
EXIT
时序逻辑电路
Q0 Q1 Q2 Q3
CT74LS290
CP0
CP1 R0AR0B S9A S9B
R0 = Q2 Q1
(3)画连线图计数输入输出使 R0 = R0A · R0B
= Q2 Q1
读数的高低位依次为 Q3 Q2 Q1 Q0
置 9 端 S9A,S9B
不用，应接地。
[例 ] 试用 CT74LS290 构成六进制计数器。
(1)写出 S6 的二进制代码为 S6 = 0110解：
(2)写出反馈置 0 函数表达式正好是,6”
对应的二进制数。
应根据 S6 = 0110 和 74LS290 的异步置 0 功能写出：
由于 R0 = R0A · R0B 高电平有效，因此，令 R0 = R0A · R0B = Q2 Q1。
EXIT
时序逻辑电路利用异步置 0 功能获得 N 进制计数器的方法：
1,写出加反馈置 0 信号时所对应的计数器状态，即写出 SN 对应的二进制代码。
2,写出反馈置 0 函数，即根据 SN和置 0 端的有效电平写置 0 输入信号的表达式。
3,画连线图：注意反馈置 0 函数的连线方法。
EXIT
时序逻辑电路
[例 ] 试用 CT74LS290 构成七进制计数器。
解：
(2)写出反馈归零函数 R0 = R0A · R0B = Q2 Q1 Q0
(1)写出 S7 的二进制代码为 S7 = 0111
(3)画连线图
EXIT
时序逻辑电路同步与异步计数器的根本区别是时钟控制方式不同，
导致电路构成也不同。
同步计数器与异步计数器有何不同？
1,同步与异步二进制加法计数器比较
(一 ) 同步二进制计数器态序表和工作波形一样电路结构不同：
异步 二进制 加法计数器 的构成方法：将触发器 接成计数触发器 ；最低位触发器用计数脉冲 CP 触发,其他触发器 用邻低位输出的下降沿触发 。
同步 二进制 加法计数器 的构成方法：将触发器 接成 T 触发器 ；各触发器都用计数脉冲 CP 触发,最低位触发器 的 T 输入为 1,其他触发器的
T 输入为其低位各触发器输出信号相与 。
三、同步计数器
EXIT
时序逻辑电路同步计数器为什么要那样构成呢？
通过分析同步二进制加法计数规律就可明白。
因此，应将触发器 接成 T 触发器 ； 并接成 T0 = 1,T1 =
Q0n,T2 = Q1n Q0n,
T3 = Q2n Q1n Q0n 。 即：
最低位触发器 T 输入为 1,其他触发器 T
输入为其低位输出的
,与,信号。 这样，
各触发器当其低位输出信号均为 1 时，来一个时钟就翻转一次，
否则状态不变。
000016
111115
011114
101113
001112
110111
010110
10019
00018
11107
01106
10105
00104
11003
01002
10001
00000
Q0Q1Q2Q3
计 数 器 状 态计数顺序根据态序表分析同步二进制加法计数规律
Q0来一个时钟就翻转一次。
计 数 器 状 态计数顺序
Q1在其低位 Q0输出为 1 时,来一个时钟就翻转一次,否则状态不变 。
计 数 器 状 态
0
Q2在其低位 Q0
和 Q1均为 1 时,来一个时钟翻转一次,否则状态不变 。
计 数 器 状 态
Q3在其低位 Q0,
Q1和 Q2均为 1 时,来一个时钟翻转一次,
否则状态不变 。
EXIT
时序逻辑电路同步二进制加法计数器
CO = Q3n Q2n Q1n Q0n
进位输出信号
FF0
1J
1K
R
C1
Q0 Q1 Q2 Q3
FF1
1J
1K
R
C1
FF2
1J
1K
R
C1
FF3
1J
1K
R
C11
CP
RD
CO
Q0n
Q0n
Q1n &
&
Q0n
Q2n
&
&
Q1n &
计数开始前先清零各触发器都用 CP 触发
2,同步二进制加法计数器电路与工作原理
EXIT
时序逻辑电路
CO = Q3n Q2n Q1n Q0n，
因此,CO在计数至,15”时跃变为高电平，在计至,16”
时输出进位信号的下降沿。
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
000000
COQ0Q1Q2Q3
输 出计 数 器 状 态计 数顺 序
16 0
15 1
14 0
13 1
12 0
11 1
10 0
9 1
8 0
7 1
6 0
5 1
4 0
2 0
3 1
1 1
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
4 位二进制加法计数器态序表
EXIT
时序逻辑电路同步二进制减法计数器
3,同步二进制减法计数器
000016
100015
010014
110013
001012
101011
011010
11109
00018
10017
01016
11015
00114
10113
01112
11111
00000
Q0Q1Q2Q3
计 数 器 状 态计数顺序将触发器接成 T 触发器,并使 T0 = 1，
Ti = Qi-1n Qi-2n Q0n,则可构成同步二进制减法计数器 。
EXIT
时序逻辑电路
CT74LS161和 CT74LS163CT74LS161
CP
Q0 Q1 Q2 Q3
CO
D0
CT74LS161 和 CT74LS163 逻辑功能示意图
CT74LS163
CTT
CTP
CRLD D1 D2D3
CR LD
计数状态输出端,
从高位到低位依次为
Q3,Q2,Q1,Q0。
进位输出端置数数据输入端,
为并行数据输入 。
计数脉冲输入端,上升沿触发 。
计数控制端,
高电平有效 。
CR 为置 0 控制端，
低电平有效。
LD 为同步 置数 控制端,低电平有效 。
4,集成同步二进制计数器 CT74LS161 和 CT74LS163
实物图片
EXIT
时序逻辑电路
CT74LS161的功能表
CO = CTT·Q3Q2Q1Q0
CO = Q3 Q2 Q1 Q0
CO = CTT·Q3Q2Q1Q0
异步置 0
0保 持×××××0×11
保 持××××××011
计 数××××1111
d0d1d2d3d0d1d2d3××01
00000××××××××0
COQ0Q1Q2Q3D0D1D2D3CPCTTCTPLDCR 说 明输 出输 入当 CR = 1,LD = 0,在 CP
上升沿 到来时，并行输入的数据 d3 ~ d0 被置入 计数器。
0
0
当 CR = LD = 1，且 CTT 和 CTP 中有 0 时,状态保持 不变。
CR = 0 时，不论有无 CP 和其他信号输入，计数器被 置 0。
当 CR = LD = CTT = CTP = 1 时，在计数脉冲的上升沿进行 4
位 二进制加法计数 。 CO 在 计数至,1111” 时出高电平，在产生进位时输出下降沿 。CT74LS161 的主要功能：
(1)异步置 0 功能 (CR 低电平有效 )
(2)同步置数 功能 (LD 低电平有效 )
(3)计数 功能 (LR = LD = CTT = CTP = 1)
(4)保持 功能 (LR = LD = 1,CTT 和 CTP 中有 0)
74LS161 的功能表异步置保 持×××××0×11
保 持××××××011
计 数××××1111
123××01
××××××××0
13TCTPCR
说 明输 出输 入
EXIT
时序逻辑电路
CT74LS161 与 CT74LS163 的功能比较
CO = CTT·Q3Q2Q1Q0
CO = Q3 Q2 Q1 Q0
CO = CTT·Q3Q2Q1Q0
同 步置 0
0保 持×××××0×11
保 持××××××011
计 数××××1111
d0d1d2d3d0d1d2d3××01
00000×××××××0
COQ0Q1Q2Q3D0D1D2D3CPCTTCTPLDCR 说 明输 出输 入 CT74LS163
CO = CTT·Q3Q2Q1Q0
CO = Q3 Q2 Q1 Q0
CO = CTT·Q3Q2Q1Q0
异 步置 0
0保 持×××××0×11
保 持××××××011
计 数××××1111
d0d1d2d3d0d1d2d3××01
00000××××××××0
COQ0Q1Q2Q3D0D1D2D3CPCTTCTPLDCR 说 明输 出输 入 CT74LS161
CT74LS161 与 CT74LS163 的差别是：,161” 为 异步置
0,,163” 为 同步置 0 。 其他功能及管脚完全相同 。
EXIT
时序逻辑电路为什么？ 请看举例说明。
用同步和异步置 0 功能构成
N进制计数器的方法一样吗？
(二 )利用同步置 0 功能构成 N 进制计数器步骤相同
(1)写出 加反馈置 0 信号时所对应的 计数状态。
(2)写出反馈置 0 函数。
(3)画连线图。
差别异 步置 0 计数器 加反馈置 0 信号时所对应 的计数状态为 SN 。
同 步置 0 计数器 加反馈置 0 信号时所对应 的计数状态为 SN-1 。
同步和异步置 0 功能构成 N 进制计数器的方法比较
EXIT
时序逻辑电路
[例 ] 试利用 CT74LS161 和 CT74LS163 的置 0 功能构成 六进制 计数器。
解题思路：
,161” 和,163” 均为 4 位二进制计数器，其态序表为：
000016
111115
011114
101113
001112
110111
010110
10019
00018
11107
01106
10105
00104
11003
01002
10001
00000
Q0Q1Q2Q3
计 数 器 状 态计数顺序在第 6 个计数脉冲输入时，使计数器置 0，即可实现六进制计数。
,161” 为 异步置 0,即 只要置 0 端出现有效电平,计数器立刻置零 。 因此,应在输入第 6 个 CP 脉冲 后,用 S6 = 0110 作为控制信号去控制 电路,产生置零信号加到异步置 0 端,使计数器立即置 0。
,163” 为 同步置 0,即 置 0 端出现有效电平时,计数器不能立刻置 0,只是为置 0作好了准备,需要再输入一个 CP
脉冲,才能置 0。 因此,应在输入第 (6 -
1)个 CP 脉冲 后,用 S6-1 = 0101 作为控制信号去控制 电路,产生置 0 信号加到异步置零端 。 当输入第 6 个 CP 脉冲时,计数器置 0。
EXIT
时序逻辑电路
CT74LS161
Q0 Q1 Q2 Q3
CO
D0
CTT
CTP
CRLD D1 D2D3CP
根据 S6 和 CR 的有效电平写出③ 画连线图计数输入输出端
(1)用 异步置 0 的 CT74LS161 构成 六进制 计数器解：
① 写出 S6 的二进制代码 S6 = 0110
② 写出反馈置 0 函数 12 QQCR?
1
1
&
× × × ×
EXIT
时序逻辑电路
(2)用 同步置 0 的 CT74LS163 构成六进制计数器
CT74LS163
Q0 Q1 Q2 Q3
CO
D0
CTT
CTP
CRLD D1 D2D3CP
× × × ×
③ 画连线图输出端
① 写出 S6-1 的二进制代码 S6-1 = S5 = 0101
② 写出反馈置 0 函数 02 QQCR?
1
1
&
EXIT
时序逻辑电路利用 置数 功能和置 0 功能构成
N 进制计数器的原理有何异同？
利用,161” 和,163” 的同步 置数 功能也可以构成 N 进制计数器。
(三 )利用置数功能构成 N 进制计数器置
0
法原理置数法原理当输入第 N 个计数脉冲时,利用置 0 功能 对计数器进行置 0 操作,强迫计数器进入计数循环,
从而实现 N 进制计数 。 这种计数器的 起始状态值必须是零 。
当输入第 N 个计数脉冲时,利用置数功能对计数器进行置数操作,强迫计数器进入计数循环,从而实现 N 进制计数。这种计数器的起始状态值就是置入的数，可以是零，也可以非零,因此应用更灵活。
EXIT
时序逻辑电路置 0 有 同步和异步之分，
置数也有同步和异步之分。
同步置数与异步置数的区别，
和 同步 置 0 与异步置 0 的区别 相似。
同步置数与异步置数的区别异步置数与时钟脉冲无关,只要 异步置数端出现有效电平,置数输入端的数据立刻被置入计数器 。
因此,利用异步置数功能构成 N 进制计数器时,应在输入第 N 个 CP 脉冲时,通过控制电路产生 置数信号,使计数器立即置数 。
同步置数与时钟脉冲有关,当 同步置数端出现有效电平时,并不能立刻置数,只是为置数创造了条件,需再输入一个 CP 脉冲 才能进行置数 。
因此,利用同步置数功能构成 N 进制计数器时,应在输入第 (N – 1)个 CP 脉冲时,通过控制电路产生 置数信号,
这样,在输入第 N 个 CP 脉冲 时,计数器才被置数 。
EXIT
时序逻辑电路步骤
(1)确定 N 进制计数器需用的 N 个计数状态，并 确定预置数 。
利用 置数 功能 构成 N 进 制计数器的 步骤
(2)写出加反馈置数时所对应的计数器状态,异步置数时，
写出 SN 对应的二进制代码；同步置数时，写出 SN-1 对应的二进制代码。
(3)写出反馈置数函数,根据 SN (或 SN-1)和置数端的有效电平写出置数信号的逻辑表达式。
(4)画连线图。
EXIT
时序逻辑电路举例
(1)确定该十进制计数器所用的计数状态，并确定预置数。解：
[例 ] 试利用 CT74LS161 的同步置数功能构成十进制计数器。
000016
111115
011114
101113
001112
110111
010110
10019
00018
11107
01106
10105
00104
11003
01002
10001
00000
Q0Q1Q2Q3
计 数 器 状 态计数顺序
CT74LS161为 4 位二进制计数器，有 16 个计数状态。
通常选用从,0000” 开始计数的方式。
利用其中任意十个连续的状态均可实现十进制计数。
EXIT
时序逻辑电路
,161” 是同步置数，应根据 SN-1 求置数信号。
(2)写出 SN-1 的二进制代码选择计数状态为 0000 ~ 1001，因此取置数输入信号为
D3D2D1D0 = 0000。
(3)写出反馈置数函数
(4)画连线图
SN-1 = S10-1 = S9 = 1001
LD = Q3 Q0
CT74LS161
Q0 Q1 Q2 Q3
CO
D0
CTT
CTP
CRLD D1 D2D3CP
输出
1
&
1
[例 ] 试利用 CT74LS161 的同步置数功能构成十进制计数器。
(1)确定该十进制计数器所用的计数状态，并确定预置数。解：
EXIT
时序逻辑电路
,163” 具有同步置 0 和同步置数功能，利用其中任一个都可实现十三进制计数。下面分别用这两种方法设计电路，请留意比较。
[例 ] 试用 CT74LS163 构成十三进制计数器。
解：
① 确定预置数
② 写出 S13-1 的二进制代码
③ 写出反馈置数函数
④ 画电路图
D3 D2 D1 D0 = 0000
S13-1 = S12 = 1100
LD = Q3 Q2
设从 Q3 Q2 Q1 Q0 = 0000 开始计数，则
(1)利用 同步置数 端 LD 实现十三进制计数器的方法为
CT74LS163
Q0 Q1 Q2 Q3
CO
D0
CTT
CTP
CRLD D1 D2D3CP
1
&
1
EXIT
时序逻辑电路
(2)利用同步置 0 端 CR 实现十三进制计数器的方法为
① 写出 S13-1 的二进制代码
② 写出反馈置数函数
③ 画电路图
S13-1 = S12 = 1100
CR = Q3 Q2
CT74LS163
Q0 Q1 Q2 Q3
CO
D0
CTT
CTP
CRLD D1 D2D3CP
1
&
1 × × × ×
EXIT
时序逻辑电路同步置数法和同步置 0法构成的十三进制计数器电路比较
CT74LS163
Q0 Q1 Q2 Q3
CO
D0
CTT
CTP
CRLD D1 D2D3CP
1
&
1 × × × ×
EXIT
时序逻辑电路反馈法构成 N 进制计数器总结利用集成计数器的置 0 或置数功能通过反馈控制可构成 N 进制计数器 。
反馈法构成 N 进制计数器总结反馈置 0 法和反馈置数法的主要不同是：反馈置 0 法将反馈控制信号加至置 0 端；而反馈置数法则将反馈控制信号加至置数端,且必须给置数输入端加上计数起始状态值 。
设计时,应弄清置 0 或置数功能是同步还是异步的,
同步则反馈控制信号取自 SN-1；异步则反馈控制信号取自
SN。
EXIT
时序逻辑电路和同步与异步二进制计数器的异同一样，同步与异步十进制计数器的功能和工作波形相同，但时钟控制方式及电路构成不同。
( 四 ) 同步十进制计数器(四 )同步十进制计数器
000010
10019
00018
11107
01106
10105
00104
11003
01002
10001
00000
Q0Q1Q2Q3
计 数 器 状 态计数顺序
EXIT
时序逻辑电路
1,CT74LS160 和 CT74LS162
CT74LS160
CP
Q0 Q1 Q2 Q3
CO
D0
CT74LS162
CTT
CTP
CRLD D1 D2D3
CR LD
1,集成同步十进制计数器 CT74LS160 和 CT74LS162
正如,161” 与,163” 一样,,160” 与,162” 的差别是：,160” 为 异步置 0,,162” 为 同步置 0 ；
,160” 与,162” 的 管脚以及其他功能完全相同 。
EXIT
时序逻辑电路
CO = CTT·Q3 Q0
CO = Q3 Q0
CO = CTT·Q3 Q0
异 步置 0
0保 持×××××0×11
保 持××××××011
计 数××××1111
d0d1d2d3d0d1d2d3××01
00000××××××××0
COQ0Q1Q2Q3D0D1D2D3CPCTTCTPLDCR
输 出输 入
CO = CTT·Q3 Q0
CO = Q3 Q0
CO = CTT·Q3 Q0
同 步置 0
0保 持×××××0×11
保 持××××××011
计 数××××1111
d0d1d2d3d0d1d2d3××01
00000×××××××0
COQ0Q1Q2Q3D0D1D2D3CPCTTCTPLDCR
输 出输 入
CT74LS160 与 CT74LS162 的功能表
CT74LS160
CT74LS162
×
进位输出 CO 在输入第 9 个脉冲时为高电平，在输入第 10 个脉冲时输出下降沿。
EXIT
时序逻辑电路
CT74LS160(162)与
CT74LS161(163)有何不同？
十进制 计数器 CT74LS160(162)与 二进制 计数器 74LS161(163)比较
CT74LS160
CP
Q0 Q1 Q2 Q3
CO
D0
CT74LS162
CTT
CTP
CR LD D1 D2 D3
CR LD
CT74LS161
CP
Q0 Q1 Q2 Q3
CO
D0
CT74LS163
CTT
CTP
CR LD D1 D2 D3
CR LD
◆ 逻辑符号形式一样。
◆ 输入端用法一样。
◆,160(162)” 输出 1 位 8421BCD 码 ；
,161(163)” 输出 4 位 二进制数 。
EXIT
时序逻辑电路
CT74LS160(162)
的计数态序表
000010
10019
00018
11107
01106
10105
00104
11003
01002
10001
00000
Q0Q1Q2Q3
计 数 器 状 态计数顺序
000016
111115
011114
101113
001112
110111
010110
10019
00018
11107
01106
10105
00104
11003
01002
10001
00000
Q0Q1Q2Q3
计 数 器 状 态计数顺序
CT74LS161(163)
的计数态序表
EXIT
时序逻辑电路
2.集成 十进制计数器应用举例
[例 ] 试用 CT74LS160 构成 七进制 计数器。
解：
① 写出 SN 的二进制代码
② 写出反馈置数函数
③ 画电路图
S7 = 0111
CR = Q2 Q1 Q0
方法之一：利用 异步置 0 功能实现。
CT74LS160
Q0 Q1 Q2 Q3
CO
D0
CTT
CTP
CR LD D1 D2 D3CP
1
&
1 × × × ×
2,集成十进制计数器应用举例
EXIT
时序逻辑电路方法之二：利用 同步置数 功能实现。
① 写出 S7-1 的二进制代码
② 写出反馈置数函数
③ 画电路图
S7-1 = S6 = 0110
LD = Q2 Q1
CT74LS160
Q0 Q1 Q2 Q3
CO
D0
CTT
CTP
CRLD D1 D2D3CP
1
&
1
方案 1：设计数器从 Q3 Q2 Q1 Q0 = 0000 状态开始计数，
因此,取 D3 D2 D1 D0 = 0000。
EXIT
时序逻辑电路方案 2,用,160” 的后七个状态 0011 ~ 1001 实现七进制计数。
0000010
110019
000018
011107
001106
010105
000104
011003
001002
010001
000000
COQ0Q1Q2Q3
进位输出计 数 器 状 态计数顺序也可取
D3 D2 D1 D0 = 0011
LD = CO
CO = Q3 Q0
取
D3 D2 D1 D0 = 0011
LD = Q3 Q0
EXIT
时序逻辑电路取 D3 D2 D1 D0 = 0011,LD = CO
CT74LS160
Q0 Q1 Q2 Q3
CO
D0
CTT
CTP
CR LD D1 D2D3CP
1
1
1
1 1 0 0
方案 2：用,160” 的后七个状态 0011 ~ 1001实现七进制计数。
EXIT
时序逻辑电路讨论
(1)用 CT74LS162 如何实现七进制计数器？
(2)用 CT74LS160 可以实现十二进制计数器吗？
(3)用 CT74LS161 能否实现十二进制计数器？
讨论
EXIT
时序逻辑电路讨论总结讨论总结
(1)利用 同步置数功能构成 N 进制计数器时,CT74LS160
~ CT74LS163 的用法相同 。 利用 置 0 功能构成 N 进制计数器时,需注意 CT74LS160(161)为异步置 0，
CT74LS162(163)为同步置 0，因此确定反馈函数的计数状态不同 。
(2)利用反馈置 0 或反馈置数法只能实现 模 N 小于计数器模 M 的 N 进制计数器。
(3)CT74LS160(162)输出的是 8421BCD 码,
其最大模为 10。 CT74LS161(163)输出的是 4 位二进制码,其最大模为 16。
EXIT
时序逻辑电路四、利用计数器的级联构成大容量
N 进制计数器反馈置 0 法和反馈置数只能实现模 N 小于集成计数器模 M 的 N 进制计数器；将模 M1,M2,…,Mm
的计数器串接起来 (称为计数器的级联 ),可获得模
N = M1 ·M2 ·… ·Mm 的大容量 N 进制计数器 。
EXIT
时序逻辑电路两片,290” 接成 十进制加法计数器后级联，
计数脉冲从个位片 CP0 端输入。
例 1 由两片 CT74LS290 级联组成 100 进制 异步 加法计数器。
Q0? Q1? Q2? Q3?
CT74LS290
(十位 )CP1
CP0 R0AR0B S9A S9B
Q0 Q1 Q2 Q3
CT74LS290
(个位 )CP1
CP0 R0AR0B S9A S9B计数输入计数输出当输入第 1 ~ 9 个脉冲时，个位片计数；十位片的 CP0 未出现脉冲下降沿，因而保持计数,0”状态不变；
当输入第 10 个脉冲时，个位片返回计数,0”状态，其 Q3
输出一个下降沿使十位片计数,1”，因此输出读数为
Q3?Q2?Q1?Q0?Q3 Q2 Q1 Q0 = 00010000，即计数,10”。
EXIT
时序逻辑电路例 1 由两片 CT74LS290 级联组成 100 进制 异步 加法计数器。
Q0? Q1? Q2? Q3?
CT74LS290
(十位 )CP1
CP0 R0AR0B S9A S9B
Q0 Q1 Q2 Q3
CT74LS290
(个位 )CP1
CP0 R0AR0B S9A S9B计数输入计数输出当输入第 11 ~ 19 个脉冲时，仍由个位片计数，而十位片保持
,1”不变，即计数为,11 ~ 19”；当输入第 20 个脉冲时，个位片返回计数,0”状态，其 Q3 输出一个下降沿使十位片计数,2”，
即计数为,20”。
均返回计数,0” 状态，而由 Q3?输出进位信号的下降沿。
当输入第 100 个脉冲时，个位片和十位片依此类推。
综上所述，该电路构成 100 进制异步加法计数器。
EXIT
时序逻辑电路例 2 两片 CT74LS290 构成二十三进制计数器。
计数输入
CT74LS290 (十 )
R0AR0B S9A S9B
Q0' Q1' Q2' Q3'
CP1
CP0
CT74LS290 (个 )
R0AR0B S9A S9B
Q0 Q1 Q2 Q3
CP1
CP0
& &
R0A · R0B = Q1?Q1 Q0
EXIT
时序逻辑电路二十三进制计数器态序表
1/01/00001/00023
0100010022
1000010021
0000010020
1001100019
…… 0100100012
1000100011
0000100010
100100009
…… 010000002
100000001
000000000
Q0Q1Q2Q3Q0?Q1?Q2?Q3?
计 数 器 状 态计 数顺 序
EXIT
时序逻辑电路
28 = 256
例 3 两片 CT74LS161 构成 8 位二进制 (256 进制 )同步 计数器。
当计至,15”时,CO低 = 1，允许高位片计数，这样，第 16
个脉冲来时，低位片返回,0”，而高位片计数一次。
在低位片计至,15” 之前,CO低 = 0，禁止高位片计数；
每逢 16 的整数倍个脉冲来时，低位片均返回,0”，而高位片计数一次。因此，实现了 8 位二进制加法计数。
CP
CO
D0
CTT
CTP
CRLD D1 D2D3
Q0低 Q1低 Q2低 Q3低
1
1
CT74LS161
(低位 )
1 × × × ×
CO
D0
CTT
CTP
CRLD D1 D2D3
Q0高 Q1高 Q2高 Q3高
1
CT74LS161
(高位 )
1 × × × ×
计数输入
EXIT
时序逻辑电路讨论将上图中的,161” 换成,160”,则构成几进制计数器？
CP
CO
D0
CTT
CTP
CR LD D1 D2 D3
Q0低 Q1低 Q2低 Q3低
1
1
CT74LS161
(低位 )
1 × × × ×
CO
D0
CTT
CTP
CR LD D1 D2 D3
Q0高 Q1高 Q2高 Q3高
1
CT74LS161
(高位 )
1 × × × ×
计数输入讨论
EXIT
时序逻辑电路讨论总结讨论总结
(1)两个十进制计数器级联构成 100 进制计数器 。 从高位
Q3 Q2 Q1 Q0 读出的是十位数,而从低位 Q3 Q2 Q1 Q0 读出的是个位数 。
(2)两个 4 位二进制计数器级联则构成 8 位二进制计数器,
即 256 进制计数器。从高位 Q3 Q2 Q1 Q0 读出的是高 4 位二进制数，而从低位 Q3 Q2 Q1 Q0 读出的是低 4 位二进制数。
(3)例 1 为异步 100 进制计数器，而上图中将,161”
换成,160” 后则构成 同步 100 进制计数器。
EXIT
时序逻辑电路五、时序逻辑电路的自启动在应用反馈法实现 N 进制计数器时，我们只利用了模 M 计数器的 N 个计数状态，这些状态被称为 有效状态,
而没有利用的那 (M– N )个状态则被称为 无效状态 。
当时序逻辑电路由于某种原因进入了无效状态，若继续输入计数脉冲 CP 后电路 能自动进入有效状态,则称该电路能自启动,否则称不能自启动。
EXIT
时序逻辑电路例如 利用 CT74LS160 的计数状态 0000 ~ 0111 构成八进制计数器。
Q0Q1Q2Q3
计 数 器 状 态计数顺序
10019
00018
11107
01106
10105
00104
11003
01002
10001
000010
00000
1000 和 1001
为无效状态
0000 ~ 0111
为有效状态若计数器处于无效状态
,1000”,则来一个时钟后状态变为,1001”,再来一个时钟,状态变为,0000” 。 能自动进入循环,因此能自启动 。
设计时序电路时应检查电路能否自启动 。 由于集成计数器构成的 N 进制计数器一般能自启动,因此通常省略这一步 。
EXIT
时序逻辑电路了解集成移位寄存器的应用 。
主要要求：
理解寄存器和移位寄存器的作用和工作原理。
7.4 寄存器和移位寄存器
EXIT
时序逻辑电路下面请看置数演示一、寄存器 Register，用于存放二进制数码。
4
位寄存器
Q0 Q1 Q2 Q3Q0 Q1 Q2 Q3
FF0 FF1 FF2 FF3
D0CP
C1 C1 C11D 1D 1DR R R R
D1 D2 D3
C11D
CR
由 D 触发器 构成,因此能锁存输入数据 。
3
R RR R
1
CR 为异步清零端,当 CR = 0 时,各触发器均被 置 0。寄存器工作时,CR 应为高电平。
D0 ~ D3 称为 并行数据输入端,当时钟 CP 上升沿到达时,D0 ~ D3 被并行置入到 4 个触发器中,使 Q3
Q2 Q1 Q0 = 3 D2 D1 D0。
D0 D1 D2 D3
D D D D
在 CR = 1 且 CP上升沿未到达时，各触发器的状态不变，即寄存的数码保持不变。
Q0 ~ Q3 是同时输出的，这种输出方式称并行输出。
EXIT
时序逻辑电路
1 个触发器能存放 1 位二进制数码，
因此 N 个触发器可构成 N 位寄存器。
各触发器均为 D 功能 且 并行 使用。
Q0 Q1 Q2 Q3Q0 Q1 Q2 Q3
FF0 FF1 FF2 FF3
D0 CP
C1 C1 C11D 1D 1DR R R R
D1 D2 D3
C11D
CR
寄存器的结构特点
EXIT
时序逻辑电路二、移位寄存器在控制信号作用下，可实现右移也可实现左移。
双向移位寄 存 器单向移位寄 存 器左 移寄存器右 移寄存器每输入一个移位脉冲，移位寄存器中的数码依次向右移动 1 位。
每输入一个移位脉冲，移位寄存器中的数码依次向左移动 1 位。
Shift register
用于存放数码和使数码根据需要向左或向右移位。
EXIT
时序逻辑电路
1,单向移位寄存器的结构与工作原理右移输入
D0 D1 D3
DI
D2 右移输出
Q1
1D1D 1D1D
Q3Q0 Q2
C1C1C1C1
FF1FF0 FF2 FF3
移位脉冲 CP 右 移 位 寄 存 器由 D 触发器构成。
在 CP 上升沿作用下,串行输入数据 DI
逐步被移入 FF0 中；同时，数据逐步被右移。
D0=DI,D1=Q0,D2=Q1,D3= Q2。
右移输入
1,单向移位寄存器的结构与工作原理
EXIT
时序逻辑电路设串行输入数码
DI= 1011，电路初态为
Q3Q2Q1Q0= 0000。
可见,移位寄存器除了能寄存数码外,
还能实现数据的串,并行转换 。
101114
010113
001002
000111
00000
Q3Q2Q1Q0
移位寄存器中的数输入数据移位脉冲在 4 个移位脉冲作用下,串行输入 的 4 位数码 1011 全部存入寄存器，并由 Q3,Q2、
Q1 和 Q0 并行输出 。
举例说明工作原理
EXIT
时序逻辑电路
101114
010113
001002
000111
00000
Q3Q2Q1Q0
移位寄存器中的数输入数据移位脉冲工作原理举例说明再输入 4 个移位脉冲时,串行输入 数据 1011
将从 Q3 端 串行输出 。
011005
110006
100007
10
000008
01
00
00
00
321
移位寄存器中的数输入数据移位脉冲
1 从 Q3 端取出
0 从 Q3 端取出
1 从 Q3 端取出
1 从 Q3 端取出
EXIT
时序逻辑电路那么,左移位寄存器又是怎样的呢？
左 移 位 寄 存 器左移输出
D0 D1 D3
DI
D2
左移输入
Q1
1D1D 1D1D
Q3Q0 Q2
C1C1C1C1
FF1FF0 FF2 FF3
CP
移位脉冲左移输入移位寄存器结构特点：
各触发器均为 D 功能 且 串联 使用。
EXIT
时序逻辑电路
2,集成双向移位寄存器 CT74LS194
CR
CR
DSLDSR
CP
CT74LS194
Q0 Q1 Q2 Q3 M
1
M0
D0 D1D2 D3
2,集成双向移位寄存器 CT74LS194
SR SL
移位脉冲输入端右移 串行数码输 入 端 并行数码输入端左移 串行数码输入端工作方式控制端
M1 M0 = 00 时，保持功能。
M1 M0 = 01 时，右移功能。
M1 M0 = 10 时，左移功能。
M1 M0 = 11 时，并行置数功能。
并行数据输出端，从高位到低位依次为 Q3 ~ Q0。
异步置 0 端低电平有效
EXIT
时序逻辑电路
CT74LS194的功能表
d0
0
0
0
× 保 持××××××01
左移 输入 00Q3Q2Q1×××××11
左移 输入 11Q3Q2Q1×××××1011
右移 输入 0Q2Q1Q00××××0×101
右移 输入 1Q2Q1Q01××××1×101
并行置数d3d2d1d0d3d2d1××111
保 持××××××0××1
置零0000×××××××××0
Q3Q2Q1Q0D3D2D1D0DSRDSLCPM0M1CR
说明输 出输 入
Q3Q2Q1Q0 M1
M0
DSLDSR
CP
CR
CT74LS194
D3D2D1D0CR
EXIT
时序逻辑电路
3,移位寄存器的应用
3,移位寄存器的应用用 CT74LS194 构成 顺序脉冲发生器
D0 D3D2D1
Q3Q2Q1Q0 M
1
M0
DSLDSR
CP CT74LS194
CR
1 1
1
0 0 0
0
×
CP 1 2
3 4 5 6 7 8
Q3
Q2
Q1
Q0
顺序脉冲 指在每个循环周期内，
在时间上按一定先后顺序排列的脉冲信号 。 常用之控制某些设备按照事先规定的顺序进行运算或操作。
EXIT
时序逻辑电路
3,移位寄存器的应用用 CT74LS194 构成 顺序脉冲发生器
D0 D3D2D1
Q3Q2Q1Q0 M
1
M0
DSLDSR
CP CT74LS194
CR
1 1
1
0 0 0
0
×
CP 1 2
3 4 5 6 7 8
Q3
Q2
Q1
Q0
利用并行置数功能将电路初态置为 Q3Q2Q1Q0 =
D3D2D1D0 = 1000
电路执行左移功能来一个 CP 脉冲，各位左移一次，即 Q0← Q1
← Q2 ← Q3。左移输入信号 DSL 由 Q0 提供，因此能实现循环左移。
从 Q3 ~ Q0 依次输出顺序脉冲。顺序脉冲宽度为一个 CP 周期。
EXIT
时序逻辑电路了解同步时序逻辑电路的设计方法。
主要要求：
7.5 同步时序逻辑电路的设计
EXIT
时序逻辑电路一、同步时序逻辑电路的设计方法
1,根据设计要求，设定状态，画出状态转换图
2,状态化简
3,状态分配，列出状态转换编码表
4,选择触发器的类型，求出状态方程、驱动方程、
输出方程
5,根据驱动方程和输出方程画逻辑图
6,检查电路有无自启动能力
EXIT
时序逻辑电路二、同步时序逻辑电路设计举例
[例 ]设计一个脉冲序列为 10100 的序列脉冲发生器。
即在输入脉冲作用下，周期性地依次输出数码,1,0,1,0,0” 。
解：设计步骤由于上述 5 个状态中无重复状态,
因此不需要进行状态化简 。
S0 S1 S2/ 1 / 0 S3 S4/ 1 / 0
/ 0
(1)根据设计要求设定状态，画状态转换图。
由于串行输出脉冲序列为 10100,故电路应有 5 种工作状态,将它们分别用 S0,S1,,S4 表示 ； 将串行输出信号用 Y 表示,则可列出下图所示的状态转换图 。
EXIT
时序逻辑电路
(2)状态分配，列出状态转换编码表。
将电路状态用二进制码进行编码，通常采用自然二进制码。采用的码位数 n 与电路状态数 N 之间应满足 2n≥N > 2n-1
由于电路有 5 个状态,因此宜采用三位二进制代码 。 现采用自然二进制码进行如下编码：
S0 = 000,S1 = 001,,S4 = 100,由此可列出电路状态转换编码表如下：
0000001S4
0001110S3
1110010S2
0010100S1
1100000S0
YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n
输出次 态现 态状态转换顺序
(3)根据状态转换编码表求输出方程和状态方程。
EXIT
时序逻辑电路
10 Q2n
Q1n Q0n
0
1
00 01 11
××0
100
×
0
Q2n
Q1n Q0n
0
1
00 01 11
××0
010
×
1
10
10 Q2n
Q1n Q0n
0
1
00 01 11
××0
001
×
1
10 Q2n
Q1n Q0n
0
1
00 01 11
××0
001
×
1
Q2n+1
卡诺图
Q1n+1
卡诺图
Q0n+1
卡诺图
Y
卡诺图输出方程为
nn QQY 02
状态方程为
nnn
nnnnn
nnnn
QQQ
QQQQQ
QQQQ
02
1
0
1010
1
1
210
1
2
EXIT
时序逻辑电路
nnnnnn
nnnnn
nnnnnnnn
QQQQQQ
QQQQQ
QQQQQQQQ
00202
1
0
1010
1
1
2210210
1
2
1
1
(4) 选择触发器类型，并求驱动方程。
由于 JK 触发器的使用比较灵活，
由此设计中多选用 JK 触发器。
选用 JK 触发器。其特性方程为 Qn+1 = JQn +KQn,
将它与状态方程进行比较，可得驱动方程
(5)根据驱动方程和输出方程画逻辑图。 1,
,
1,
020
0101
2102
KQJ
QKQJ
KQQJ
n
nn
nn
FF0
1J
1KR
C1
FF1
1J
R
C1
FF2
1J
C1
1
CP
RD
1K
Q1
&
R
&
1K1
1 Y
Q2
Q0
Q0
nn QQY 02
EXIT
时序逻辑电路
(6)检查电路有无自启动能力。
若电路由于某种原因进入了无效状态，
通过继续输入时钟脉冲，能自动进入有效状态的，称为能自启动，否则称不能自启动。
将 3 个无效状态 101,110,111 代入状态方程计算后，获得的次态 010,010,000 均为有效状态。
例如 Q2nQ1nQ0n = 101 时,Q2n+1 = 1 · 0 · 1 = 0
Q1n+1 = 1 · 0 + 1 · 0 = 1
Q0n+1 = 1 · 1 = 0
其余同理因此，该电路能自启动。
EXIT
时序逻辑电路本章小结时序逻辑电路由触发器 和组合逻辑电路 组成,
其中触发器必不可少。时序逻辑电路的 输出不仅与输入有关，而且还与电路原来的状态有关 。时序逻辑电路的工作状态由触发器存储和表示。
EXIT
时序逻辑电路时序逻辑电路按时钟控制方式不同分为 同步时序逻辑电路 和 异步时序逻辑电路 。 前者所有触发器的时钟输入端 CP 连在一起,在同一个时钟脉冲 CP 作用下,凡具备翻转条件的触发器在同一时刻翻转 。 后者时钟脉冲 CP 只触发部分触发器,其余触发器由电路内部信号触发,
因此,其触发器的翻转不在同一输入时钟脉冲作用下同步进行 。
EXIT
时序逻辑电路时序逻辑电路分析 的关键是求出状态方程和状态转换真值表，然后由此分析时序逻辑电路的功能。
描述时序电路逻辑功能的方法有逻辑图、
状态方程、驱动方程、输出方程、状态转换真值表、状态转换图和时序图等。
EXIT
时序逻辑电路计数器 是快速记录输入脉冲个数的部件 。
按计数进制分有：二进制计数器,十进制计数器和任意进制计数器；按计数增减分有：加法计数器,减法计数器和加 /减计数器；按触发器翻转是否同步分有：同步计数器和异步计数器 。 计数器除了用于计数外,还常用于分频,定时等 。
EXIT
时序逻辑电路中规模集成计数器功能完善,使用方便灵活 。
功能表是其正确使用的依据 。 利用中规模集成计数器可很方便地构成 N 进制 (任意进制 )计数器 。 其主要方法为：
(1) 用同步 置零端或置数端 获得 N 进制计数器 。 这时应根据 SN?1 对应的二进制代码写反馈函数 。
(2)用异步 置零端或置数端 获得 N 进制计数器 。 这时应根据 SN 对应的二进制代码写 反馈函数 。
(3)当需要扩大计数器容量时,可将多片集成计数器 进行级联 。
EXIT
时序逻辑电路寄存器主要用以存放数码 。 移位寄存器不但可存放数码,还能对数码进行移位操作 。 移位寄存器有单向移位寄存器和双向移位寄存器 。 集成移位寄存器使用方便,功能全,输入和输出方式灵活,功能表是其正确使用的依据 。 移位寄存器常用于实现数据的串并行转换,构成环形计数器,扭环计数器和顺序脉冲发生器等 。
EXIT
时序逻辑电路顺序脉冲指在每个循环周期内,在时间上按一定先后顺序排列的脉冲信号 。 常用之控制某些设备按照事先规定的顺序进行运算或操作 。
时序逻辑电路概 述第 7 章 时序逻辑电路寄存器和移位寄存器计数器时序逻辑电路的 分析方法本章小结同步时序逻辑电路的设计
EXIT
时序逻辑电路
7.1 概 述时序逻辑电路的特点任何时刻的输出不仅取决于该时刻的输入信号，而且与电路原有的状态有关。逻辑功能特点：
电路结构特点,由存储电路和组合逻辑电路组成 。
时序逻辑电路的类型同步 时序逻辑电路 异步 时序逻辑电路所有触发器的时钟端连在一起。 所有触发器在同一个时钟脉冲 CP 控制下同步工作。
时钟脉冲 CP 只触发部分触发器，其余触发器由电路内部信号触发。因此，触发器 不在同一时钟作用下同步工作 。
EXIT
时序逻辑电路主要要求：
掌握同步时序逻辑电路的分析方法,了解异步时序逻辑电路的分析方法。
理解 时钟方程,驱动方程,输出方程,状态方程,状态转换真值表,状态转换图和时序图等概念及求取方法 。
7.2 时序逻辑电路的分析方法
EXIT
时序逻辑电路将驱动方程代入相应触发器的特性方程中所得到的方程一、同步时序逻辑电路的分析方法基本步骤：
1,根据给定的电路，写出它的 输出方程 和 驱动方程,并求状态方程 。
时序电路的输出逻辑表达式。
各触发器输入信号的逻辑表达式。2,列 状态转换真值表 。
简称状态转换表，是反映电路状态转换的规律与条件的表格。 方法：将电路现态的各种取值代入状态方程和输出方程进行计算，求出相应的次态和输出，从而列出状态转换表。
如现态起始值已给定，则从给定值开始计算。如没有给定，则可设定一个现态起始值依次进行计算。
3,分析逻辑功能。
根据状态转换真值表来说明电路逻辑功能。4,画 状态转换图 和 时序图 。
用圆圈及其内的标注表示电路的所有稳态，
用箭头表示状态转换的方向，箭头旁的标注表示状态转换的条件，从而得到的状态转换示意图。
在时钟脉冲 CP作用下，各触发器状态变化的波形图。
3,分析逻辑功能。
4,画 状态转换图 和 时序图 。
一、同步时序逻辑电路的分析方法基本步骤：
1,根据给定的电路，写出它的 输出方程 和 驱动方程,
并求 状态方程 。
2,列 状态转换真值表 。
EXIT
时序逻辑电路
C1
1J
1K
R
C1
1J
1K
R
C1
1J
1K
R
FF0 FF1 FF2Q
0 Q1 Q2
Q2
Y
CP
RD
1
[例 ] 试分析图示电路的逻辑功能，并画出状态转换图和时序图。
解：这是时钟 CP 下降沿触发的同步时序电路，
分析时不必考虑时钟信号。
电路工作前加负脉冲清零；工作时应置 RD = 1。
分析如下：
分析举例
EXIT
时序逻辑电路
C1
1J
1K
R
C1
1J
1K
R
C1
1J
1K
R
FF0 FF1 FF2Q
0 Q1 Q2
Q2
Y
CP
RD
1 Q2
n
Y = Q2n Q0n
n &
&
Q2n
n &
Q0n
J2 = Q1n Q0n,
J0 = K0 = 1
J1 = K1 = Q2n Q0n
K2 = Q0n
1,写方程式
(1)输出方程
(2)驱动方程
Q0n
代入 J2 = Q1n Q0n,K2 = Q0n
Q0n+1 = J0 Q0n + K0 Q0n = 1 Q0n + 1 Q0n = 0n
Q1n+1 = J1 Q1n + K1 Q1n = Q2n Q0n nQ1?
Q2n+1 = J2 Q2n + K2 Q2n = Q1n Q0n Q2n + Q0n Q2n
J0 K0
1 1
J2 K2
(3)状态方程 代入 J0 = K0 = 1
代入 J1 = K1 = Q2n Q0n
EXIT
时序逻辑电路
2,列状态转换真值表设电路初始状态为 Q2 Q1 Q0 = 000，则
000 100 0
YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n
输出次 态现 态将现态代入状态方程求次态：
Q0n+1 = Q0n = 0 = 1
Q1n+1 = Q2n Q0n Q1n = 0 · 0 0 = 0
Q2n+1 = Q1n Q0n Q2n + Q0n Q2n = 0 · 0 · 0 + 0 · 0 = 0
将现态代入输出方程求 Y
Y = Q2n Q0n = 0 · 0= 0
EXIT
时序逻辑电路
2,列状态转换真值表设电路初始状态为 Q2 Q1 Q0 = 000，则将新状态作现态，再计算下一个次态。
YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n
输出次 态现 态
000 100 0
Q0n+1 = Q0n = 1 = 0
Q1n+1 = Q2n Q0n Q1n = 0 · 1 0 = 1
Q2n+1 = Q1n Q0n Q2n + Q0n Q2n = 0 · 1 · 0 + 1 · 0 = 0
100 0010
Y = Q2n Q0n = 0 · 1= 0
EXIT
时序逻辑电路可见：电路在输入第 6 个脉冲 CP 时返回原来状态，同时在 Y 端输出一个进位脉冲下降沿。以后再输入脉冲，将重复上述过程。
该电路能对 CP 脉冲 进行六进制计数,
并在 Y 端输出脉冲下降沿作为进位输出信号 。
故为六进制计数器 。
依次类推
2,列状态转换真值表设电路初始状态为 Q2 Q1 Q0 = 000，则
3,逻辑功能说明
YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n
输出次 态现 态
000 100 0
100 0010
1000101
0101001
0001110
0110010
一直计算到状态进入循环为止
CP 脉冲也常称为计数脉冲。
EXIT
时序逻辑电路圆圈内表示 Q2 Q1 Q0 的状态；箭头表示电路状态转换的方向；箭头上方的
,x / y,中,x 表示转换所需的输入变量取值,y 表示现态下的输出值 。 本例中没有输入变量,故 x 处空白 。
4,画状态转换图和时序图
000 001 010
YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n
输出次 态现 态
000 100 0
100 0010
1000101
0101001
0001110
0110010
Q2 Q1 Q0
x / y
/ 0 / 0 011 100 101/ 0 / 0 / 0
/ 1
EXIT
时序逻辑电路
4,画状态转换图和时序图
000 001 010 011 100 101
Q2 Q1 Q0
x / y
/ 0 / 0 / 0 / 0 / 0
/ 1
CP 1 2 3 4 5 6
必须画出一个计数周期的波形。
1
0
0
Q0
Q1
Q2
0
0
0
0
1
0
Y
1
1
0
0
0
0
EXIT
时序逻辑电路二、异步时序逻辑电路的分析方法异步 与同步时序电路的根本区别在于前者不受同一时钟控制,而后者受同一时钟控制。
因此，分析异步时序电路时 需写出时钟方程,
并特别注意各触发器的时钟条件何时满足。
EXIT
时序逻辑电路分析举例[例 ] 试分析图示电路的逻辑功能，并画出状态转换图和时序图。
这是异步时序逻辑电路。分析如下：解：
C1
1J
1K
R
C1
1J
1K
R
C1
1J
1K
R
FF0 FF1 FF2
Q0 Q1 Q2
Y
CP
1
RD
FF1 受 Q0 下降沿触发
FF0 和 FF2 受 CP 下降沿触发
EXIT
时序逻辑电路
1,写方程式
(1)时钟方程
(3)驱动方程
(2)输出方程
(4)状态方程
C1
1J
1K
R
C1
1J
1K
R
C1
1J
1K
R
FF0 FF1 FF2
Q0 Q1 Q2
Y
CP
1
RD
CP1 = Q0 FF1 由 Q0 下降沿触发
CP0 = CP2 = CP FF0 和 FF1 由 CP 下降沿触发
Y = Q2n
J0 = Q2n,K0 = 1
J2 = Q1n Q0n,K2 = 1
J1 = K1 = 1
Q2n
&Q1n
Q0n
EXIT
时序逻辑电路
1,写方程式
(1) 时钟方程
(3) 驱动方程
(2) 输出方程
(4) 状态方程
CP1 = Q0 FF1 由 Q0 下降沿触发
CP0 = CP2 = CP FF0 和 FF1 由 CP 下降沿触发
Y = Q2n
J0 = Q2n,K0 = 1
J2 = Q1n Q0n,K2 = 1
J1 = K1 = 1
Q0n+1 = J0 Q0n + K0 Q0n
Q1n+1 = J1 Q1n + K1 Q1n
Q2n+1 = J2 Q2n + K2 Q2n
代入 J1 = K1 = 1
代入 J2 = Q1n Q0n
K2 = 1
= Q2n Q0n + 1 Q0n = Q2n Q0n
= 1 Q1n + 1 Q1n = Q1n
= Q1n Q0n Q2n + 1 Q2n = Q1n Q0n Q2n
代入 J0 = Q2n,K0 = 1
Q0n+1 = Q2n Q0n CP 下降沿有效
Q1n+1 = Q1n Q0下降沿有效
Q2n+1 = Q1n Q0n Q2n CP 下降沿有效
EXIT
时序逻辑电路
2,列状态转换真值表设初始状态为 Q2 Q1 Q0 = 000
0100000
Q0n+1 = Q2n ·Q0n = 0 · 0 = 1
表示现态条件下能满足的时钟条件
Y = Q2n = 0
Q2n+1 = Q1n Q0n Q2n = 0 ·0 ·0 = 0
YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n
输 出次 态现 态
CP2 CP0CP1
时 钟 脉 冲
CP0 = CP,FF0 满足时钟触发条件。
CP1 = Q0 为上升沿,FF1 不满足时钟触发条件，其状态保持不变。
CP2= CP,FF2 满足时钟触发条件。
EXIT
时序逻辑电路
2,列状态转换真值表设初始状态为 Q2 Q1 Q0 = 000
0100000
YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n
输 出次 态现 态
CP2 CP0CP1
时 钟 脉 冲
0010100
Q0n+1 = Q2n ·Q0n = 0 · 1 = 0
Q1n+1 = Q1n = 0 = 1
将新状态,000” 作为现态，再计算下一个次态。 CP
1 = Q0 为下降沿，
FF1 满足时钟触发条件。
Q2n+1 = Q1n Q0n Q2n = 0 ·1 ·0 = 0
Y = Q2n = 0
EXIT
时序逻辑电路
2,列状态转换真值表设初始状态为 Q2 Q1 Q0 = 000
0100000
YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n
输 出次 态现 态
CP2 CP0CP1
时 钟 脉 冲依次类推电路构成异步五进制计数器，并由 Y
输出进位脉冲信号的下降沿。
3,逻辑功能说明
0010100
一直计算到电路状态进入循环为止。
1000001
0001110
0110010
EXIT
时序逻辑电路
4,画状态转换图和时序图
Q2 Q1 Q0
x / y
000 001 010 011 100/ 0 / 0 / 0 / 0
/ 1
000 0
1000001
0001110
0110010
0010100
100
YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n
输 出次 态现 态
CP2 CP0CP1
时 钟 脉 冲
EXIT
时序逻辑电路必须画出一个计数周期的波形。
4,画状态转换图和时序图
000 001 010 011 100
Q2 Q1 Q0
x / y
/ 0 / 0 / 0 / 0
/ 1
1
1
0
0
1
0
1
0
0
Q0
Q1
Q2
0
0
0
CP 1 2 3 4 5
Y
0
0
0
可见，当计数至第
5 个计数脉冲 CP 时，
电路状态进入循环,Y
输出进位脉冲下降沿。
EXIT
时序逻辑电路主要要求：
理解计数器的分类,理解计数器的计数规律。
理解 常用集成二进制和十进制计数器 的功能及其应用 。
7.3 计数器掌握二进制计数器的组成和工作原理。
掌握 利用集成计数器构成 N 进制计数器的方法。
EXIT
时序逻辑电路一、计数器的作用与分类计数器 (Counter)用于计算输入脉冲个数，
还常用于分频、定时等。
计数器分类如下：
按时钟控制方式不同分异步计数器 同步计数器同步计数器比异步计数器的速度快得多。
EXIT
时序逻辑电路按计数增减分加法计数器 减法计数器 加 / 减计数器(又称可逆计数器 )
对计数脉冲作递增计数的电路 。
对计数脉冲作递减计数的电路 。
在加 / 减控制信号作用下,可递增也可递减计数的电路 。
按计数进制分按二进制数运算规律进行计数的电路按十进制数运算规律进行计数的电路二进制计数器 十进制计数器 任意进制计数器(又称 N 进制计数器 )
二进 制和 十进制 以外的计数器
EXIT
时序逻辑电路计数器的计数规律
Q0Q1Q2
计 数 器 状 态计数顺序
0008
1117
0116
1015
0014
1103
0102
1001
0000
二进制加法计数器计数规律举例二进制减法计数器计数规律举例
,000 – 1” 不够减，需向相邻高位借,1”,
借,1” 后作运算,1000 – 1 = 111” 。按此则返回 P23
Q0Q1Q2
计 数 状 态计数顺序
0008
1007
0106
1105
0014
1013
0112
1111
0000
EXIT
时序逻辑电路
8421 码十进制加法计数器 计数规律按此则返回 P23
Q0Q1Q2Q3
计 数 器 状 态计数顺序
10019
00018
11107
01106
10105
00104
11003
01002
10001
000010
00000
EXIT
时序逻辑电路计数的最大数目称为计数器的“模”，用 M 表示。
模也称为计数长度或计数容量。
N 进制计数器计数规律举例具有 5 个独立的状态,计满
5 个计数脉冲后,
电路状态自动进入循环 。 故为 五进制计数器 。
五进制计数器 也称模 5 计数器； 十进制计数器则为模 10 计数器； 3 位二进制计数器为模 8 计数器。n 个触发器有 2n 种输出，最多可实现模 2n 计数。
Q0Q1Q2
计 数 状 态计数顺序
0005
0014
1103
0102
1001
0000
EXIT
时序逻辑电路
FF0
1J
1K
R
C1
Q0 Q1 Q2 Q3
FF1
1J
1K
R
C1
FF2
1J
1K
R
C1
FF3
1J
1K
R
C1
1
CP
RD
二、异步计数器
(一 ) 异步二进制计数器
1,电路构成与工作原理 动画演示
JK 触发器构成的异步二进制加法计数器
EXIT
时序逻辑电路
0001
0010
异步二进制计数器工作原理
CP
Q3
Q0
Q1
Q2
0
0
0
0
来一个 CP 翻转一次Q0 翻转一次1来一个 Q
2 翻转一次
1111
0000
输入第,1”个计数脉冲时，计数器输出为
,0001”；输入第,2”个 计数脉冲时，计数器输出为
,0010”。
输入第,15”个脉冲时，输出,1111”，当输入第
,16”个 脉冲时，输出返回初态,0000”，且 Q3 端输出进位信号下降沿。因此，该电路构成 4 位二进制加法计数器。
依次输入脉冲时，计数状态按 4 位二进制数递增规律变化。
◆ 工作原理
EXIT
时序逻辑电路
000016
111115
011114
101113
001112
110111
010110
10019
00018
11107
01106
10105
00104
11003
01002
10001
00000
Q0Q1Q2Q3
计 数 器 状 态计数顺序
◆ 4 位二进制加法计数器态序表
EXIT
时序逻辑电路用 D 触发器可构成异步二进制计数器吗？
如何连接？
◆ D 触发器构成的异步二进制加法计数器其工作原理与前述 JK 触发器所构成的二进制计数器的相同。
FF0
1D
R
C1
Q0 Q1 Q2 Q3FF
1
1D
R
C1
FF2
1D
R
C1
FF3
1D
R
C1CP
RD
Q0 Q1 Q2 Q3
与 JK 触发器一样,D触发器也被接成计数触发器。
与 JK 触发器不同的是，
D 触发器用 触发。niQ 1?
EXIT
时序逻辑电路下面总结一下用不同种类触发器构成异步二进制计数器的方法。
异步二进制计数器的构成方法2,异步二进制计数器的构成方法
CPi = Qi? 1CPi = Qi? 1减法计数
CPi = Qi? 1CPi = Qi? 1加法计数下降沿触发式上升沿触发式计数触发器的触发信号接法计数规律将触发器接成计数触发器，然后级联，将计数脉冲
CP 从最低位时钟端输入，其他各位时钟端接法如下表：
EXIT
时序逻辑电路计数器为什么能用作分频器？
怎么用？
CPQ ff 2
1
0?
CPQ ff 4
1
1?
CPQ ff 8
1
2?
CPQ ff 16
1
3?
模 M 计数器也是一个 M 分频器,M 分频器的输出信号即为计数器最高位的输出信号。
CP
Q3
Q0
Q1
Q2
4 位二进制加法计数器 工作波形
3,计数器用作分频器
EXIT
时序逻辑电路异步十进制计数器与异步二进制计数器的计数规律有何不同？
它们的构成方法有何不同？
1,十进制计数器与 4 位二进制计数器的比较
8421BCD 码十进制计数器的设计思想：
在 4 位二进制计数器基础上引入反馈，强迫电路在计至状态 1001 后就能返回初始状态 0000，
从而利用状态 0000 ~ 1001 实现十进制计数。
(二 ) 异步十进制计数器链接请按此处 跳过刚才已看内容
EXIT
时序逻辑电路四位二进制加法计数器态序表
000016
111115
011114
101113
001112
110111
010110
10019
00018
11107
01106
10105
00104
11003
01002
10001
00000
Q0Q1Q2Q3
计 数 器 状 态计数顺序 十进制计数器态序表
000010
10019
00018
11107
01106
10105
00104
11003
01002
10001
00000
Q0Q1Q2Q3
计 数 器 状 态计数顺序十进制计数器与
4
位二进制计数器比较只利用了 4 位二进制加法计数器的前十个状态
0000 ~ 1001。
返回
EXIT
时序逻辑电路
Q0 Q1 Q2 Q3
CT74LS290M = 5CP0 M = 2
CP1
CP0
CP1
Q0 Q1 Q2 Q3
R0AR0B S9A S9B
CT74LS290
2,集成异步二 -五 - 十进制计数器 CT74LS290
(1)CT74LS290 基本结构与逻辑功能示意图异步置 0 端
(结构图中未画出 )
异步置
9
端内含一个 1 位二进制计数器和一个五进制计数器。
二进制计数器的计数脉冲输入端，下降沿触发。
二进制计数器输出端五进制计数器的计数脉冲输入端，下降沿触发。
五进制计数器的输出端,从高位到低位依次为 Q3,Q2,Q1。
EXIT
时序逻辑电路
① 异步置 0 功能,当 R0 = R0A · R0B = 1,S9 = S9A · S9B = 0
时，计数器异步置 0 。
(2)CT74LS290 的功能
② 异步置 9 功能,当 S9 = S9A · S9B = 1,R0 = R0A · R0B = 0
时，计数器异步置 9 。
③ 计数功能,当 R0A · R0B = 0 且 S9A · S9B = 0 时，在时钟下降沿进行计数。
计 数00
置 91001×10
置 00000×01
Q0Q1Q2Q3CPS9A · S9BR0A · R0B
说明输 出输 入
×
×
EXIT
时序逻辑电路
(3)CT74LS290 的基本应用
Q0 Q1 Q2 Q3
CT74LS290
CP0
CP1 R0AR0B S9A S9B
输出计数输入
1
构成 1 位二进制计数器
Q0 Q1 Q2 Q3
CT74LS290
CP0
CP1 R0AR0B S9A S9B
输出
1
构成异步五进制计数器计数输入
EXIT
时序逻辑电路输出从高位到低位依次为 Q3,Q2,Q1,Q0
构成 8421BCD 码异步十 进制计数器
Q0 Q1 Q2 Q3
CT74LS290
CP0
CP1 R0AR0B S9A S9B
电路接法计数输入
EXIT
时序逻辑电路由上述工作波形可见，该电路构成
8421BCD 码加法计数器。
Q3
Q0
Q1
Q2
CP 1 2 4 5 6 7 8 9 103
1
0
0
0
1
0
1
1
0
0
0
1
1 2 3 4 5
要画满一个计数周期！设计数器初态为 0000。
0
0
0
工作波形
Q0 为 模 2 计数器输出端，因此来一个 CP 翻转一次。
Q3 Q2 Q1 为对 Q0 进行五进制计数的输出端。
EXIT
时序逻辑电路如何构成 N 进制计数器呢？
( 三 ) 利用异步置 0 功能获得 N 进制计数器(三 )利用异步置 0 功能获得 N 进制计数器
[例 ] 试用 CT74LS290 构成六进制计数器。
解题思路利用置 0 功能获得 N 进制计数器的关键是：
弄清什么时候要加置 0 信号。
若将输入第 N 个计数脉冲时计数器状态用 SN
表示，则本例中当 S6= 0110 时应加置 0信号。
请按此处跳过刚才已看内容
EXIT
时序逻辑电路
Q0Q1Q2Q3
计 数 器 状 态计数顺序
10019
00018
11107
01106
10105
00104
11003
01002
10001
000010
00000
用 CT74LS290 构成六进制计数器解题思路首先构成 8421 码十进制计数器，其态序表为使计数至
,6”时自动返回,0000”态，
即可实现六进制计数器。下面进行演示：
准备开始计数计数 1
计数 2
计数 3
计数 4
计数 5
00
返回
EXIT
时序逻辑电路
Q0 Q1 Q2 Q3
CT74LS290
CP0
CP1 R0AR0B S9A S9B
R0 = Q2 Q1
(3)画连线图计数输入输出使 R0 = R0A · R0B
= Q2 Q1
读数的高低位依次为 Q3 Q2 Q1 Q0
置 9 端 S9A,S9B
不用，应接地。
[例 ] 试用 CT74LS290 构成六进制计数器。
(1)写出 S6 的二进制代码为 S6 = 0110解：
(2)写出反馈置 0 函数表达式正好是,6”
对应的二进制数。
应根据 S6 = 0110 和 74LS290 的异步置 0 功能写出：
由于 R0 = R0A · R0B 高电平有效，因此，令 R0 = R0A · R0B = Q2 Q1。
EXIT
时序逻辑电路利用异步置 0 功能获得 N 进制计数器的方法：
1,写出加反馈置 0 信号时所对应的计数器状态，即写出 SN 对应的二进制代码。
2,写出反馈置 0 函数，即根据 SN和置 0 端的有效电平写置 0 输入信号的表达式。
3,画连线图：注意反馈置 0 函数的连线方法。
EXIT
时序逻辑电路
[例 ] 试用 CT74LS290 构成七进制计数器。
解：
(2)写出反馈归零函数 R0 = R0A · R0B = Q2 Q1 Q0
(1)写出 S7 的二进制代码为 S7 = 0111
(3)画连线图
EXIT
时序逻辑电路同步与异步计数器的根本区别是时钟控制方式不同，
导致电路构成也不同。
同步计数器与异步计数器有何不同？
1,同步与异步二进制加法计数器比较
(一 ) 同步二进制计数器态序表和工作波形一样电路结构不同：
异步 二进制 加法计数器 的构成方法：将触发器 接成计数触发器 ；最低位触发器用计数脉冲 CP 触发,其他触发器 用邻低位输出的下降沿触发 。
同步 二进制 加法计数器 的构成方法：将触发器 接成 T 触发器 ；各触发器都用计数脉冲 CP 触发,最低位触发器 的 T 输入为 1,其他触发器的
T 输入为其低位各触发器输出信号相与 。
三、同步计数器
EXIT
时序逻辑电路同步计数器为什么要那样构成呢？
通过分析同步二进制加法计数规律就可明白。
因此，应将触发器 接成 T 触发器 ； 并接成 T0 = 1,T1 =
Q0n,T2 = Q1n Q0n,
T3 = Q2n Q1n Q0n 。 即：
最低位触发器 T 输入为 1,其他触发器 T
输入为其低位输出的
,与,信号。 这样，
各触发器当其低位输出信号均为 1 时，来一个时钟就翻转一次，
否则状态不变。
000016
111115
011114
101113
001112
110111
010110
10019
00018
11107
01106
10105
00104
11003
01002
10001
00000
Q0Q1Q2Q3
计 数 器 状 态计数顺序根据态序表分析同步二进制加法计数规律
Q0来一个时钟就翻转一次。
计 数 器 状 态计数顺序
Q1在其低位 Q0输出为 1 时,来一个时钟就翻转一次,否则状态不变 。
计 数 器 状 态
0
Q2在其低位 Q0
和 Q1均为 1 时,来一个时钟翻转一次,否则状态不变 。
计 数 器 状 态
Q3在其低位 Q0,
Q1和 Q2均为 1 时,来一个时钟翻转一次,
否则状态不变 。
EXIT
时序逻辑电路同步二进制加法计数器
CO = Q3n Q2n Q1n Q0n
进位输出信号
FF0
1J
1K
R
C1
Q0 Q1 Q2 Q3
FF1
1J
1K
R
C1
FF2
1J
1K
R
C1
FF3
1J
1K
R
C11
CP
RD
CO
Q0n
Q0n
Q1n &
&
Q0n
Q2n
&
&
Q1n &
计数开始前先清零各触发器都用 CP 触发
2,同步二进制加法计数器电路与工作原理
EXIT
时序逻辑电路
CO = Q3n Q2n Q1n Q0n，
因此,CO在计数至,15”时跃变为高电平，在计至,16”
时输出进位信号的下降沿。
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
000000
COQ0Q1Q2Q3
输 出计 数 器 状 态计 数顺 序
16 0
15 1
14 0
13 1
12 0
11 1
10 0
9 1
8 0
7 1
6 0
5 1
4 0
2 0
3 1
1 1
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
4 位二进制加法计数器态序表
EXIT
时序逻辑电路同步二进制减法计数器
3,同步二进制减法计数器
000016
100015
010014
110013
001012
101011
011010
11109
00018
10017
01016
11015
00114
10113
01112
11111
00000
Q0Q1Q2Q3
计 数 器 状 态计数顺序将触发器接成 T 触发器,并使 T0 = 1，
Ti = Qi-1n Qi-2n Q0n,则可构成同步二进制减法计数器 。
EXIT
时序逻辑电路
CT74LS161和 CT74LS163CT74LS161
CP
Q0 Q1 Q2 Q3
CO
D0
CT74LS161 和 CT74LS163 逻辑功能示意图
CT74LS163
CTT
CTP
CRLD D1 D2D3
CR LD
计数状态输出端,
从高位到低位依次为
Q3,Q2,Q1,Q0。
进位输出端置数数据输入端,
为并行数据输入 。
计数脉冲输入端,上升沿触发 。
计数控制端,
高电平有效 。
CR 为置 0 控制端，
低电平有效。
LD 为同步 置数 控制端,低电平有效 。
4,集成同步二进制计数器 CT74LS161 和 CT74LS163
实物图片
EXIT
时序逻辑电路
CT74LS161的功能表
CO = CTT·Q3Q2Q1Q0
CO = Q3 Q2 Q1 Q0
CO = CTT·Q3Q2Q1Q0
异步置 0
0保 持×××××0×11
保 持××××××011
计 数××××1111
d0d1d2d3d0d1d2d3××01
00000××××××××0
COQ0Q1Q2Q3D0D1D2D3CPCTTCTPLDCR 说 明输 出输 入当 CR = 1,LD = 0,在 CP
上升沿 到来时，并行输入的数据 d3 ~ d0 被置入 计数器。
0
0
当 CR = LD = 1，且 CTT 和 CTP 中有 0 时,状态保持 不变。
CR = 0 时，不论有无 CP 和其他信号输入，计数器被 置 0。
当 CR = LD = CTT = CTP = 1 时，在计数脉冲的上升沿进行 4
位 二进制加法计数 。 CO 在 计数至,1111” 时出高电平，在产生进位时输出下降沿 。CT74LS161 的主要功能：
(1)异步置 0 功能 (CR 低电平有效 )
(2)同步置数 功能 (LD 低电平有效 )
(3)计数 功能 (LR = LD = CTT = CTP = 1)
(4)保持 功能 (LR = LD = 1,CTT 和 CTP 中有 0)
74LS161 的功能表异步置保 持×××××0×11
保 持××××××011
计 数××××1111
123××01
××××××××0
13TCTPCR
说 明输 出输 入
EXIT
时序逻辑电路
CT74LS161 与 CT74LS163 的功能比较
CO = CTT·Q3Q2Q1Q0
CO = Q3 Q2 Q1 Q0
CO = CTT·Q3Q2Q1Q0
同 步置 0
0保 持×××××0×11
保 持××××××011
计 数××××1111
d0d1d2d3d0d1d2d3××01
00000×××××××0
COQ0Q1Q2Q3D0D1D2D3CPCTTCTPLDCR 说 明输 出输 入 CT74LS163
CO = CTT·Q3Q2Q1Q0
CO = Q3 Q2 Q1 Q0
CO = CTT·Q3Q2Q1Q0
异 步置 0
0保 持×××××0×11
保 持××××××011
计 数××××1111
d0d1d2d3d0d1d2d3××01
00000××××××××0
COQ0Q1Q2Q3D0D1D2D3CPCTTCTPLDCR 说 明输 出输 入 CT74LS161
CT74LS161 与 CT74LS163 的差别是：,161” 为 异步置
0,,163” 为 同步置 0 。 其他功能及管脚完全相同 。
EXIT
时序逻辑电路为什么？ 请看举例说明。
用同步和异步置 0 功能构成
N进制计数器的方法一样吗？
(二 )利用同步置 0 功能构成 N 进制计数器步骤相同
(1)写出 加反馈置 0 信号时所对应的 计数状态。
(2)写出反馈置 0 函数。
(3)画连线图。
差别异 步置 0 计数器 加反馈置 0 信号时所对应 的计数状态为 SN 。
同 步置 0 计数器 加反馈置 0 信号时所对应 的计数状态为 SN-1 。
同步和异步置 0 功能构成 N 进制计数器的方法比较
EXIT
时序逻辑电路
[例 ] 试利用 CT74LS161 和 CT74LS163 的置 0 功能构成 六进制 计数器。
解题思路：
,161” 和,163” 均为 4 位二进制计数器，其态序表为：
000016
111115
011114
101113
001112
110111
010110
10019
00018
11107
01106
10105
00104
11003
01002
10001
00000
Q0Q1Q2Q3
计 数 器 状 态计数顺序在第 6 个计数脉冲输入时，使计数器置 0，即可实现六进制计数。
,161” 为 异步置 0,即 只要置 0 端出现有效电平,计数器立刻置零 。 因此,应在输入第 6 个 CP 脉冲 后,用 S6 = 0110 作为控制信号去控制 电路,产生置零信号加到异步置 0 端,使计数器立即置 0。
,163” 为 同步置 0,即 置 0 端出现有效电平时,计数器不能立刻置 0,只是为置 0作好了准备,需要再输入一个 CP
脉冲,才能置 0。 因此,应在输入第 (6 -
1)个 CP 脉冲 后,用 S6-1 = 0101 作为控制信号去控制 电路,产生置 0 信号加到异步置零端 。 当输入第 6 个 CP 脉冲时,计数器置 0。
EXIT
时序逻辑电路
CT74LS161
Q0 Q1 Q2 Q3
CO
D0
CTT
CTP
CRLD D1 D2D3CP
根据 S6 和 CR 的有效电平写出③ 画连线图计数输入输出端
(1)用 异步置 0 的 CT74LS161 构成 六进制 计数器解：
① 写出 S6 的二进制代码 S6 = 0110
② 写出反馈置 0 函数 12 QQCR?
1
1
&
× × × ×
EXIT
时序逻辑电路
(2)用 同步置 0 的 CT74LS163 构成六进制计数器
CT74LS163
Q0 Q1 Q2 Q3
CO
D0
CTT
CTP
CRLD D1 D2D3CP
× × × ×
③ 画连线图输出端
① 写出 S6-1 的二进制代码 S6-1 = S5 = 0101
② 写出反馈置 0 函数 02 QQCR?
1
1
&
EXIT
时序逻辑电路利用 置数 功能和置 0 功能构成
N 进制计数器的原理有何异同？
利用,161” 和,163” 的同步 置数 功能也可以构成 N 进制计数器。
(三 )利用置数功能构成 N 进制计数器置
0
法原理置数法原理当输入第 N 个计数脉冲时,利用置 0 功能 对计数器进行置 0 操作,强迫计数器进入计数循环,
从而实现 N 进制计数 。 这种计数器的 起始状态值必须是零 。
当输入第 N 个计数脉冲时,利用置数功能对计数器进行置数操作,强迫计数器进入计数循环,从而实现 N 进制计数。这种计数器的起始状态值就是置入的数，可以是零，也可以非零,因此应用更灵活。
EXIT
时序逻辑电路置 0 有 同步和异步之分，
置数也有同步和异步之分。
同步置数与异步置数的区别，
和 同步 置 0 与异步置 0 的区别 相似。
同步置数与异步置数的区别异步置数与时钟脉冲无关,只要 异步置数端出现有效电平,置数输入端的数据立刻被置入计数器 。
因此,利用异步置数功能构成 N 进制计数器时,应在输入第 N 个 CP 脉冲时,通过控制电路产生 置数信号,使计数器立即置数 。
同步置数与时钟脉冲有关,当 同步置数端出现有效电平时,并不能立刻置数,只是为置数创造了条件,需再输入一个 CP 脉冲 才能进行置数 。
因此,利用同步置数功能构成 N 进制计数器时,应在输入第 (N – 1)个 CP 脉冲时,通过控制电路产生 置数信号,
这样,在输入第 N 个 CP 脉冲 时,计数器才被置数 。
EXIT
时序逻辑电路步骤
(1)确定 N 进制计数器需用的 N 个计数状态，并 确定预置数 。
利用 置数 功能 构成 N 进 制计数器的 步骤
(2)写出加反馈置数时所对应的计数器状态,异步置数时，
写出 SN 对应的二进制代码；同步置数时，写出 SN-1 对应的二进制代码。
(3)写出反馈置数函数,根据 SN (或 SN-1)和置数端的有效电平写出置数信号的逻辑表达式。
(4)画连线图。
EXIT
时序逻辑电路举例
(1)确定该十进制计数器所用的计数状态，并确定预置数。解：
[例 ] 试利用 CT74LS161 的同步置数功能构成十进制计数器。
000016
111115
011114
101113
001112
110111
010110
10019
00018
11107
01106
10105
00104
11003
01002
10001
00000
Q0Q1Q2Q3
计 数 器 状 态计数顺序
CT74LS161为 4 位二进制计数器，有 16 个计数状态。
通常选用从,0000” 开始计数的方式。
利用其中任意十个连续的状态均可实现十进制计数。
EXIT
时序逻辑电路
,161” 是同步置数，应根据 SN-1 求置数信号。
(2)写出 SN-1 的二进制代码选择计数状态为 0000 ~ 1001，因此取置数输入信号为
D3D2D1D0 = 0000。
(3)写出反馈置数函数
(4)画连线图
SN-1 = S10-1 = S9 = 1001
LD = Q3 Q0
CT74LS161
Q0 Q1 Q2 Q3
CO
D0
CTT
CTP
CRLD D1 D2D3CP
输出
1
&
1
[例 ] 试利用 CT74LS161 的同步置数功能构成十进制计数器。
(1)确定该十进制计数器所用的计数状态，并确定预置数。解：
EXIT
时序逻辑电路
,163” 具有同步置 0 和同步置数功能，利用其中任一个都可实现十三进制计数。下面分别用这两种方法设计电路，请留意比较。
[例 ] 试用 CT74LS163 构成十三进制计数器。
解：
① 确定预置数
② 写出 S13-1 的二进制代码
③ 写出反馈置数函数
④ 画电路图
D3 D2 D1 D0 = 0000
S13-1 = S12 = 1100
LD = Q3 Q2
设从 Q3 Q2 Q1 Q0 = 0000 开始计数，则
(1)利用 同步置数 端 LD 实现十三进制计数器的方法为
CT74LS163
Q0 Q1 Q2 Q3
CO
D0
CTT
CTP
CRLD D1 D2D3CP
1
&
1
EXIT
时序逻辑电路
(2)利用同步置 0 端 CR 实现十三进制计数器的方法为
① 写出 S13-1 的二进制代码
② 写出反馈置数函数
③ 画电路图
S13-1 = S12 = 1100
CR = Q3 Q2
CT74LS163
Q0 Q1 Q2 Q3
CO
D0
CTT
CTP
CRLD D1 D2D3CP
1
&
1 × × × ×
EXIT
时序逻辑电路同步置数法和同步置 0法构成的十三进制计数器电路比较
CT74LS163
Q0 Q1 Q2 Q3
CO
D0
CTT
CTP
CRLD D1 D2D3CP
1
&
1 × × × ×
EXIT
时序逻辑电路反馈法构成 N 进制计数器总结利用集成计数器的置 0 或置数功能通过反馈控制可构成 N 进制计数器 。
反馈法构成 N 进制计数器总结反馈置 0 法和反馈置数法的主要不同是：反馈置 0 法将反馈控制信号加至置 0 端；而反馈置数法则将反馈控制信号加至置数端,且必须给置数输入端加上计数起始状态值 。
设计时,应弄清置 0 或置数功能是同步还是异步的,
同步则反馈控制信号取自 SN-1；异步则反馈控制信号取自
SN。
EXIT
时序逻辑电路和同步与异步二进制计数器的异同一样，同步与异步十进制计数器的功能和工作波形相同，但时钟控制方式及电路构成不同。
( 四 ) 同步十进制计数器(四 )同步十进制计数器
000010
10019
00018
11107
01106
10105
00104
11003
01002
10001
00000
Q0Q1Q2Q3
计 数 器 状 态计数顺序
EXIT
时序逻辑电路
1,CT74LS160 和 CT74LS162
CT74LS160
CP
Q0 Q1 Q2 Q3
CO
D0
CT74LS162
CTT
CTP
CRLD D1 D2D3
CR LD
1,集成同步十进制计数器 CT74LS160 和 CT74LS162
正如,161” 与,163” 一样,,160” 与,162” 的差别是：,160” 为 异步置 0,,162” 为 同步置 0 ；
,160” 与,162” 的 管脚以及其他功能完全相同 。
EXIT
时序逻辑电路
CO = CTT·Q3 Q0
CO = Q3 Q0
CO = CTT·Q3 Q0
异 步置 0
0保 持×××××0×11
保 持××××××011
计 数××××1111
d0d1d2d3d0d1d2d3××01
00000××××××××0
COQ0Q1Q2Q3D0D1D2D3CPCTTCTPLDCR
输 出输 入
CO = CTT·Q3 Q0
CO = Q3 Q0
CO = CTT·Q3 Q0
同 步置 0
0保 持×××××0×11
保 持××××××011
计 数××××1111
d0d1d2d3d0d1d2d3××01
00000×××××××0
COQ0Q1Q2Q3D0D1D2D3CPCTTCTPLDCR
输 出输 入
CT74LS160 与 CT74LS162 的功能表
CT74LS160
CT74LS162
×
进位输出 CO 在输入第 9 个脉冲时为高电平，在输入第 10 个脉冲时输出下降沿。
EXIT
时序逻辑电路
CT74LS160(162)与
CT74LS161(163)有何不同？
十进制 计数器 CT74LS160(162)与 二进制 计数器 74LS161(163)比较
CT74LS160
CP
Q0 Q1 Q2 Q3
CO
D0
CT74LS162
CTT
CTP
CR LD D1 D2 D3
CR LD
CT74LS161
CP
Q0 Q1 Q2 Q3
CO
D0
CT74LS163
CTT
CTP
CR LD D1 D2 D3
CR LD
◆ 逻辑符号形式一样。
◆ 输入端用法一样。
◆,160(162)” 输出 1 位 8421BCD 码 ；
,161(163)” 输出 4 位 二进制数 。
EXIT
时序逻辑电路
CT74LS160(162)
的计数态序表
000010
10019
00018
11107
01106
10105
00104
11003
01002
10001
00000
Q0Q1Q2Q3
计 数 器 状 态计数顺序
000016
111115
011114
101113
001112
110111
010110
10019
00018
11107
01106
10105
00104
11003
01002
10001
00000
Q0Q1Q2Q3
计 数 器 状 态计数顺序
CT74LS161(163)
的计数态序表
EXIT
时序逻辑电路
2.集成 十进制计数器应用举例
[例 ] 试用 CT74LS160 构成 七进制 计数器。
解：
① 写出 SN 的二进制代码
② 写出反馈置数函数
③ 画电路图
S7 = 0111
CR = Q2 Q1 Q0
方法之一：利用 异步置 0 功能实现。
CT74LS160
Q0 Q1 Q2 Q3
CO
D0
CTT
CTP
CR LD D1 D2 D3CP
1
&
1 × × × ×
2,集成十进制计数器应用举例
EXIT
时序逻辑电路方法之二：利用 同步置数 功能实现。
① 写出 S7-1 的二进制代码
② 写出反馈置数函数
③ 画电路图
S7-1 = S6 = 0110
LD = Q2 Q1
CT74LS160
Q0 Q1 Q2 Q3
CO
D0
CTT
CTP
CRLD D1 D2D3CP
1
&
1
方案 1：设计数器从 Q3 Q2 Q1 Q0 = 0000 状态开始计数，
因此,取 D3 D2 D1 D0 = 0000。
EXIT
时序逻辑电路方案 2,用,160” 的后七个状态 0011 ~ 1001 实现七进制计数。
0000010
110019
000018
011107
001106
010105
000104
011003
001002
010001
000000
COQ0Q1Q2Q3
进位输出计 数 器 状 态计数顺序也可取
D3 D2 D1 D0 = 0011
LD = CO
CO = Q3 Q0
取
D3 D2 D1 D0 = 0011
LD = Q3 Q0
EXIT
时序逻辑电路取 D3 D2 D1 D0 = 0011,LD = CO
CT74LS160
Q0 Q1 Q2 Q3
CO
D0
CTT
CTP
CR LD D1 D2D3CP
1
1
1
1 1 0 0
方案 2：用,160” 的后七个状态 0011 ~ 1001实现七进制计数。
EXIT
时序逻辑电路讨论
(1)用 CT74LS162 如何实现七进制计数器？
(2)用 CT74LS160 可以实现十二进制计数器吗？
(3)用 CT74LS161 能否实现十二进制计数器？
讨论
EXIT
时序逻辑电路讨论总结讨论总结
(1)利用 同步置数功能构成 N 进制计数器时,CT74LS160
~ CT74LS163 的用法相同 。 利用 置 0 功能构成 N 进制计数器时,需注意 CT74LS160(161)为异步置 0，
CT74LS162(163)为同步置 0，因此确定反馈函数的计数状态不同 。
(2)利用反馈置 0 或反馈置数法只能实现 模 N 小于计数器模 M 的 N 进制计数器。
(3)CT74LS160(162)输出的是 8421BCD 码,
其最大模为 10。 CT74LS161(163)输出的是 4 位二进制码,其最大模为 16。
EXIT
时序逻辑电路四、利用计数器的级联构成大容量
N 进制计数器反馈置 0 法和反馈置数只能实现模 N 小于集成计数器模 M 的 N 进制计数器；将模 M1,M2,…,Mm
的计数器串接起来 (称为计数器的级联 ),可获得模
N = M1 ·M2 ·… ·Mm 的大容量 N 进制计数器 。
EXIT
时序逻辑电路两片,290” 接成 十进制加法计数器后级联，
计数脉冲从个位片 CP0 端输入。
例 1 由两片 CT74LS290 级联组成 100 进制 异步 加法计数器。
Q0? Q1? Q2? Q3?
CT74LS290
(十位 )CP1
CP0 R0AR0B S9A S9B
Q0 Q1 Q2 Q3
CT74LS290
(个位 )CP1
CP0 R0AR0B S9A S9B计数输入计数输出当输入第 1 ~ 9 个脉冲时，个位片计数；十位片的 CP0 未出现脉冲下降沿，因而保持计数,0”状态不变；
当输入第 10 个脉冲时，个位片返回计数,0”状态，其 Q3
输出一个下降沿使十位片计数,1”，因此输出读数为
Q3?Q2?Q1?Q0?Q3 Q2 Q1 Q0 = 00010000，即计数,10”。
EXIT
时序逻辑电路例 1 由两片 CT74LS290 级联组成 100 进制 异步 加法计数器。
Q0? Q1? Q2? Q3?
CT74LS290
(十位 )CP1
CP0 R0AR0B S9A S9B
Q0 Q1 Q2 Q3
CT74LS290
(个位 )CP1
CP0 R0AR0B S9A S9B计数输入计数输出当输入第 11 ~ 19 个脉冲时，仍由个位片计数，而十位片保持
,1”不变，即计数为,11 ~ 19”；当输入第 20 个脉冲时，个位片返回计数,0”状态，其 Q3 输出一个下降沿使十位片计数,2”，
即计数为,20”。
均返回计数,0” 状态，而由 Q3?输出进位信号的下降沿。
当输入第 100 个脉冲时，个位片和十位片依此类推。
综上所述，该电路构成 100 进制异步加法计数器。
EXIT
时序逻辑电路例 2 两片 CT74LS290 构成二十三进制计数器。
计数输入
CT74LS290 (十 )
R0AR0B S9A S9B
Q0' Q1' Q2' Q3'
CP1
CP0
CT74LS290 (个 )
R0AR0B S9A S9B
Q0 Q1 Q2 Q3
CP1
CP0
& &
R0A · R0B = Q1?Q1 Q0
EXIT
时序逻辑电路二十三进制计数器态序表
1/01/00001/00023
0100010022
1000010021
0000010020
1001100019
…… 0100100012
1000100011
0000100010
100100009
…… 010000002
100000001
000000000
Q0Q1Q2Q3Q0?Q1?Q2?Q3?
计 数 器 状 态计 数顺 序
EXIT
时序逻辑电路
28 = 256
例 3 两片 CT74LS161 构成 8 位二进制 (256 进制 )同步 计数器。
当计至,15”时,CO低 = 1，允许高位片计数，这样，第 16
个脉冲来时，低位片返回,0”，而高位片计数一次。
在低位片计至,15” 之前,CO低 = 0，禁止高位片计数；
每逢 16 的整数倍个脉冲来时，低位片均返回,0”，而高位片计数一次。因此，实现了 8 位二进制加法计数。
CP
CO
D0
CTT
CTP
CRLD D1 D2D3
Q0低 Q1低 Q2低 Q3低
1
1
CT74LS161
(低位 )
1 × × × ×
CO
D0
CTT
CTP
CRLD D1 D2D3
Q0高 Q1高 Q2高 Q3高
1
CT74LS161
(高位 )
1 × × × ×
计数输入
EXIT
时序逻辑电路讨论将上图中的,161” 换成,160”,则构成几进制计数器？
CP
CO
D0
CTT
CTP
CR LD D1 D2 D3
Q0低 Q1低 Q2低 Q3低
1
1
CT74LS161
(低位 )
1 × × × ×
CO
D0
CTT
CTP
CR LD D1 D2 D3
Q0高 Q1高 Q2高 Q3高
1
CT74LS161
(高位 )
1 × × × ×
计数输入讨论
EXIT
时序逻辑电路讨论总结讨论总结
(1)两个十进制计数器级联构成 100 进制计数器 。 从高位
Q3 Q2 Q1 Q0 读出的是十位数,而从低位 Q3 Q2 Q1 Q0 读出的是个位数 。
(2)两个 4 位二进制计数器级联则构成 8 位二进制计数器,
即 256 进制计数器。从高位 Q3 Q2 Q1 Q0 读出的是高 4 位二进制数，而从低位 Q3 Q2 Q1 Q0 读出的是低 4 位二进制数。
(3)例 1 为异步 100 进制计数器，而上图中将,161”
换成,160” 后则构成 同步 100 进制计数器。
EXIT
时序逻辑电路五、时序逻辑电路的自启动在应用反馈法实现 N 进制计数器时，我们只利用了模 M 计数器的 N 个计数状态，这些状态被称为 有效状态,
而没有利用的那 (M– N )个状态则被称为 无效状态 。
当时序逻辑电路由于某种原因进入了无效状态，若继续输入计数脉冲 CP 后电路 能自动进入有效状态,则称该电路能自启动,否则称不能自启动。
EXIT
时序逻辑电路例如 利用 CT74LS160 的计数状态 0000 ~ 0111 构成八进制计数器。
Q0Q1Q2Q3
计 数 器 状 态计数顺序
10019
00018
11107
01106
10105
00104
11003
01002
10001
000010
00000
1000 和 1001
为无效状态
0000 ~ 0111
为有效状态若计数器处于无效状态
,1000”,则来一个时钟后状态变为,1001”,再来一个时钟,状态变为,0000” 。 能自动进入循环,因此能自启动 。
设计时序电路时应检查电路能否自启动 。 由于集成计数器构成的 N 进制计数器一般能自启动,因此通常省略这一步 。
EXIT
时序逻辑电路了解集成移位寄存器的应用 。
主要要求：
理解寄存器和移位寄存器的作用和工作原理。
7.4 寄存器和移位寄存器
EXIT
时序逻辑电路下面请看置数演示一、寄存器 Register，用于存放二进制数码。
4
位寄存器
Q0 Q1 Q2 Q3Q0 Q1 Q2 Q3
FF0 FF1 FF2 FF3
D0CP
C1 C1 C11D 1D 1DR R R R
D1 D2 D3
C11D
CR
由 D 触发器 构成,因此能锁存输入数据 。
3
R RR R
1
CR 为异步清零端,当 CR = 0 时,各触发器均被 置 0。寄存器工作时,CR 应为高电平。
D0 ~ D3 称为 并行数据输入端,当时钟 CP 上升沿到达时,D0 ~ D3 被并行置入到 4 个触发器中,使 Q3
Q2 Q1 Q0 = 3 D2 D1 D0。
D0 D1 D2 D3
D D D D
在 CR = 1 且 CP上升沿未到达时，各触发器的状态不变，即寄存的数码保持不变。
Q0 ~ Q3 是同时输出的，这种输出方式称并行输出。
EXIT
时序逻辑电路
1 个触发器能存放 1 位二进制数码，
因此 N 个触发器可构成 N 位寄存器。
各触发器均为 D 功能 且 并行 使用。
Q0 Q1 Q2 Q3Q0 Q1 Q2 Q3
FF0 FF1 FF2 FF3
D0 CP
C1 C1 C11D 1D 1DR R R R
D1 D2 D3
C11D
CR
寄存器的结构特点
EXIT
时序逻辑电路二、移位寄存器在控制信号作用下，可实现右移也可实现左移。
双向移位寄 存 器单向移位寄 存 器左 移寄存器右 移寄存器每输入一个移位脉冲，移位寄存器中的数码依次向右移动 1 位。
每输入一个移位脉冲，移位寄存器中的数码依次向左移动 1 位。
Shift register
用于存放数码和使数码根据需要向左或向右移位。
EXIT
时序逻辑电路
1,单向移位寄存器的结构与工作原理右移输入
D0 D1 D3
DI
D2 右移输出
Q1
1D1D 1D1D
Q3Q0 Q2
C1C1C1C1
FF1FF0 FF2 FF3
移位脉冲 CP 右 移 位 寄 存 器由 D 触发器构成。
在 CP 上升沿作用下,串行输入数据 DI
逐步被移入 FF0 中；同时，数据逐步被右移。
D0=DI,D1=Q0,D2=Q1,D3= Q2。
右移输入
1,单向移位寄存器的结构与工作原理
EXIT
时序逻辑电路设串行输入数码
DI= 1011，电路初态为
Q3Q2Q1Q0= 0000。
可见,移位寄存器除了能寄存数码外,
还能实现数据的串,并行转换 。
101114
010113
001002
000111
00000
Q3Q2Q1Q0
移位寄存器中的数输入数据移位脉冲在 4 个移位脉冲作用下,串行输入 的 4 位数码 1011 全部存入寄存器，并由 Q3,Q2、
Q1 和 Q0 并行输出 。
举例说明工作原理
EXIT
时序逻辑电路
101114
010113
001002
000111
00000
Q3Q2Q1Q0
移位寄存器中的数输入数据移位脉冲工作原理举例说明再输入 4 个移位脉冲时,串行输入 数据 1011
将从 Q3 端 串行输出 。
011005
110006
100007
10
000008
01
00
00
00
321
移位寄存器中的数输入数据移位脉冲
1 从 Q3 端取出
0 从 Q3 端取出
1 从 Q3 端取出
1 从 Q3 端取出
EXIT
时序逻辑电路那么,左移位寄存器又是怎样的呢？
左 移 位 寄 存 器左移输出
D0 D1 D3
DI
D2
左移输入
Q1
1D1D 1D1D
Q3Q0 Q2
C1C1C1C1
FF1FF0 FF2 FF3
CP
移位脉冲左移输入移位寄存器结构特点：
各触发器均为 D 功能 且 串联 使用。
EXIT
时序逻辑电路
2,集成双向移位寄存器 CT74LS194
CR
CR
DSLDSR
CP
CT74LS194
Q0 Q1 Q2 Q3 M
1
M0
D0 D1D2 D3
2,集成双向移位寄存器 CT74LS194
SR SL
移位脉冲输入端右移 串行数码输 入 端 并行数码输入端左移 串行数码输入端工作方式控制端
M1 M0 = 00 时，保持功能。
M1 M0 = 01 时，右移功能。
M1 M0 = 10 时，左移功能。
M1 M0 = 11 时，并行置数功能。
并行数据输出端，从高位到低位依次为 Q3 ~ Q0。
异步置 0 端低电平有效
EXIT
时序逻辑电路
CT74LS194的功能表
d0
0
0
0
× 保 持××××××01
左移 输入 00Q3Q2Q1×××××11
左移 输入 11Q3Q2Q1×××××1011
右移 输入 0Q2Q1Q00××××0×101
右移 输入 1Q2Q1Q01××××1×101
并行置数d3d2d1d0d3d2d1××111
保 持××××××0××1
置零0000×××××××××0
Q3Q2Q1Q0D3D2D1D0DSRDSLCPM0M1CR
说明输 出输 入
Q3Q2Q1Q0 M1
M0
DSLDSR
CP
CR
CT74LS194
D3D2D1D0CR
EXIT
时序逻辑电路
3,移位寄存器的应用
3,移位寄存器的应用用 CT74LS194 构成 顺序脉冲发生器
D0 D3D2D1
Q3Q2Q1Q0 M
1
M0
DSLDSR
CP CT74LS194
CR
1 1
1
0 0 0
0
×
CP 1 2
3 4 5 6 7 8
Q3
Q2
Q1
Q0
顺序脉冲 指在每个循环周期内，
在时间上按一定先后顺序排列的脉冲信号 。 常用之控制某些设备按照事先规定的顺序进行运算或操作。
EXIT
时序逻辑电路
3,移位寄存器的应用用 CT74LS194 构成 顺序脉冲发生器
D0 D3D2D1
Q3Q2Q1Q0 M
1
M0
DSLDSR
CP CT74LS194
CR
1 1
1
0 0 0
0
×
CP 1 2
3 4 5 6 7 8
Q3
Q2
Q1
Q0
利用并行置数功能将电路初态置为 Q3Q2Q1Q0 =
D3D2D1D0 = 1000
电路执行左移功能来一个 CP 脉冲，各位左移一次，即 Q0← Q1
← Q2 ← Q3。左移输入信号 DSL 由 Q0 提供，因此能实现循环左移。
从 Q3 ~ Q0 依次输出顺序脉冲。顺序脉冲宽度为一个 CP 周期。
EXIT
时序逻辑电路了解同步时序逻辑电路的设计方法。
主要要求：
7.5 同步时序逻辑电路的设计
EXIT
时序逻辑电路一、同步时序逻辑电路的设计方法
1,根据设计要求，设定状态，画出状态转换图
2,状态化简
3,状态分配，列出状态转换编码表
4,选择触发器的类型，求出状态方程、驱动方程、
输出方程
5,根据驱动方程和输出方程画逻辑图
6,检查电路有无自启动能力
EXIT
时序逻辑电路二、同步时序逻辑电路设计举例
[例 ]设计一个脉冲序列为 10100 的序列脉冲发生器。
即在输入脉冲作用下，周期性地依次输出数码,1,0,1,0,0” 。
解：设计步骤由于上述 5 个状态中无重复状态,
因此不需要进行状态化简 。
S0 S1 S2/ 1 / 0 S3 S4/ 1 / 0
/ 0
(1)根据设计要求设定状态，画状态转换图。
由于串行输出脉冲序列为 10100,故电路应有 5 种工作状态,将它们分别用 S0,S1,,S4 表示 ； 将串行输出信号用 Y 表示,则可列出下图所示的状态转换图 。
EXIT
时序逻辑电路
(2)状态分配，列出状态转换编码表。
将电路状态用二进制码进行编码，通常采用自然二进制码。采用的码位数 n 与电路状态数 N 之间应满足 2n≥N > 2n-1
由于电路有 5 个状态,因此宜采用三位二进制代码 。 现采用自然二进制码进行如下编码：
S0 = 000,S1 = 001,,S4 = 100,由此可列出电路状态转换编码表如下：
0000001S4
0001110S3
1110010S2
0010100S1
1100000S0
YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n
输出次 态现 态状态转换顺序
(3)根据状态转换编码表求输出方程和状态方程。
EXIT
时序逻辑电路
10 Q2n
Q1n Q0n
0
1
00 01 11
××0
100
×
0
Q2n
Q1n Q0n
0
1
00 01 11
××0
010
×
1
10
10 Q2n
Q1n Q0n
0
1
00 01 11
××0
001
×
1
10 Q2n
Q1n Q0n
0
1
00 01 11
××0
001
×
1
Q2n+1
卡诺图
Q1n+1
卡诺图
Q0n+1
卡诺图
Y
卡诺图输出方程为
nn QQY 02
状态方程为
nnn
nnnnn
nnnn
QQQ
QQQQQ
QQQQ
02
1
0
1010
1
1
210
1
2
EXIT
时序逻辑电路
nnnnnn
nnnnn
nnnnnnnn
QQQQQQ
QQQQQ
QQQQQQQQ
00202
1
0
1010
1
1
2210210
1
2
1
1
(4) 选择触发器类型，并求驱动方程。
由于 JK 触发器的使用比较灵活，
由此设计中多选用 JK 触发器。
选用 JK 触发器。其特性方程为 Qn+1 = JQn +KQn,
将它与状态方程进行比较，可得驱动方程
(5)根据驱动方程和输出方程画逻辑图。 1,
,
1,
020
0101
2102
KQJ
QKQJ
KQQJ
n
nn
nn
FF0
1J
1KR
C1
FF1
1J
R
C1
FF2
1J
C1
1
CP
RD
1K
Q1
&
R
&
1K1
1 Y
Q2
Q0
Q0
nn QQY 02
EXIT
时序逻辑电路
(6)检查电路有无自启动能力。
若电路由于某种原因进入了无效状态，
通过继续输入时钟脉冲，能自动进入有效状态的，称为能自启动，否则称不能自启动。
将 3 个无效状态 101,110,111 代入状态方程计算后，获得的次态 010,010,000 均为有效状态。
例如 Q2nQ1nQ0n = 101 时,Q2n+1 = 1 · 0 · 1 = 0
Q1n+1 = 1 · 0 + 1 · 0 = 1
Q0n+1 = 1 · 1 = 0
其余同理因此，该电路能自启动。
EXIT
时序逻辑电路本章小结时序逻辑电路由触发器 和组合逻辑电路 组成,
其中触发器必不可少。时序逻辑电路的 输出不仅与输入有关，而且还与电路原来的状态有关 。时序逻辑电路的工作状态由触发器存储和表示。
EXIT
时序逻辑电路时序逻辑电路按时钟控制方式不同分为 同步时序逻辑电路 和 异步时序逻辑电路 。 前者所有触发器的时钟输入端 CP 连在一起,在同一个时钟脉冲 CP 作用下,凡具备翻转条件的触发器在同一时刻翻转 。 后者时钟脉冲 CP 只触发部分触发器,其余触发器由电路内部信号触发,
因此,其触发器的翻转不在同一输入时钟脉冲作用下同步进行 。
EXIT
时序逻辑电路时序逻辑电路分析 的关键是求出状态方程和状态转换真值表，然后由此分析时序逻辑电路的功能。
描述时序电路逻辑功能的方法有逻辑图、
状态方程、驱动方程、输出方程、状态转换真值表、状态转换图和时序图等。
EXIT
时序逻辑电路计数器 是快速记录输入脉冲个数的部件 。
按计数进制分有：二进制计数器,十进制计数器和任意进制计数器；按计数增减分有：加法计数器,减法计数器和加 /减计数器；按触发器翻转是否同步分有：同步计数器和异步计数器 。 计数器除了用于计数外,还常用于分频,定时等 。
EXIT
时序逻辑电路中规模集成计数器功能完善,使用方便灵活 。
功能表是其正确使用的依据 。 利用中规模集成计数器可很方便地构成 N 进制 (任意进制 )计数器 。 其主要方法为：
(1) 用同步 置零端或置数端 获得 N 进制计数器 。 这时应根据 SN?1 对应的二进制代码写反馈函数 。
(2)用异步 置零端或置数端 获得 N 进制计数器 。 这时应根据 SN 对应的二进制代码写 反馈函数 。
(3)当需要扩大计数器容量时,可将多片集成计数器 进行级联 。
EXIT
时序逻辑电路寄存器主要用以存放数码 。 移位寄存器不但可存放数码,还能对数码进行移位操作 。 移位寄存器有单向移位寄存器和双向移位寄存器 。 集成移位寄存器使用方便,功能全,输入和输出方式灵活,功能表是其正确使用的依据 。 移位寄存器常用于实现数据的串并行转换,构成环形计数器,扭环计数器和顺序脉冲发生器等 。
EXIT
时序逻辑电路顺序脉冲指在每个循环周期内,在时间上按一定先后顺序排列的脉冲信号 。 常用之控制某些设备按照事先规定的顺序进行运算或操作 。
