第 五 章 计 数 器引入,
电路中由两个与非门构成单脉冲发生器，计数器 74LS161对其产生的脉冲进行计数，计数结果送入字符译码器并驱动数码管，使之显示单脉冲发生器产生的脉冲个数。
脉冲发生器计数器 显示
nn QQ1
0 1 0 1 0 1 0 1 0
CP
Q1
Q2
Q0
0
0
0
0
1
0
1
0
0
1
0
1
1
1
1
1
图 （ ）
计数器各触发器的翻转不受同一个 CP 脉冲控制。
—— 异步 计数器计数器各触发器的翻转受同一个 CP 脉冲控制。
—— 同步 计数器
Q0 Q1 Q2
1,计数器的基本原理
5.1 计数器及其表示方法
2.分类
▲ 根据计数脉冲的输入方式不同可把计数器分为同步计数器 和 异步计数器 。
▲ 根据计数进制不同又可分为二进制,十进制 和 任意进制计数器 。
▲ 根据计数过程中计数的增减不同又分为加法计数,减法和可逆计数器 。
3,二进制计数器若 n=1,2,3…,则 N=2,4,8…,相应的计数器称为模 2计数器，模 4计数器和模 8计数器。
计数器的位数 n,即由 多少 个触发器组成。（ n）
计数器的模（计数容量）,最大所能计数的值 N=2n
三位二进制计数器同步二进制计数器 —— 74LS161集成计数器
（ 2） 74LS161功能表输 入 输 出
ET EP CP D0 D1 D2 D3 Q0 Q1 Q2 Q3
0 × × × × × × × ×
1 0 × × ↑ d0 d1 d2 d3
1 1 1 1 ↑ × × × ×
1 1 0 × × × × × ×
1 1 × 0 × × × × ×
0 0 0 0
d0 d1 d2 d3
计 数保 持保 持
DR LD
（ 1） 各引脚功能符号的意义,
D0~D3：并行数据预置输入端
Q0~Q3：数据输出端
ET,EP：计数控制端
CP：时钟脉冲输入端（ ↑）
C：进位端
：异步清除控制端（低电平有效）
：置数控制端（低电平有效）
DR
LD
74LS161状态图注 释 74LS161是典型的 4位二进制同步加法计数器，异步清除。同于 74161。
请问它的模是几？
◆,,ET和 EP均为高电平时，计数器处于计数状态，每输入一个 CP 脉冲，进行一次加法计数。
DR LD
（ 3） 74LS161的功能与特点
◆,异步置,0”功能。DR
波形图
0
0
0
0
1
0
1
0
LD ◆ ET和 EP是计数器控制端，
其中一个为低电平，计数器保持原态。两者均为高电平，计数器才处于计数状态。
◆,同步并行置数控制端
（低电平有效）,=0，
且 =1 时,D0~D3上数据被输出到 Q0~Q3。
LD
LD
dR
◆,,ET和 EP均为高电平时，
计数器处于计数状态，每输入一个
CP 脉冲，进行一次加法计数。
DR DL
异步二进制计数器 —— 74LS93集成计数器
74LS93是 异步 4位二进制加法计数器 。
图 5.6（ b）
二进制计数器,CP0作同步脉冲,FF0构成一个二进制计数器 ;
八进制计数器,CP1作同步脉冲,FF1,FF2,FF3构成模 8 计数器 ;
十六进制计数器,CP1端与 Q0端在外部相连,构成模 16计数器。
74LS93又称为 二 — 八 — 十六 进制计数器。
RD1,RD2为清零端，高电平有效。
4,十进制计数器同步十进制计数器 —— 74LS192集成计数器
▲ 逻辑符号 输 入 输 出
RD CU CD D0 D1 D2 D3 Q0 Q1 Q2 Q3
0 0 × × d0 d1 d2 d3
1 0 ↑ 1 × × × ×
1 0 1 ↑ × × × ×
1 0 1 1 × × × ×
× 1 × × × × × ×
d0 d1 d2 d3
加 计 数减 计 数保 持
0 0 0 0
▲ 74LS192功能表
LD
各引脚功能符号的意义,
D0~D3：并行数据输入端 Q0~Q3：数据输出端
CU：加法计数脉冲输入端 CD：减法计数脉冲输入端
RD,异步置 0 端（高电平有效）
：置数控制端（低电平有效）LD
C,加法计数时，进位输出端（低电平有效）
B,减法计数时，借位输出端（低电平有效）
▲74
LS
19
2
的时序图分析
RD,异步置 0 端。计数器复位。置零
0
0
0
0
：置数控制端（低电平有效） 。LD
1
1
1
0
CD为高电平，计数脉冲从 CU端输入。
:进位输出 ;,借位输出。
CU为高电平，计数脉冲从 CD端输入。
C B
1
0
0
1
0
0
0
0
0
0
0
0
1
0
0
1
计数开始时，先在 RD 端输入一个正脉冲，此时两个计数器均被置为 0 状态。此后在 端输入,1”,RD 端输入,0”，则计数器处于计数状态。
在个位的 74LS192(1)的 CU 端逐个输入计数脉冲 CP，个位的
74LS192开始进行加法计数。在第
10个 CP脉冲上升沿到来后，个位
74LS192的状态从 1001→0000，同时其进位输出 从 0→1。
▲ 利用 74LS192实现 100进制计数器 (想一想 )
将多个 74LS192级联可以构成高位计数器。
例如：用 两个 74LS192可以组成 100进制 计数器。
此上升沿使十位的 74LS192(2)从 0000开始计数，直到第 100
个 CP脉冲作用后，计数器由 1001 1001恢复为 0000 0000，完成一次计数循环。
LD
C
▲ 逻辑符号 ▲ 74LS90功能表复位 /置位输入 输 出
RD1 RD2 S1 S2 Q3 Q2 Q1
Q0
1
1
×
0
×
0
×
1
1
×
×
0
×
0
0
×
1
0
×
×
0
×
0
1
×
0
0
×
0 0 0 0
0 0 0 0
1 0 0 1
计 数计 数计 数计 数
RD1 RD2,当 S1 S2 = 0时,RD1 RD2 = 1计数器清零。
S1,S2,S1 S2 = 1时，计数器置,9”，即被置成 1001状态，与 CP无关。且优 先级别最高。
Q3Q2Q1Q0,输出端
▲ 引脚功能说明
CP0,CP1,双时钟输入端异步十进制计数器 —— 74LS90集成计数器
▲ 二 — 五 — 十进制计数器 74LS90
二进制计数器,FF0构成一个二进制计数器 ;
五进制计数器,FF1,FF2,FF3构成模 5异步计数器（五进制计数器） ;
8421码异步十进制计数器,时钟脉冲接 CP0,CP1端与 Q0端相连。
74LS90又称为 二 — 五 — 十 进制计数器。
5421码异步十进制计数器,时钟脉冲接 CP1,CP0端与 Q3端相连。
5,任意进制计数器同步二进制计数器异步二 -八 -十六进制计数器同步十进制计数器 异步二 -五 -十进制计数器利用已有的集成计数器构成任意进制计数器的方法通常有三种,
（ 1）直接选用已有的计数器。
例如，欲构成十进制计数器，可直接选用十进制异步计数器 74LS92。
（ 2）用两个模小的计数器串接可以构成模为两者之积的计数器。例如，用模 6和模 10计数器串接起来，
可以构成模 60计数器。
（ 3）利用反馈法改变原有计数长度这种方法是，当计数器计数到某一数值时，由电路产生的置位脉冲或复位脉冲，加到计数器预置数控制端或各个触发器清零端，使计数器恢复到起始状态，从而达到改变计数器模的目的。
74LS160 集成计数器
▲ 逻辑符号
▲ 表 5.5 74LS160的功能表输 入 输 出
EP ET CP D0 D1 D2 D3 Q0 Q1 Q2 Q 3
0 × × × × × × × ×
1 0 × × ↑ d0 d1 d2 d3
1 1 1 1 ↑ × × × ×
1 1 0 × × × × × ×
1 1 × 0 × × × × ×
0 0 0 0
d0 d1 d2 d3
计 数保 持保 持
▲ 引脚功能说明
D0~D3：并行数据输入端 Q0~Q3：数据输出端
EP,ET：计数控制端 C：进位输出端
CP,时钟输入端
：异步清除输入端
：同步并行置入控制端
DR
LD
DR LD
0 → 1 → 2 → 3 → 4 → 5
0000→0001→0010→0011→0100→0101
74LS160 集成计数器的应用举例 —— 反馈法 构成模 6计数器的四种方法例 1：反馈置 0法
0000→0001→0010→0011→0100→0101
LD DR
由此可见,N进制计数器可以利用在（ N-1）时将 变为 0 的方法构成，这种方法称为 反馈置 0法 。
LD
0 → 1 → 2 → 3 → 4 → 5
例 2：直接清 0法当计数器计到 6 时（状态 6出现时间极短）,Q2和 Q1均为 1，使 为 0，计数器立即被强迫回到 0状态，开始新的循环。
DR
+Vcc
6
· 0110
例 3：反馈预置法
0100→0101→0110→0111→1000→1001
◆ 当计数器计到状态 1001时，进位端 C 为 1，经非门为 0，置数控制端,下一个时钟到来时，将 D3 ~ D0 端的数据 0100送入计数器。此后又从 0100开始计数一直计数到 1001，又重复上述过程。这种方法称为反馈预置法。
LD = 0
例 4：反馈预置法例二
0011→0100→0101→0110→0111→1000
LD LD
图 5.12 改进的模 6计数器
DR
改进的模 6 计数器图 5.11（ d）所示方法的缺点是工作不可靠。原因是在许多情况下，各触发器的复位速度不一致，复位快的触发器复位后，立即将复位信号撤消，使复位慢的触发器来不及复位，因而造成误动作。
改进的方法是加一个基本 RS触发器，如图 5.12（ a）所示，工作波形见图
5.12（ b）。当计数器计到 6 时，基本 RS触发器置 0，使 端为 0，该 0一直持续到下一个计数脉冲的下降沿到来为止。因此计数器能可靠置 0。
DR
5.2 计数器应用实例计数器组成分频器图 5.13 PCM30/32路基群系统时钟框图通过分频的方法，利用一个高稳定的信号源产生多种频率的信号。这是数字系统中为获得各种时钟脉冲所采用的最普遍的方法。
1.一般程序分频器程序分频器是指分频比 N随预置数据而变的数控分频器，
因此，凡具有并行置数功能的计数器都可以组成程序分频器。
分频器的输入信号频率与输出信号频率之比叫做分频比 N。
图 5.14（ a）是程序分频器的一般框图，图 5.14（ b）是分频比 N=7的程序分频器的输出信号与输入信号的同步波形。由图可知，其分频比 =7。
图 5.14 程序分频器
2,M / M+1分频器
M / M+1分频器在频率合成器中经常采用，它有两种工作模式，即 M次分频和 M+1次分频模式。
码组变换器可控分频器
▲ SC=0时,M次分频；
▲ SC=1时,M+1次分频。
▲ SC=0时，码组转换器用作变补器；
▲ SC=1时，转换器用作变反器。
3,计数器用于测量脉冲频率和周期
12 tt
Nf
例如，若在 t1~t2 = 1s内，计数器的计数值 N为 1200，则脉冲频率 f = 1200Hz。
◆ 测量脉冲频率电路
t1~t2 = 10ms，计数器计数值为
12，请问脉冲频率是多少？
固定时间，求该时间内的脉冲数 —— 得到频率。
◆ 测量脉冲周期电路
f = 1MHz = 106 Hz
待测脉冲周期为多少？
求待测脉冲一个周期时间内通过的固定周期脉冲数 —— 得到周期。
T= 1/f = 1/106 Hz = 10-6S = 1uS TX
1uS
如何测得填充脉冲数？
类 型 型 号 功 能计数器 7468
74LS90
74LS92
74LS93
74LS160
74LS161
74LS162
74LS163
74LS168
74LS169
74LS190
74LS191
74LS192
74LS193
74LS196
74LS197
74LS290
74LS293
74LS390
74LS393
74LS490
74LS568
74LS569
74LS668
74LS669
74LS690
74LS691
74LS692
74LS693
74LS696
74LS697
74LS698
74LS699
双十进制计数器十进制计数器十二分频计数器
4位二进制计数器同步十进制计数器
4位二进制同步计数器（异步清除）
十进制同步计数器（同步清除）
4位二进制同步计数器（同步清除）
可预置十进制同步加 / 减计数器可预置 4位二进制同步加 /减计数器可预置十进制同步加 / 减计数器可预置 4位二进制同步加 / 减计数器可预置十进制同步加 /减计数器（双时钟）
可预置 4位二进制同步加 /减计数器（双时钟）
可预置十进制计数器可预置二进制计数器十进制计数器
4位二进制计数器双 4位十进制计数器双 4位二进制计数器（异步清除）
双 4位十进制计数器可预置十进制同步加 /减计数器（三态）
可预置二进制同步加 /减计数器（三态）
十进制同步加 /减计数器二进制同步加 /减计数器可预置十进制同步计数器 /寄存器（直接清除、三态）
可预置二进制同步计数器 /寄存器（直接清除、三态）
可预置十进制同步计数器 /寄存器（同步清除、三态）
可预置二进制同步计数器 /寄存器（同步清除、三态）
十进制同步加 /减计数器（三态、直接清除）
二进制同步加 /减计数器（三态、直接清除）
十进制同步加 /减计数器（三态、同步清除）
二进制同步加 /减计数器（三态、同步清除）
表5.6
常用计数器作 业
P114 习题五 5.4 5.5 5.6 5.7 5.8
5.6 74LS290的几种连接方式如图 5.18所示，试分析图（ a）（ b）（ c）（ d）
各为几分频电路。
图 5.18 (a) 图 5.18 (b) 图 5.18 (c) 图 5.18 (d)
原题 5.6改为：
电路中由两个与非门构成单脉冲发生器，计数器 74LS161对其产生的脉冲进行计数，计数结果送入字符译码器并驱动数码管，使之显示单脉冲发生器产生的脉冲个数。
脉冲发生器计数器 显示
nn QQ1
0 1 0 1 0 1 0 1 0
CP
Q1
Q2
Q0
0
0
0
0
1
0
1
0
0
1
0
1
1
1
1
1
图 （ ）
计数器各触发器的翻转不受同一个 CP 脉冲控制。
—— 异步 计数器计数器各触发器的翻转受同一个 CP 脉冲控制。
—— 同步 计数器
Q0 Q1 Q2
1,计数器的基本原理
5.1 计数器及其表示方法
2.分类
▲ 根据计数脉冲的输入方式不同可把计数器分为同步计数器 和 异步计数器 。
▲ 根据计数进制不同又可分为二进制,十进制 和 任意进制计数器 。
▲ 根据计数过程中计数的增减不同又分为加法计数,减法和可逆计数器 。
3,二进制计数器若 n=1,2,3…,则 N=2,4,8…,相应的计数器称为模 2计数器，模 4计数器和模 8计数器。
计数器的位数 n,即由 多少 个触发器组成。（ n）
计数器的模（计数容量）,最大所能计数的值 N=2n
三位二进制计数器同步二进制计数器 —— 74LS161集成计数器
（ 2） 74LS161功能表输 入 输 出
ET EP CP D0 D1 D2 D3 Q0 Q1 Q2 Q3
0 × × × × × × × ×
1 0 × × ↑ d0 d1 d2 d3
1 1 1 1 ↑ × × × ×
1 1 0 × × × × × ×
1 1 × 0 × × × × ×
0 0 0 0
d0 d1 d2 d3
计 数保 持保 持
DR LD
（ 1） 各引脚功能符号的意义,
D0~D3：并行数据预置输入端
Q0~Q3：数据输出端
ET,EP：计数控制端
CP：时钟脉冲输入端（ ↑）
C：进位端
：异步清除控制端（低电平有效）
：置数控制端（低电平有效）
DR
LD
74LS161状态图注 释 74LS161是典型的 4位二进制同步加法计数器，异步清除。同于 74161。
请问它的模是几？
◆,,ET和 EP均为高电平时，计数器处于计数状态，每输入一个 CP 脉冲，进行一次加法计数。
DR LD
（ 3） 74LS161的功能与特点
◆,异步置,0”功能。DR
波形图
0
0
0
0
1
0
1
0
LD ◆ ET和 EP是计数器控制端，
其中一个为低电平，计数器保持原态。两者均为高电平，计数器才处于计数状态。
◆,同步并行置数控制端
（低电平有效）,=0，
且 =1 时,D0~D3上数据被输出到 Q0~Q3。
LD
LD
dR
◆,,ET和 EP均为高电平时，
计数器处于计数状态，每输入一个
CP 脉冲，进行一次加法计数。
DR DL
异步二进制计数器 —— 74LS93集成计数器
74LS93是 异步 4位二进制加法计数器 。
图 5.6（ b）
二进制计数器,CP0作同步脉冲,FF0构成一个二进制计数器 ;
八进制计数器,CP1作同步脉冲,FF1,FF2,FF3构成模 8 计数器 ;
十六进制计数器,CP1端与 Q0端在外部相连,构成模 16计数器。
74LS93又称为 二 — 八 — 十六 进制计数器。
RD1,RD2为清零端，高电平有效。
4,十进制计数器同步十进制计数器 —— 74LS192集成计数器
▲ 逻辑符号 输 入 输 出
RD CU CD D0 D1 D2 D3 Q0 Q1 Q2 Q3
0 0 × × d0 d1 d2 d3
1 0 ↑ 1 × × × ×
1 0 1 ↑ × × × ×
1 0 1 1 × × × ×
× 1 × × × × × ×
d0 d1 d2 d3
加 计 数减 计 数保 持
0 0 0 0
▲ 74LS192功能表
LD
各引脚功能符号的意义,
D0~D3：并行数据输入端 Q0~Q3：数据输出端
CU：加法计数脉冲输入端 CD：减法计数脉冲输入端
RD,异步置 0 端（高电平有效）
：置数控制端（低电平有效）LD
C,加法计数时，进位输出端（低电平有效）
B,减法计数时，借位输出端（低电平有效）
▲74
LS
19
2
的时序图分析
RD,异步置 0 端。计数器复位。置零
0
0
0
0
：置数控制端（低电平有效） 。LD
1
1
1
0
CD为高电平，计数脉冲从 CU端输入。
:进位输出 ;,借位输出。
CU为高电平，计数脉冲从 CD端输入。
C B
1
0
0
1
0
0
0
0
0
0
0
0
1
0
0
1
计数开始时，先在 RD 端输入一个正脉冲，此时两个计数器均被置为 0 状态。此后在 端输入,1”,RD 端输入,0”，则计数器处于计数状态。
在个位的 74LS192(1)的 CU 端逐个输入计数脉冲 CP，个位的
74LS192开始进行加法计数。在第
10个 CP脉冲上升沿到来后，个位
74LS192的状态从 1001→0000，同时其进位输出 从 0→1。
▲ 利用 74LS192实现 100进制计数器 (想一想 )
将多个 74LS192级联可以构成高位计数器。
例如：用 两个 74LS192可以组成 100进制 计数器。
此上升沿使十位的 74LS192(2)从 0000开始计数，直到第 100
个 CP脉冲作用后，计数器由 1001 1001恢复为 0000 0000，完成一次计数循环。
LD
C
▲ 逻辑符号 ▲ 74LS90功能表复位 /置位输入 输 出
RD1 RD2 S1 S2 Q3 Q2 Q1
Q0
1
1
×
0
×
0
×
1
1
×
×
0
×
0
0
×
1
0
×
×
0
×
0
1
×
0
0
×
0 0 0 0
0 0 0 0
1 0 0 1
计 数计 数计 数计 数
RD1 RD2,当 S1 S2 = 0时,RD1 RD2 = 1计数器清零。
S1,S2,S1 S2 = 1时，计数器置,9”，即被置成 1001状态，与 CP无关。且优 先级别最高。
Q3Q2Q1Q0,输出端
▲ 引脚功能说明
CP0,CP1,双时钟输入端异步十进制计数器 —— 74LS90集成计数器
▲ 二 — 五 — 十进制计数器 74LS90
二进制计数器,FF0构成一个二进制计数器 ;
五进制计数器,FF1,FF2,FF3构成模 5异步计数器（五进制计数器） ;
8421码异步十进制计数器,时钟脉冲接 CP0,CP1端与 Q0端相连。
74LS90又称为 二 — 五 — 十 进制计数器。
5421码异步十进制计数器,时钟脉冲接 CP1,CP0端与 Q3端相连。
5,任意进制计数器同步二进制计数器异步二 -八 -十六进制计数器同步十进制计数器 异步二 -五 -十进制计数器利用已有的集成计数器构成任意进制计数器的方法通常有三种,
（ 1）直接选用已有的计数器。
例如，欲构成十进制计数器，可直接选用十进制异步计数器 74LS92。
（ 2）用两个模小的计数器串接可以构成模为两者之积的计数器。例如，用模 6和模 10计数器串接起来，
可以构成模 60计数器。
（ 3）利用反馈法改变原有计数长度这种方法是，当计数器计数到某一数值时，由电路产生的置位脉冲或复位脉冲，加到计数器预置数控制端或各个触发器清零端，使计数器恢复到起始状态，从而达到改变计数器模的目的。
74LS160 集成计数器
▲ 逻辑符号
▲ 表 5.5 74LS160的功能表输 入 输 出
EP ET CP D0 D1 D2 D3 Q0 Q1 Q2 Q 3
0 × × × × × × × ×
1 0 × × ↑ d0 d1 d2 d3
1 1 1 1 ↑ × × × ×
1 1 0 × × × × × ×
1 1 × 0 × × × × ×
0 0 0 0
d0 d1 d2 d3
计 数保 持保 持
▲ 引脚功能说明
D0~D3：并行数据输入端 Q0~Q3：数据输出端
EP,ET：计数控制端 C：进位输出端
CP,时钟输入端
：异步清除输入端
：同步并行置入控制端
DR
LD
DR LD
0 → 1 → 2 → 3 → 4 → 5
0000→0001→0010→0011→0100→0101
74LS160 集成计数器的应用举例 —— 反馈法 构成模 6计数器的四种方法例 1：反馈置 0法
0000→0001→0010→0011→0100→0101
LD DR
由此可见,N进制计数器可以利用在（ N-1）时将 变为 0 的方法构成，这种方法称为 反馈置 0法 。
LD
0 → 1 → 2 → 3 → 4 → 5
例 2：直接清 0法当计数器计到 6 时（状态 6出现时间极短）,Q2和 Q1均为 1，使 为 0，计数器立即被强迫回到 0状态，开始新的循环。
DR
+Vcc
6
· 0110
例 3：反馈预置法
0100→0101→0110→0111→1000→1001
◆ 当计数器计到状态 1001时，进位端 C 为 1，经非门为 0，置数控制端,下一个时钟到来时，将 D3 ~ D0 端的数据 0100送入计数器。此后又从 0100开始计数一直计数到 1001，又重复上述过程。这种方法称为反馈预置法。
LD = 0
例 4：反馈预置法例二
0011→0100→0101→0110→0111→1000
LD LD
图 5.12 改进的模 6计数器
DR
改进的模 6 计数器图 5.11（ d）所示方法的缺点是工作不可靠。原因是在许多情况下，各触发器的复位速度不一致，复位快的触发器复位后，立即将复位信号撤消，使复位慢的触发器来不及复位，因而造成误动作。
改进的方法是加一个基本 RS触发器，如图 5.12（ a）所示，工作波形见图
5.12（ b）。当计数器计到 6 时，基本 RS触发器置 0，使 端为 0，该 0一直持续到下一个计数脉冲的下降沿到来为止。因此计数器能可靠置 0。
DR
5.2 计数器应用实例计数器组成分频器图 5.13 PCM30/32路基群系统时钟框图通过分频的方法，利用一个高稳定的信号源产生多种频率的信号。这是数字系统中为获得各种时钟脉冲所采用的最普遍的方法。
1.一般程序分频器程序分频器是指分频比 N随预置数据而变的数控分频器，
因此，凡具有并行置数功能的计数器都可以组成程序分频器。
分频器的输入信号频率与输出信号频率之比叫做分频比 N。
图 5.14（ a）是程序分频器的一般框图，图 5.14（ b）是分频比 N=7的程序分频器的输出信号与输入信号的同步波形。由图可知，其分频比 =7。
图 5.14 程序分频器
2,M / M+1分频器
M / M+1分频器在频率合成器中经常采用，它有两种工作模式，即 M次分频和 M+1次分频模式。
码组变换器可控分频器
▲ SC=0时,M次分频；
▲ SC=1时,M+1次分频。
▲ SC=0时，码组转换器用作变补器；
▲ SC=1时，转换器用作变反器。
3,计数器用于测量脉冲频率和周期
12 tt
Nf
例如，若在 t1~t2 = 1s内，计数器的计数值 N为 1200，则脉冲频率 f = 1200Hz。
◆ 测量脉冲频率电路
t1~t2 = 10ms，计数器计数值为
12，请问脉冲频率是多少？
固定时间，求该时间内的脉冲数 —— 得到频率。
◆ 测量脉冲周期电路
f = 1MHz = 106 Hz
待测脉冲周期为多少？
求待测脉冲一个周期时间内通过的固定周期脉冲数 —— 得到周期。
T= 1/f = 1/106 Hz = 10-6S = 1uS TX
1uS
如何测得填充脉冲数？
类 型 型 号 功 能计数器 7468
74LS90
74LS92
74LS93
74LS160
74LS161
74LS162
74LS163
74LS168
74LS169
74LS190
74LS191
74LS192
74LS193
74LS196
74LS197
74LS290
74LS293
74LS390
74LS393
74LS490
74LS568
74LS569
74LS668
74LS669
74LS690
74LS691
74LS692
74LS693
74LS696
74LS697
74LS698
74LS699
双十进制计数器十进制计数器十二分频计数器
4位二进制计数器同步十进制计数器
4位二进制同步计数器（异步清除）
十进制同步计数器（同步清除）
4位二进制同步计数器（同步清除）
可预置十进制同步加 / 减计数器可预置 4位二进制同步加 /减计数器可预置十进制同步加 / 减计数器可预置 4位二进制同步加 / 减计数器可预置十进制同步加 /减计数器（双时钟）
可预置 4位二进制同步加 /减计数器（双时钟）
可预置十进制计数器可预置二进制计数器十进制计数器
4位二进制计数器双 4位十进制计数器双 4位二进制计数器（异步清除）
双 4位十进制计数器可预置十进制同步加 /减计数器（三态）
可预置二进制同步加 /减计数器（三态）
十进制同步加 /减计数器二进制同步加 /减计数器可预置十进制同步计数器 /寄存器（直接清除、三态）
可预置二进制同步计数器 /寄存器（直接清除、三态）
可预置十进制同步计数器 /寄存器（同步清除、三态）
可预置二进制同步计数器 /寄存器（同步清除、三态）
十进制同步加 /减计数器（三态、直接清除）
二进制同步加 /减计数器（三态、直接清除）
十进制同步加 /减计数器（三态、同步清除）
二进制同步加 /减计数器（三态、同步清除）
表5.6
常用计数器作 业
P114 习题五 5.4 5.5 5.6 5.7 5.8
5.6 74LS290的几种连接方式如图 5.18所示，试分析图（ a）（ b）（ c）（ d）
各为几分频电路。
图 5.18 (a) 图 5.18 (b) 图 5.18 (c) 图 5.18 (d)
原题 5.6改为：
