第 6 章 寄 存 器
6.1 寄存器的功能与使用方法
6.1.1基本寄存器 6.1.2移位寄存器
6.2 寄存器应用实例
6.3 寄存器 IC简介
6.2.1 产生序列信号 6.2.2 用移位寄存器计数
6.2.3 用移位寄存器分频内 容 提 要
0
0
0
0
0 (S0) 1 (S1)
0
0
0
0
1
1
1
1
1
1
1
1
“0”
“1”
6.1 寄存器的功能与使用方法
1,基本寄存器 —— 只具有并行输入和输出功能的寄存器。
超市寄存箱 数电寄存器
1）临时性 1）暂时性 ID
R
CI
Q0
Q0
D0
2）一箱一物性 2）一触发器一信号
ID
R
CI
ID
R
CI
ID
R
CI
Q1
Q1
D1
Q2
Q2
D2
Q3
Q3
D3
FF0
FF1
FF2
FF3
1CP
1RD
3）统一工作脉冲
4）清零
◆ CP 上升沿 时，且 =1,输入端 D0-D3送入寄存器。
RD
RD◆ =0异步清零。
◆ CP不为上升沿时,=1,寄存器保持不变。RD
2,移位寄存器图 6.5 单向右移寄存器同步,各触发器共用一个时钟信号，属于同步时序电路。
移位,前一 D触发器的输出 Q，作为下一 D触发器的输入 D端。
右移,左 边触发器的 输出 Q，与 右 边触发器的 输入 D端相连。
左移,右边触发器的输出 Q，与左边触发器的输入 D端相连。
单向右移寄存器清零移位并入并出,IE允许输入控制端串入 串出 /串入并出状态表输 入 现 态 次 态注 释D
I CP
1 ↑
1 ↑
1 ↑
1 ↑
0 0 0 0
1 0 0 0
1 1 0 0
1 1 1 0
1 0 0 0
1 1 0 0
1 1 1 0
1 1 1 1
连续输入 4个 1
0 ↑
0 ↑
0 ↑
0 ↑
1 1 1 1
0 1 1 1
0 0 1 1
0 0 0 1
0 1 1 1
0 0 1 1
0 0 0 1
0 0 0 0
连续输入 4个 0
nQ0 nQ1 nQ2 nQ3 10?nQ 11?nQ 12?nQ 13?nQ
4位右移移位寄存器的状态表三点说明
▲ 单向移位寄存器中的数码，在 CP脉冲操作下，可以依次右移或左移；
▲ n位单向移位寄存器可以寄存 n位二进制数码。 n个 CP脉冲即可完成 n位串行输入，又可从 Q0~Qn-1端得到并行的 n位二进制数码。再用 n个 CP脉冲又可实现串行输出操作；
▲ 若串行输入端状态为 0，则 n个 CP脉冲后，寄存器便被清零。
3,双向移位寄存器 —— 4位双向移位寄存器 74LS194
MR
输 入 输 出
S1 S0 CP DSL DSR Di Q0 Q1 Q2 Q3
0 × × × × × ×
1 × × 0 × × ×
1 1 1 ↑ × × di
1 0 1 ↑ × 1 ×
1 0 1 ↑ × 0 ×
1 1 0 ↑ 1 × ×
1 1 0 ↑ 0 × ×
1 0 0 × × × ×
0 0 0 0
74LS194功能表
DSR:右移串行数据输入端
DSL:左移串行数据输入端
D0~D3:并行数据输入端
Q0~Q3:数据输出端
DR
nQ0 nQ1 nQ2 nQ3
nQ0 nQ1 nQ2 nQ3
D0 D1 D2 D3
nQ0 nQ1 nQ21
nQ0 nQ1 nQ20
nQ1 nQ2 nQ3 0
nQ1 nQ2 nQ3 1
CP,时钟输入端（上升沿有效）
S0,S1:工作方式控制端
,数据清 0输入端（低电平清 0）RD
并行输入左移左移保持
0
0
0
0
0 (S0) 1 (S1)
0
0
0
0
1
1
1
1
1
1
1
1
“0”
“1”
6.2 移位寄存器应用实例一 —— 序列脉冲产生电路序列脉冲发生器输出波形
1.电路是左移还是右移（看哪里）?
3.左（右）移的初始串行输入 值从哪来，最初是,0”还是,1”?
2.RD复位后,Q0～ Q3为何值?
4.清零后，第一个 CP上升沿来临后，
Q0～ Q3为何值？
5,Q3端输出的序列脉冲是什么？
0 0 0 0 1 1 1 1
“0”
“1”
0
0
0
0
1
产生序列信号的关键,是从移位寄存器的输出端引出一个反馈信号送至串行输入端。 n 位移位寄存器构成的序列信号发生器产生的序列信号的最大长度 P=2n。
4 位移位寄存器构成的序列信号发生器产生的序列信号的最大长度是多少？
移位型序列信号发生器原理图图中的反馈逻辑电路由各种门电路构成，
其输入为移位寄存器的 4
个输出端，其输出直接送串行数据输入端。选择合适的反馈组合，可以得到不同长度，不同数值的序列信号。
在图 6.7中，如果我们从 Q0～ Q3中取出数据，并对数据进行译码，如图 6.10
所示，则电路成为一种计数器。
6.2.2移位 寄存器应用实例二 ——计数图 6.10 用移位寄存器构成的计数器电路清零以后，随着计数脉冲的到来，数据右移,Q3Q2Q1Q0的数据依次为：
● 原理概述
0000→0001→0011→0111
↑ ↓
1000←1100←1110←1111
共有 8种不同的状态，并且构成一个循环。接在寄存器后面的译码器可以对这 8种状态译码，得到 0～ 7
共 8个数字，显然，上述电路构成 8
进制计数器。
计数前，如果不清零，由于随机性，随着计数脉冲的到来,Q3Q2Q1Q0 的状态可能进入如下的循环,0100→1001→0010→0101→ 1011→0110→1101→1010
原来的译码器无法对这八种状态译码，我们把这种循环称为无效循环。因此，
不允许寄存器工作在这种循环状态。
● 改进电路由寄存器构成的计数器的一般电路如图 6.11所示。
图 6.11 由移位寄存器构成的计数器的一般电路为了方便，图 6.11中的寄存器仍采用 4位双向移位寄存器 74LS194。显然可以将图 6.11扩展到任意位，采用任意型号的移位寄存器。选择合适的反馈逻辑，可以得到不同长度的计数器。由 n
位寄存器构成的计数器的最大长度为
N=2n-1
当 n=4时，反馈逻辑表达式为
0313SR QQ,QQD
0313SR,QQQQD
0313SR,QQQQ
0313SR,QQQQD
当 n=8时，反馈逻辑表达式为
12373457SR,QQQQQQQQD
6.2.3移位寄存器应用实例三 ——分频在数字系统中，常常需要获得不同频率的时钟或基准信号，其方法一般是对系统主时钟信号进行分频。在计数器一章中，我们已讨论了利用计数器实现
n分频。既然寄存器可以构成计数器，利用移位寄存器也可以实现分频，包括可编程分频。
◆ 固定比分频器从序列信号发生器的 Q3的输出波形，不难发现,Q3 波形的频率恰为时钟波形频率的 1/8。显然采用不同的反馈逻辑，可以构成不同的固定比分频器。
图 6..8 序列脉冲发生器输出波形
◆ 可编程分频器由移位寄存器构成的可编程分频器实用电路
1.S1和 S0分别受谁控制？
3.Q0（ 2） =1时，功能？
2.Q0（ 2） =0时,S1/S0? 功能？
4.左移时的 DSL数据来自哪里？
如何移？
5,ABC=011,输出的序列脉冲是什么？
0
1
1
0
0
0
0
0
0
0
0
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
从 Q0（ 2）输出的数据为：
“0”
“1”
0 1 1 1 0
1
x
X
X
1
4分频波形小结,74LS138译码器地址输入端 A2A1A0（ CBA）的取值，决定了分频比，将 CBA代表的二进制数转换成十进制数再加 1，即为分频系数。
6.3 常用寄存器 IC简介在数字集成器件中，无论是 TTL电路还是 CMOS 电路，均有多种形式与功能的寄存器，对各种常用接寄存器列表如表 6.6
表 6.6 常用寄存器简介类 型 型号（ 74,54系列） 功 能移位寄存器
164
165
166
194
195
299
589
595
597
8位移位寄存器（串行输入、并行输出）
8位移位寄存器（并行输入、串行输出）
8位移位寄存器（串并行输入、串行输出）
4位双向移位寄存器（并行存储）
4位双向移位寄存器（并行存储,J,K输入）
8位双向移位寄存器（ 3S）
8位移位寄存器（ 3S、并行输入、串行输出）
8位移位寄存器（ 3S、串行输入、串并行输出、输入锁存）
8位移位寄存器（串并行输入、串行输出、输入锁存）
锁存器
173
174
175
259
273
373
374
533
534
563
564
573
574
4位 D寄存器（ 3S）
6D锁存器（上升沿触发）
4D锁存器（上升沿触发）
8位可寻址锁存器（电平触发）
8D锁存器（上升沿触发）
8D锁存器（ 3S、高电平触发）
8D锁存器（ 3S、上升沿触发）
8D锁存器（ 3S、高电平触发,Q非端输出）
8D锁存器（ 3S、上升沿触发,Q非端输出）
8D锁存器（ 3S、高电平,Q非端输出）
8D锁存器（ 3S、上升沿触发,Q非端输出）
8D锁存器（ 3S、高电平触发）
8D锁存器（ 3S、上升沿触发）
作 业
P130 6.3
6.1 寄存器的功能与使用方法
6.1.1基本寄存器 6.1.2移位寄存器
6.2 寄存器应用实例
6.3 寄存器 IC简介
6.2.1 产生序列信号 6.2.2 用移位寄存器计数
6.2.3 用移位寄存器分频内 容 提 要
0
0
0
0
0 (S0) 1 (S1)
0
0
0
0
1
1
1
1
1
1
1
1
“0”
“1”
6.1 寄存器的功能与使用方法
1,基本寄存器 —— 只具有并行输入和输出功能的寄存器。
超市寄存箱 数电寄存器
1）临时性 1）暂时性 ID
R
CI
Q0
Q0
D0
2）一箱一物性 2）一触发器一信号
ID
R
CI
ID
R
CI
ID
R
CI
Q1
Q1
D1
Q2
Q2
D2
Q3
Q3
D3
FF0
FF1
FF2
FF3
1CP
1RD
3）统一工作脉冲
4）清零
◆ CP 上升沿 时，且 =1,输入端 D0-D3送入寄存器。
RD
RD◆ =0异步清零。
◆ CP不为上升沿时,=1,寄存器保持不变。RD
2,移位寄存器图 6.5 单向右移寄存器同步,各触发器共用一个时钟信号，属于同步时序电路。
移位,前一 D触发器的输出 Q，作为下一 D触发器的输入 D端。
右移,左 边触发器的 输出 Q，与 右 边触发器的 输入 D端相连。
左移,右边触发器的输出 Q，与左边触发器的输入 D端相连。
单向右移寄存器清零移位并入并出,IE允许输入控制端串入 串出 /串入并出状态表输 入 现 态 次 态注 释D
I CP
1 ↑
1 ↑
1 ↑
1 ↑
0 0 0 0
1 0 0 0
1 1 0 0
1 1 1 0
1 0 0 0
1 1 0 0
1 1 1 0
1 1 1 1
连续输入 4个 1
0 ↑
0 ↑
0 ↑
0 ↑
1 1 1 1
0 1 1 1
0 0 1 1
0 0 0 1
0 1 1 1
0 0 1 1
0 0 0 1
0 0 0 0
连续输入 4个 0
nQ0 nQ1 nQ2 nQ3 10?nQ 11?nQ 12?nQ 13?nQ
4位右移移位寄存器的状态表三点说明
▲ 单向移位寄存器中的数码，在 CP脉冲操作下，可以依次右移或左移；
▲ n位单向移位寄存器可以寄存 n位二进制数码。 n个 CP脉冲即可完成 n位串行输入，又可从 Q0~Qn-1端得到并行的 n位二进制数码。再用 n个 CP脉冲又可实现串行输出操作；
▲ 若串行输入端状态为 0，则 n个 CP脉冲后，寄存器便被清零。
3,双向移位寄存器 —— 4位双向移位寄存器 74LS194
MR
输 入 输 出
S1 S0 CP DSL DSR Di Q0 Q1 Q2 Q3
0 × × × × × ×
1 × × 0 × × ×
1 1 1 ↑ × × di
1 0 1 ↑ × 1 ×
1 0 1 ↑ × 0 ×
1 1 0 ↑ 1 × ×
1 1 0 ↑ 0 × ×
1 0 0 × × × ×
0 0 0 0
74LS194功能表
DSR:右移串行数据输入端
DSL:左移串行数据输入端
D0~D3:并行数据输入端
Q0~Q3:数据输出端
DR
nQ0 nQ1 nQ2 nQ3
nQ0 nQ1 nQ2 nQ3
D0 D1 D2 D3
nQ0 nQ1 nQ21
nQ0 nQ1 nQ20
nQ1 nQ2 nQ3 0
nQ1 nQ2 nQ3 1
CP,时钟输入端（上升沿有效）
S0,S1:工作方式控制端
,数据清 0输入端（低电平清 0）RD
并行输入左移左移保持
0
0
0
0
0 (S0) 1 (S1)
0
0
0
0
1
1
1
1
1
1
1
1
“0”
“1”
6.2 移位寄存器应用实例一 —— 序列脉冲产生电路序列脉冲发生器输出波形
1.电路是左移还是右移（看哪里）?
3.左（右）移的初始串行输入 值从哪来，最初是,0”还是,1”?
2.RD复位后,Q0～ Q3为何值?
4.清零后，第一个 CP上升沿来临后，
Q0～ Q3为何值？
5,Q3端输出的序列脉冲是什么？
0 0 0 0 1 1 1 1
“0”
“1”
0
0
0
0
1
产生序列信号的关键,是从移位寄存器的输出端引出一个反馈信号送至串行输入端。 n 位移位寄存器构成的序列信号发生器产生的序列信号的最大长度 P=2n。
4 位移位寄存器构成的序列信号发生器产生的序列信号的最大长度是多少？
移位型序列信号发生器原理图图中的反馈逻辑电路由各种门电路构成，
其输入为移位寄存器的 4
个输出端，其输出直接送串行数据输入端。选择合适的反馈组合，可以得到不同长度，不同数值的序列信号。
在图 6.7中，如果我们从 Q0～ Q3中取出数据，并对数据进行译码，如图 6.10
所示，则电路成为一种计数器。
6.2.2移位 寄存器应用实例二 ——计数图 6.10 用移位寄存器构成的计数器电路清零以后，随着计数脉冲的到来，数据右移,Q3Q2Q1Q0的数据依次为：
● 原理概述
0000→0001→0011→0111
↑ ↓
1000←1100←1110←1111
共有 8种不同的状态，并且构成一个循环。接在寄存器后面的译码器可以对这 8种状态译码，得到 0～ 7
共 8个数字，显然，上述电路构成 8
进制计数器。
计数前，如果不清零，由于随机性，随着计数脉冲的到来,Q3Q2Q1Q0 的状态可能进入如下的循环,0100→1001→0010→0101→ 1011→0110→1101→1010
原来的译码器无法对这八种状态译码，我们把这种循环称为无效循环。因此，
不允许寄存器工作在这种循环状态。
● 改进电路由寄存器构成的计数器的一般电路如图 6.11所示。
图 6.11 由移位寄存器构成的计数器的一般电路为了方便，图 6.11中的寄存器仍采用 4位双向移位寄存器 74LS194。显然可以将图 6.11扩展到任意位，采用任意型号的移位寄存器。选择合适的反馈逻辑，可以得到不同长度的计数器。由 n
位寄存器构成的计数器的最大长度为
N=2n-1
当 n=4时，反馈逻辑表达式为
0313SR QQ,QQD
0313SR,QQQQD
0313SR,QQQQ
0313SR,QQQQD
当 n=8时，反馈逻辑表达式为
12373457SR,QQQQQQQQD
6.2.3移位寄存器应用实例三 ——分频在数字系统中，常常需要获得不同频率的时钟或基准信号，其方法一般是对系统主时钟信号进行分频。在计数器一章中，我们已讨论了利用计数器实现
n分频。既然寄存器可以构成计数器，利用移位寄存器也可以实现分频，包括可编程分频。
◆ 固定比分频器从序列信号发生器的 Q3的输出波形，不难发现,Q3 波形的频率恰为时钟波形频率的 1/8。显然采用不同的反馈逻辑，可以构成不同的固定比分频器。
图 6..8 序列脉冲发生器输出波形
◆ 可编程分频器由移位寄存器构成的可编程分频器实用电路
1.S1和 S0分别受谁控制？
3.Q0（ 2） =1时，功能？
2.Q0（ 2） =0时,S1/S0? 功能？
4.左移时的 DSL数据来自哪里？
如何移？
5,ABC=011,输出的序列脉冲是什么？
0
1
1
0
0
0
0
0
0
0
0
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
从 Q0（ 2）输出的数据为：
“0”
“1”
0 1 1 1 0
1
x
X
X
1
4分频波形小结,74LS138译码器地址输入端 A2A1A0（ CBA）的取值，决定了分频比，将 CBA代表的二进制数转换成十进制数再加 1，即为分频系数。
6.3 常用寄存器 IC简介在数字集成器件中，无论是 TTL电路还是 CMOS 电路，均有多种形式与功能的寄存器，对各种常用接寄存器列表如表 6.6
表 6.6 常用寄存器简介类 型 型号（ 74,54系列） 功 能移位寄存器
164
165
166
194
195
299
589
595
597
8位移位寄存器（串行输入、并行输出）
8位移位寄存器（并行输入、串行输出）
8位移位寄存器（串并行输入、串行输出）
4位双向移位寄存器（并行存储）
4位双向移位寄存器（并行存储,J,K输入）
8位双向移位寄存器（ 3S）
8位移位寄存器（ 3S、并行输入、串行输出）
8位移位寄存器（ 3S、串行输入、串并行输出、输入锁存）
8位移位寄存器（串并行输入、串行输出、输入锁存）
锁存器
173
174
175
259
273
373
374
533
534
563
564
573
574
4位 D寄存器（ 3S）
6D锁存器（上升沿触发）
4D锁存器（上升沿触发）
8位可寻址锁存器（电平触发）
8D锁存器（上升沿触发）
8D锁存器（ 3S、高电平触发）
8D锁存器（ 3S、上升沿触发）
8D锁存器（ 3S、高电平触发,Q非端输出）
8D锁存器（ 3S、上升沿触发,Q非端输出）
8D锁存器（ 3S、高电平,Q非端输出）
8D锁存器（ 3S、上升沿触发,Q非端输出）
8D锁存器（ 3S、高电平触发）
8D锁存器（ 3S、上升沿触发）
作 业
P130 6.3
