第六章 时序逻辑电路
6.2 时序逻辑电路的一般分析方法
6.3 计数器
6.4 数码寄存器与移位寄存器
6.5 时序逻辑电路的设计方法
6.1 时序逻辑电路的基本概念
6.1 时序逻辑电路的基本概念
组合电路
触发器
电路
X 1
X i
Z
1
Z
j
Q
1
Q
m
D
1
D
m
?
?
?
?
输入
信号 信号
输出
触发器
触发器
输入信号
输出信号
CP
一, 时序逻辑电路的结构及特点
时序逻辑电路 ————任何一个时刻的输出状态不仅取决于当时的
输入信号, 还与电路的原状态有关 。
时序电路的特点,（ 1） 含有记忆元件 （ 最常用的是触发器 ） 。
（ 2） 具有反馈通道 。
一, 分析时序逻辑电路的一般步骤
1,由逻辑图写出下列各逻辑方程式：
（ 1） 各触发器的时钟方程 。
（ 2） 时序电路的输出方程 。
（ 3） 各触发器的驱动方程 。
2,将驱动方程代入相应触发器的特性方程, 求得时序逻辑电路
的状态方程 。
3,根据状态方程和输出方程, 列出该时序电路的状态表, 画出
状态图或时序图 。
4,根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功
能 。
6.2 时序逻辑电路的一般分析方法
二、同步时序逻辑电路的分析举例
例 6.2.1,试分析如图所示的时序逻辑电路 。
解：该电路为同步时序逻辑电路, 时钟方程可以不写 。
（ 1） 写出输出方程,nn QQXZ
01 )( ???
nQXJ 10 ?? 10 ?K
nQXJ 01 ?? 11 ?K
（ 2）写出驱动方程：
0
=1
1K
1J
1
=1 ┌
1K
=11J
Z
1
CP
┌
X
0
┌
Q
C1
Q
1
1
FF
& C1
FF
┌
（ 3）写出 JK触发器的特性方程，然后将各驱动方程代入 JK触发器的
特性方程，得各触发器的次态方程：
（ 4） 作状态转换表及状态图
① 当 X=0时：触发器的次态方程简化为：
作出 X=0的状态表：
nnnnn QQXQKQJQ 01000010 )( ?????
nnnnn QQXQKQJQ 10111111 ) ?????? (
nnn QQQ 0110 ??
nnn QQQ 1011 ??输出方程简化为：
nn QQZ 01?
现 态 次 态 输 出
Q1 n Q0 n Q1 n+1 Q0 n+1 Z
0 0 0 1
0 1
1 0
0
1 0
0 0
0
1
X = 0 时的状态图
/1
Q
/0
Q
/0
0
01 10
1
00
nn QQXZ 01 )( ???
nQXJ 10 ?? 10 ?K nQXJ 01 ?? 11 ?K
② 当 X=1时：触发器的次态方程简化为：
作出 X=1的状态表：
将 X=0与 X=1的状态图合并起来得完整的状态图。
nnn QQQ 0110 ?? nnn QQQ 1011 ??
输出方程简化为：
nn QQZ 01?
各触发器的次态方程,nnnnn QQXQKQJQ
01000010 )( ?????
nnnnn QQXQKQJQ 10111111 ) ?????? (
现 态 次 态 输 出
Q1 n Q0 n Q1 n+1 Q0 n+1 Z
0 0 1 0
1 0
0 1
1
0 1
0 0
0
0
X = 1 时的状态图
/0
00 10
/0
Q
01
01
/1
Q
1/ 0
01
0/ 1
1/ 1
0/ 0
00
0/ 0
10
1/ 0
完整的状态图
nn QQXZ 01 )( ???
根据状态表或状态图，
可画出在 CP脉冲作用下电路的时序图。
（ 5）画时序波形图。
1/ 0
01
0/ 1
1/ 1
0/ 0
00
0/ 0
10
1/ 0
X
CP
1 2 3 4 5 6
0
Q
Z
1
Q
（ 6） 逻辑功能分析：
当 X=1时, 按照减 1规律
从 10→ 01→ 00→ 10循环变化,
并每当转换为 00状态 （ 最小数 ） 时,
输出 Z=1。
该电路一共有 3个状态 00,01,10。
当 X=0时, 按照加 1规律从 00→ 01→ 10→ 00循环变化,
并每当转换为 10状态 （ 最大数 ） 时, 输出 Z=1。
所以该电路是一个可控的
3进制计数器。
1/ 0
01
0/ 1
1/ 1
0/ 0
00
0/ 0
10
1/ 0
完整的状态图
CP1=Q0 （ 当 FF0的 Q0由 0→ 1时, Q1才可能改变状态 。 ）
三, 异步时序逻辑电路的分析举例
例 6.2.2,试分析如图所示的时序逻辑电路
该电路为异步时序逻辑电路 。 具体分析如下：
（ 1） 写出各逻辑方程式 。
① 时钟方程：
CP0=CP （ 时钟脉冲源的上升沿触发 。 ）
C1
FF
0
∧
1D
1
FF
C1 ∧
1D
CP
0
QQ
1
Z
&
② 输出方程：
③ 各触发器的驱动方程：
（ 3）作状态转换表。
（ 2）将各驱动方程代入 D触发器的特性方程，得各触发器的次态方程：
nn QDQ 0010 ???
（ CP由 0→1时此式有效）
1111 nn QDQ ???
（ Q0由 0→1时此式有效）
nn QQZ 01 ?
nQD 00 ? nQD
11 ?
现 态 次 态 输 出 时钟脉冲
Q1 n Q0 n Q1 n+1 Q0 n+1 Z CP1 CP0
CP1=Q0① 时钟方程,CP0=CP
0 0 1
0
0
0
↑↑11
1 1 ↑01 0
1 0 10 ↑↑
0 1 00 ↑0
（ 4） 作状态转换图, 时序图 。 （ 5） 逻辑功能分析
该电路一共有 4个状态 00,01,10、
11,在 CP作用下, 按照减 1规律循
环变化, 所以是一个 4进制减法计
数器, Z是借位信号 。
Q
/0
/0
/1
10
1
1100
0
Q
/0
01
CP
Z
1
Q
Q
0
计数器 ——用以统计输入脉冲 CP个数的电路 。
6.3 计数器
计数器的分类：
（ 2） 按数字的增减趋势可分为加法计数器, 减
法计数器和可逆计数器 。
（ 1） 按计数进制可分为二进制计数器和非二进
制计数器 。
非二进制计数器中最典型的是十进制计数器 。
（ 3） 按计数器中触发器翻转是否与计数脉冲同
步分为同步计数器和异步计数器 。
一、二进制计数器
1．二进制异步计数器
（ 1） 二进制异步加法计数器 （ 4位 ）
工作原理,4个 JK触发器都接成 T’触发器。
每当 Q2由 1变 0,FF3向相反的状态翻转一次。
每来一个 CP的下降沿时,FF0向相反的状态翻转一次；
每当 Q0由 1变 0,FF1向相反的状态翻转一次；
每当 Q1由 1变 0,FF2向相反的状态翻转一次；
1J
1K
C1
2
Q
1
Q
CP
FF
3
R
∧
1K
FF
2
1J
C1
R
∧
1K
FF
1
Q
1J
0
C1
R
∧
R
0
FF
∧
1J
C1
1K
Q
3
1
CR
计数脉冲
清零脉冲
Q Q Q Q
用“观察法”作出该电路的时序波形图和状态图。
由时序图可以看出, Q0,Ql,Q2,Q3的周期分别是计数脉冲 (CP)周
期的 2倍, 4倍, 8倍, 16倍, 因而计数器也可作为分频器 。
CP
Q 0
Q 1
Q 2
Q 3
0001 0011 0110
1010
0010
1000
0101
1001
0100
Q
11011111
0
1110
Q
3
1011
Q
1
0000
1100
Q
2
0111
（ 2）二进制异步减法计数器
用 4个上升沿触发的 D触发器组成的 4位异步二进制减法计数器 。
工作原理,D触发器也都接成 T’触发器 。
由于是上升沿触发, 则应将低位触发器的 Q端与相邻高位触发
器的时钟脉冲输入端相连, 即从 Q端取借位信号 。
它也同样具有分频作用 。
C1 CP
FF 3
1D
∧
Q
3
计数脉冲
Q
R
Q
3
1D
Q
Q
2
2FF
∧C1
R
2
Q
1D
Q
Q
1
1FF
∧C1
R
1
Q
1D
Q
Q
0
0FF
∧C1
R
0
Q
清零脉冲CR
二进制异步减法计数器的 时序波形图和状态图。
在异步计数器中, 高位触发器的状态翻转必须在相邻触发器产生进位信号
（ 加计数 ） 或借位信号 （ 减计数 ） 之后才能实现, 所以工作速度较低 。 为
了提高计数速度, 可采用同步计数器 。
CP
Q 0
Q 1
Q 2
Q 3
23 1 0
Q QQ Q
0000 1111 1110 1101 1100 1011
10011010
10000111
011001010100001100100001
2．二进制同步计数器
（ 1） 二进制同步加法计数器
由于该计数器的
翻转规律性较强，只
需用, 观察法, 就可
设计出电路：
因为是, 同步, 方式,
所以将所有触发器的
CP端连在一起, 接计
数脉冲 。
然后分析状态图,
选择适当的 JK信号 。
计数脉冲
序号
电 路 状 态 等效十进
制数Q3 Q2 Q1 Q0
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
0 0 0 0
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
FF
1K
R
C1
1J
清零脉冲
Q
0
1K
1
Q
∧
Q
FF
C1
1J
Q
∧
1K
计数脉冲
&
2
2
FF
1J
& &
0
1J
Q
CP
3
∧
R
1K
Q
CR
Q
C1
1
∧
&
R R
3
FF
C1
Q
1
分析状态图可见：
FF0：每来一个 CP,向相反的状态翻转一次 。 所以选,J0=K0=1
FF1：当 Q0=1时, 来一个 CP,向相反的状态翻转一次 。
所以选,J1=K1= Q0
FF2：当 Q0Q1=1时, 来一个 CP,向相反的状态翻转一次 。
所以选,J2=K2= Q0Q1
FF3,当 Q0Q1Q2=1时, 来一个 CP,向相反的状态翻转一次 。
所以选,J3=K3= Q0Q1Q2
（ 2）二进制同步减法计数器
分析 4位二进制同步减法计数器的状态表, 很容易看出, 只要将各
触发器的驱动方程改为：
将加法计数器和减法计数器合并起来, 并引入一加 /减控制信号 X便构
成 4位二进制同步可逆计数器, 各触发器的驱动方程为：
就构成了 4位二进制同步减法计数器 。
（ 3） 二进制同步可逆计数器
21033 QQQKJ ?? 1022 QQKJ ??
011 QKJ ??100 ?? KJ
21021033 QQQXQQXQKJ ???
101022 QQXQXQKJ ???
0011 QXXQKJ ???
100 ?? KJ
当控制信号 X=1时, FF1～ FF3中的各 J,K端分别与低位各触发器的
Q端相连, 作加法计数 。
作出二进制同步可逆计数器的逻辑图：
实现了可逆计数器的功能 。
当控制信号 X=0时, FF1～ FF3中的各 J,K端分别与低位各触发器
的端相连, 作减法计数 。Q
Q
R
02
Q
∧
1
1J
Q
CR
R
Q
FF
清零脉冲
FF
C1
0
∧ C1
1K 1K
计数脉冲
1K
1
Q
C1
2
R
CP
Q
1J
1FF
∧
1J1J
∧
1K
Q
R
3
C1
FF
3
Q
&
&
&
&
&
&
&
≥1 ≥1 ≥1
X
加/减
控制信号
3,集成二进制计数器举例
（ 1） 4位二进制同步加法计数器 74161
R
C1
& &
Q
∧
1J 1K
& &
≥1
3
Q
&
Q
&R
C1
∧
1J 1K
& &
≥1
2
Q
&
Q
&R
C1
∧
1J 1K
& &
≥1
1
Q
&
Q
&R
C1
∧
1J 1K
& &
≥1
0
Q
0
D
1
&
& & &
&
1
EPET
1
1
D
2
D
3
D
CP
LD RD
R CO
① 异步清零 。
74161具有以下功能：
③ 计数 。
② 同步并行预置数 。
RCO为进位输出端 。
④ 保持 。
0
1
1
1
1
RD
清零
×
0
1
1
1
LD
预置
× ×
× ×
0 ×
× 0
1 1
EP ET
使能
×
↑
×
×
↑
CP
时钟
× × × ×
d3 d2 d1 d0
× × × ×
× × × ×
× × × ×
D3 D2 D1 D0
预置数据输入
0 0 0 0
d3 d2 d1 d0
保 持
保 持
计 数
Q3 Q2 Q1 Q0
输出 工作模式
异步清零
同步置数
数据保持
数据保持
加法计数
74161的功能表
41 2 3 5 6 7
1516
CP D
0
D
1
D
2 GND
Q
3
Q
2
Q
1
V c c
74 16 1
8
910111214 13
R D
3
D
D
L
EP
ETQ 0RCO
Q
CP
Q
0
Q
2
1
Q
3
LD
RD
D
D
0
D
2
1
D
3
EP
ET
R C O
12 13 14 15 0 1 20
清零
异步 同步
置数
加法计数 保持
（ 2） 4位二进制同步可逆计数器 74191
0
1
1
1
LD
预置
×
1
0
0
EN
使能
×
×
0
1
D/ U
加 /减控制
×
×
↑
↑
CP
时钟
d3 d2 d1 d0
× × × ×
× × × ×
× × × ×
D3 D2 D1 D0
预置数据输入
d3 d2 d1 d0
保 持
计 数
计 数
Q3 Q2 Q1 Q0
输 出 工作模式
异步置数
数据保持
加法计数
减法计数
74191的功能表
LD
3
Q
2
Q D / U
EN
CP
0D1D2D3D
RCO
M A X / M IN
1
Q
0
Q
74 191
∧
41 2 3 5 6 7
1516
V c c
74 191
8
910111214 13
3
D
0
Q
1 GNDD 1 EN D / UQ 3Q2Q
D
2
LDM
A
X
/
M
IN
RCOCP
0
D
二、非二进制计数器
N进制计数器又称模 N计数器 。
当 N=2n时, 就是前面讨论的 n位二进制计数器；
当 N≠2n时, 为非二进制计数器 。 非二进制计数
器中最常用的是十进制计数器 。
1,8421BCD码同步十进制加法计数器
用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。
（ 1）写出驱动方程：
10 ?J 10 ?K
nn QQJ 031 ? nQK
01 ?
nnQQJ 012 ? nnQQK 012 ?
nnn QQQJ 0123 ? n03 QK ?
Q
Q
1K
R
1J
2
Q
C1
0
∧C1
1
1J
FF
R
Q
计数脉冲
清零脉冲CR
∧
0
∧
Q
1J
R
FF
Q
1
1K
C1∧
3 FF
1K
R
FF
C1
CP
2
Q
1
Q
1K
1J
3
&
&
& &
然后将各驱动方程代入 JK触发器的特性方程，得各触发器的次态方程,
（ 2）转换成次态方程：
先写出 JK触发器的特性方程
nn QQJ 031 ?
10 ?J 10 ?K
nQK 01 ?
nn QQJ 012 ? nn QQK 012 ?
nnn QQQJ 0123 ? n03 QK ?
nnn QKQJQ ??? 1
nnnn QQKQJQ 0000010 ????
nnnnnnnn QQQQQQKQJQ 10103111111 ?????
nnnnnnnnn QQQQQQQKQJQ 201201222212 ?????
nnnnnnnnn QQQQQQQKQJQ 303012333313 ?????
（ 3） 作状态转换表 。
设初态为 Q3Q2Q1Q0=0000,代入次态方程进行计算, 得状态转换表 。
现 态 次 态
Q3 n Q2 n Q1 n Q0 n Q3 n+1 Q2 n+1 Q1 n+1 Q0 n+1
nn QQ 010 ?? nnnnnn QQQQQQ
1010311 ???
nnnnnnn QQQQQQQ 20120112 ??? nnnnnnn QQQQQQQ 30301213 ???
0 0 0 0 1000
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
0100
1100
0010
0000
1010
0110
1110
0001
1001
（ 4） 作状态图
和时序图 。
23 1 0
Q QQ Q
0000
1000
010000110001 0010
1001
01010110
0111
CP
1 2 3 4 5 6 7 8 9 10
Q
0
Q
1
Q
2
Q
3
（ 5）检查电路能否自启动
用同样的分析方法分别求出 6种无效状态下的次态, 得到完整的状态
转换图 。
由于电路中有 4个触发器, 它们的状态组合共有 16种 。 而在 8421BCD码
计数器中只用了 10种, 称为有效状态 。 其余 6种状态称为无效状态 。
当由于某种原因, 使计数器进入无效状态时, 如果能在时钟信号作用
下, 最终进入有效状态, 我们就称该电路具有 自启动 能力 。
1001
0000
1
0001
Q
3
0101
0010 0100
QQ
有效循环
0011
Q
011001111000
02
11111110
1101
1100
1010 1011
可见, 该计数器能够自启动 。
nn QQ 010 ?? nnnnnn QQQQQQ
1010311 ???
nnnnnnn QQQQQQQ 20120112 ??? nnnnnnn QQQQQQQ 30301213 ???
2,8421BCD码异步十进制加法计数器
CP2=Q1 （ 当 FF1的 Q1由 1→ 0时, Q2才可能改变状态 。 ）
用前面介绍的异步时序逻辑电路分析方法对该电路进行分析：
（ 1） 写出各逻辑方程式 。
① 时钟方程：
CP0=CP （ 时钟脉冲源的下降沿触发 。 ）
CP1=Q0 （ 当 FF0的 Q0由 1→ 0时, Q1才可能改变状态 。 )
CP3=Q0 （ 当 FF0的 Q0由 1→ 0时, Q3才可能改变状态 )
1J
1K
C1
2
Q
1
Q
CP
FF 3
R
∧
1K
FF 2
1J
C1
R
∧
1K
FF 1
Q
1J
0
C1
R
∧
R
0FF
∧
1J
C1
1K
Q
3
1
CR
计数脉冲
清零脉冲
Q Q Q Q
&
② 各触发器的驱动方程：
10 ?J 10 ?K
nQJ 31 ? 1
1 ?K
12 ?J 12 ?K
nn QQJ 123 ? 13 ?K
1J
1K
C1
2
Q
1
Q
CP
FF
3
R
∧
1K
FF
2
1J
C1
R
∧
1K
FF
1
Q
1J
0
C1
R
∧
R
0
FF
∧
1J
C1
1K
Q
3
1
CR
计数脉冲
清零脉冲
Q Q Q Q
&
（ 2）将各驱动方程代入 JK触发器的特性方程，得各触发器的
次态方程：
nnnn QQKQJQ 0000010 ???? （ CP由 1→0时此式有效）
nnnnn QQQKQJQ 13111111 ???? （ Q0由 1→0时此式有效）
nnnn QQKQJQ 2222212 ???? （ Q1由 1→0时此式有效）
nnnnnn QQQQKQJQ 312333313 ????
（ Q0由 1→0时此式有效）
10 ?J 1
0 ?K
nQJ 31 ?
11 ?K
12 ?J 12 ?K
nn QQJ 123 ? 13 ?K
（ 3）作状态转换表。
设初态为 Q3Q2Q1Q0=0000,代入次态方程进行计算, 得状态转换表 。
nn QQ 212 ??
nn QQ 010 ?? （ CP由 1→0时） nnn QQQ 1311 ?? （ Q0由 1→0时）
（ Q1由 1→0时） nnnn QQQQ
31213 ??
（ Q0由 1→0时）
现 态 次 态 时钟脉冲
Q3 n Q2 n Q1 n Q0 Q3 n+1 Q2 n+1 Q1 n+1 Q0 n+1 CP3 CP2 CP1 CP0
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1000
0100
1100
0010
0000
1010
0110
1110
0001
1001
↓000
↓↓0↓
↓000
↓↓↓↓
↓↓0↓
↓000
↓↓0↓
↓000
↓↓↓↓
↓001
3．集成十进制计数器举例
（ 1） 8421BCD码同步加法计数器 74160
0
1
1
1
1
RD
清零
×
0
1
1
1
LD
预置
× ×
× ×
0 ×
× 0
1 1
EP ET
使能
×
↑
×
×
↑
CP
时钟
× × × ×
d3 d2 d1 d0
× × × ×
× × × ×
× × × ×
D3 D2 D1 D0
预置数据输入
0 0 0 0
d3 d2 d1 d0
保 持
保 持
十进制计 数
Q3 Q2 Q1 Q0
输出 工作模式
异步清零
同步置数
数据保持
数据保持
加法计数
74160的功能表
3
Q 2Q
ET
CP
0D1D2D3D
RCO
1
Q 0Q
74 160
∧
EP
R D DL 41 2 3 5 6 7
1516
CP D
0
D
1
D
2 GND
Q
3
Q
2
Q
1
V c c
74 16 0
8
910111214 13
R D
3
D
D
L
EP
ETQ 0RCO
（ 2） 二 —五 —十进制异步加法计数器 74290
二进制计数器的时钟输入端为 CP1,输出端为 Q0；
五进制计数器的时钟输入端为 CP2,输出端为 Q1,Q2,Q3。
74290包含一个独立的 1位二进制计数器和一个独立的五进制计数器 。
如果将 Q0与 CP2相连, CP1作时钟输入端, Q0～ Q3作输出端, 则为
8421BCD码十进制计数器 。 如果将 Q3与 CP0相连, CP2作时钟输入端, 从高
位到低位的输出为 Q0 Q3 Q2 Q1 时, 则构成 5421BCD码十进制计数器 。
R
Q
C1 C1
R
Q
∧C1
1K
CP
R
1K
1J
1J
∧
1J
1J
∧
1K
Q
1K
R
C1
Q
∧
S
S
&
3 Q
0
Q
1
Q Q
2
2
0 (1 )
R 0 (2 )
R 9 (1 )
R 9 (2 )
1CP
R
≥1 ≥1
&
&
74290的功能：
① 异步清零 。
③ 计数 。
② 异步置数 （ 置 9） 。
复位输入 置位输入 时 钟 输 出 工作模式
R0（ 1） R0（ 2） R9（ 1） R9（ 2） CP Q3 Q2 Q1 Q0
1 1
1 1
0 ×
× 0
×
×
0 0 0 0
0 0 0 0
异步清零
0 ×
× 0
1 1
1 1
×
×
1 0 0 1
1 0 0 1
异步置数
0 ×
0 ×
× 0
× 0
0 ×
× 0
0 ×
× 0
↓
↓
↓
↓
计 数
计 数
计 数
计 数
加法计数
41 2 3 5 6 7
891011121314
GND
V c c
7 4 L S 2 9 0
9 (1 ) NC 9 (2 ) NC
0 (1 )0 (2 ) 2 1
Q
3
Q
0
Q
1
Q
2
CPCPR R
R R
三, 集成计数器的应用
（ 1） 同步级联 。
例：用两片 4位二进制加法计数器 74161采用同步级联方式构成的 8位
二进制同步加法计数器, 模为 16× 16=256。
1．计数器的级联
3
Q
2
Q
ET
CP
0D1
D2D
3D
R C O
1
Q
0
Q
74 1 61 (1 )
∧
EP
R
D D
L
D
1
3
D D
3
D
CP
Q Q
0
∧
0
R C O
74 1 61 (2 )
L
2
1
ET
Q
D
Q
R 2
D
EP
1
1
1
计数脉冲
清零脉冲
013 2
Q Q Q Q
457 6
Q Q Q Q
（ 2） 异步级联
例：用两片 74191采用异步级联方式构成 8位二进制
异步可逆计数器 。
LD
3
Q
2
Q
D /U
EN
CP
0D1
D2D3D
R C O
M A X /M IN
1
Q
0
Q
7 4 1 9 1 ( 2 )
∧
LD
3
Q
2
Q
D /U
EN
CP
0D1
D2D3D
R C O
M A X /M IN
1
Q
0
Q
7 4 1 9 1 ( 1 )
∧
计数脉冲
D /U
EN
L
013 2
Q Q Q QQ
6
Q
7
Q
4
Q
5
D
（ 3）用计数器的输出端作进位 /借位端
有的集成计数器没有进位 /借位输出端，这时可根据具体情况，
用计数器的输出信号 Q3,Q2,Q1,Q0产生一个进位 /借位。
例：用两片 74290采用异步级联方式组成的二位 8421BCD码十进制
加法计数器。
模为 10× 10=100 3
Q
2
Q
1
Q
0
Q
7 4 2 9 0 (1 )
∧
∧CP 1
CP
2
R 0 (2 )R 0 (1 ) R 9 (1 ) 9 (2 )R
Q
0
∧
Q
12
QQ
3
7 4 2 9 0 (2 )
∧CP 1
CP
2
0 (2 )RR 0 (1 ) 9 (1 )R R 9 (2 )
计数脉冲
置数脉冲
清零脉冲
个位输出十位输出
01
Q
2
QQ
3
Q
01
Q
2
QQ
3
Q
2．组成任意进制计数器
（ 1） 异步清零法 —— 适用于具有异步清零端的集成计数器 。
例：用集成计数器 74160和与非门组成的 6进制计数器 。
EWB演示 —— 160组成 6进制
Q
2
EP
D 2
CP
ET
Q
计数脉冲
D
R
1
RCO
0
Q
QQ
∧
1
1
D
Q
L
D
74 16 1
23
1
1 0
D 3 D 0
QQ
3
23 1 0
Q QQ Q
0000
1000
010000110001 0010
1001 010101100111
&
（ 2）同步清零法
同步清零法适用于具有同步清零端的集成计数器。
例：用集成计数器 74163和与非门组成的 6进制计数器。 Q
DR
∧
ET
EP
74 163
D
RCO
3
3
Q
D
2
1
1
Q
L
0
1
0
Q
D
CP
D D1
计数脉冲
2
&
013 2
Q Q Q Q
3
Q
0010
0
0000
0011
Q
0001
Q
1
Q
0100
2
0101
EWB演示 —— 163组成 6进制
（ 3）异步预置数法
异步预置数法适用于具有异步预置端的集成计数器。
例：用集成计数器 74191和与非门组成的余 3码 10进制计数器。
LD
3
Q
2
Q
D / U
EN
CP
0D1
D2D3D
RCO
M A X / M IN
1
Q
0
Q
7 4 1 9 1
∧
0
0
计数脉冲
&
Q
3 0
QQ
2 1
Q
1100
0
1100
1101
0011 0100
2
Q
1
1011
QQ Q
3
0101 0111
1001
0110
10001010
EWB演示 —— 191组成
余 3码十进制
（ 4）同步预置数法
同步预置数法适用于具有同步预置端的集成计数器。
例：用集成计数器 74160和与非门组成的 7进制计数器。
Q
DR
∧
ET
EP74 16 0
D
RCO
3
3
Q
D
2
1
1
Q
L
0
1
0
Q
D
CP
D D1
计数脉冲
2
0 0 1 1
1
Q
3 0
QQ
2 1
Q
3
Q
0101
0
0011
0111
Q
0100
Q
1
Q
1000
2
1001
0110
EWB演示 —— 160组成 7进制
例 6.3.1 用 74160组成 48进制计数器 。
先将两芯片采用同步级联方式连接成 100进制计数器,
然后再用异步清零法组成了 48进制计数器 。
解,因为 N＝ 48,而 74160为模 10计数器, 所以要用两片 74160构成,。
3
Q
2
Q
ET
CP
0D1D2D3D
R C O
1
Q
0
Q
7 4 1 6 0 ( 1 )
∧
EP
R
D D
L
D
1
3 D D
3
D
CP
Q Q
0
∧
0
R C O
7 4 1 6 0 ( 2 )
L
2
1
ET
Q
D
Q
R 2
D
EP
1
计数脉冲
&
1 1
3．组成分频器
前面提到, 模 N计数器进位输出端输出脉冲的频率是输入脉冲
频率的 1/N,因此可用模 N计数器组成 N分频器 。
解,因为 32768=215,经 15级二分频, 就可获得频率为 1Hz的脉冲
信号 。 因此将四片 74161级联, 从高位片 （ 4） 的 Q2输出即可 。
例 6.3.2 某石英晶体振荡器输出脉冲信号的频率为 32768Hz,用
74161组成分频器, 将其分频为频率为 1Hz的脉冲信号 。
1
D
ET
1
D
3
∧
1
R C O
D
1 0
∧
2L D
Q
3
Q
0
1
CP
D
3
D
Q
D D
Q
D
7 4 1 6 1 ( 4 )R C O
Q
D
R C O
L 0
CP
D
1
3 1 0
1
Q
R
Q
D3
D
EP
Q
2
D2 D
D
CP
1
CP
R
0
2
3
∧
R D
7 4 1 6 1 ( 2 )
Q Q
R
Q Q
ET
D
7 4 1 6 1 ( 3 )
212
1
D
0
0
Q
EP
31
ETET
1
Q
2
1
∧D
= 3 2 7 6 8 H z
R C O
DD 0
EP
Q
D
= 1 H zf
1
EP
f
1
1
7 4 1 6 1 ( 1 )
DL
Q
3
2
L
32
1
42
1
22
1 21
152
1
4．组成序列信号发生器
序列信号 —— 在时钟脉冲作用下产生的一串周期性的二进制信号 。
例：用 74161及门电路构成序列信号发生器 。
其中 74161与 G1构成了一个模 5计数器 。
,因此, 这是一个 01010序列信号发生器, 序列长度 P=5。
20QQZ ?
3
Q
2
Q
ET
CP
0D1
D2D
3D
RCO
1
Q
0
Q
74 16 1
∧
EP
R
D D
L
1
1
&
Z
CP
&
1
G
1
G
2
G
3013 2
Q Q Q Q
0
1
0
1
0
Z
输出
0 0 1
0 1 0
0 1 1
1 0 0
0 0 0
Q1 n+1 Q1 n+1 Q0 n+1
次 态
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
Q2 n Q1 n Q0 n
现 态
状 态 表
例 6.3.3 试用计数器 74161和数据选择器设计一个 01100011
序列发生器。
解,由于序列长度 P=8,故将 74161构成模 8计数器, 并选
用数据选择器 74151产生所需序列 。 1
12 DD
0
R
ET
D
EP
D
L
CP
Q Q
3
1
7 4 1 6 1
3
Q
D
1
∧
R C O
2
Q
D 0
CP
1
D
Z
2
D
7 4 1 5 1
D
6
DD DG
7 4
Y
3
D
15 0
D
Y
0
A
1
A
2
A
1 1 1 10 0 0 0
5．组成脉冲
分配器
0
7 4 1 3 8
Y
2
∧D
D
1
Y
3
G
Y
1
ET
Q
D
3
2
AG A
CP
R 2
7
A
Y
CP
Y
6 5
2A
Q
D
0
2
2B
0
3 0
0
0
Y
Q
1
1
Y
6
RCO
3
Q
4
EP
0
7 4 1 6 1
1
Y
D
7
Y
2
1
D
Y
15
Y Y
1
YY
G
L
YY
4 1
1
CP
Q 0
Q 1
Q 2
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
6.4 数码寄存器与移位寄存器
集成数码寄存器 74LSl75：
一, 数码寄存器
数码寄存器 —— 存储二进制数码的时序电路组件
∧
1D R
C1
Q Q
R1D ∧
C1
Q
R
C1
1D
∧
1
FF
Q
1 1
Q
2
FF
Q
2 2
Q
3
FF
Q
3 3
Q
1
D
D 32
D
1
DR
C1
R
0
1
0
1D
∧
Q
Q
FF
0
D
Q
0
CP
74LS175的功能,
RD是异步清零控制端 。
D0～ D3是并行数据输入端, CP为时钟脉冲端 。
Q0～ Q3是并行数据输出端 。
0
1
1
1
RD
清零
×
↑
1
0
CP
时钟
× × × ×
d0 d1 d2 d3
× × × ×
× × × ×
D0 D1 D2 D3
输 入
0 0 0 0
d0 d1 d2 d3
保 持
保 持
Q0 Q1 Q2 Q3
输 出 工作模式
异步清零
数码寄存
数据保持
数据保持
74LS175的功能表
二,移位寄存器
移位寄存器 ——不但可以寄存数码, 而且在移位脉冲作用
下, 寄存器中的数码可根据需要向左或向右移动 1位 。
1,单向移位寄存器
（ 1） 右移寄存器 （ D触发器组成的 4位右移寄存器 ）
右移寄存器的结构特点,左边触发器的输出端接右邻触发器的输入端 。
Q
R
C1
1D
∧
1D
C1
∧
R
Q 1D
C1
∧
R
Q 1D Q
∧
R
C1
Q
0
Q
1
Q
2
Q
3
CP
CR
I
D
串行输入 串行输出
D
0 D 1
D
2
0
FF
1
FF
2
FF
3
FF
并 行 输 出
D
3
移位脉冲 输入数码 输 出
CP DI Q0 Q1 Q2 Q3
0 0 0 0 0
设移位寄存器的初始状态为 0000，串行输入数码 DI=1101，从高
位到低位依次输入。其 状态表如下：
Q
R
C1
1D
∧
1D
C1
∧
R
Q 1D
C1
∧
R
Q 1D Q
∧
R
C1
Q
0
Q
1
Q
2
Q
3
CP
CR
I
D
串行输入 串行输出
D
0 D 1
D
2
0
FF
1
FF
2
FF
3
FF
并 行 输 出
D
3
11 1 0 0 0
1 1 0 012
03 0 1 1 0
14 1 0 1 1
右移寄存器的时序图：
由于右移寄存器移位的方向
为 DI→ Q0→ Q1→ Q2→ Q3，所以
又称 上移寄存器 。
在 4个 CP作用下, 输入的 4位
串行数码 1101全部存入了寄存器
中 。 这种方式称为 串行输入方式 。
61 92 73 5 84
CP
1D 1I 01
2
0
3
Q 1
Q
Q
Q
移位脉冲 输入数码 输 出
CP DI Q0 Q1 Q2 Q3
0
1
2
3
4
1
1
0
1
0 0 0 0
1 0 0 0
1 1 0 0
0 1 1 0
1 0 1 1
（ 2）左移寄存器
2,双向移位寄存器
将右移寄存器和左移寄存器组合起来, 并引入一控制端 S便构成
既可左移又可右移的双向移位寄存器 。
左移寄存器的结构特点,右边触发器的输出端接左邻触发器的输入端。 1D
C1
∧
R
Q
1D
Q
∧
R
C1
Q
1D
∧
1D
∧
C1 C1
R
Q
R
CP
CR
D
0 1D
FF
0
FF
1
FF
2 3
FF
20
并 行 输 出
3
Q Q
1
QQ
I
D
串行输入
串行输出
2
D 3D
当 S=1时, D0=DSR,D1=Q0,D2=Q1,D3=Q2,实现右移操作；
其中, DSR为右移串行输入端, DSL为左移串行输入端 。
当 S=0时, D0=Q1,D1=Q2,D2=Q3,D3=DSL,实现左移操作 。
R
FF
∧
1D
C1
3
Q
&
≥1
∧
R
1D
C1
2
FF
Q
&
≥1
∧
R
1D
C1
1
FF
Q
&
≥1
FF
&
∧
C1
R
0
1D
Q
≥1
1
1
1
Q Q
Q
Q
1
30 2
CP
CR
串行输入
SL
D
（左移）
串行输入
D
SR
（右移）
串行输出
D
OR
（右移）
串行输出
D
OL
（左移）
移位控制
S
S= 1,右移
S= 0,左移
并 行 输 出
D触发器组成的双向移位寄存器：
三、集成移位寄存器 74194
74194为四位双向移位寄存器 。
Q0和 Q3分别是左移和右移时的串行输出端, Q0,Q1,Q2和 Q3为
并行输出端 。
DSL 和 DSR分别是左移和右移串行输入 。 D0,D1,D2和 D3是并行输
入端 。
0
Q
1
Q
S
3D2D1D0D
2
Q
3
Q
741 94
41 2 3 5 6 7
1516
D
0
D
1
D
2
G N D
Q
3
Q
2
Q
1
V c c
741 94
8
910111214 13
R
D 3
D
0
SQ
0
S
R
D
CP
∧
SL
SR
0
1
SR SL
S
1CP
D D
D
D
74194的功能表
输 入 输 出
工作模式清零 控 制 串行输入 时钟 并行输入
RD S1 S0 DSL DSR CP D0 D1 D2 D3 Q0 Q1 Q2 Q3
0 × × × × × × × × × 0 0 0 0 异步清零
1 0 0 × × × × × × × Q0n Q1n Q2n Q3n 保 持
1
1
0 1
0 1
× 1
× 0
↑
↑
× × × ×
× × × ×
1 Q0n Q1n Q2n
0 Q0n Q1n Q2n
右 移
1
1
1 0
1 0
1 ×
0 ×
↑
↑
× × × ×
× × × ×
Q1n Q2n Q3n 1
Q1n Q2n Q3n 0
左 移
1 1 1 × × ↑ D0 D1 D2 D3 D0 D1 D2 D3 并行置数
四、移位寄存器构成的移位型计数器
1,环形计数器
环形计数器的特点：
电路简单,N位移位寄存器可以计 N个数，实现模 N计数器。状态为 1
的输出端的序号等于计数脉冲的个数，通常不需要译码电路。
0
Q
1
Q
S
3D2
D1D
0D
2
Q
3
Q
7 4 1 9 4 S
R
D
CP
∧
D
SL
SR
D
0
1
1 1
1
0 0 0
S T A R T
0
Q
3
1000
Q
0100
Q
2
Q
0010
1
0001
2．扭环形计数器
为了增加有效计数状态, 扩大计数器的模, 可用扭环形计数器 。
一般来说, N位移位寄存器可以组成模 2N的扭环形计数器, 只需将末级
输出反相后, 接到串行输入端 。
Q
D 1
SR
0
1 3
S
Q
∧
Q
S
SL
D
74 194
D
R D D
CP
Q
0
2
D1 D 32
0
1
0
清零
1
Q
1000
0001
2
QQ
0000
0 3
0011
1
Q
1100
0111
1110
1111
6.5 时序逻辑电路的设计方法
一、同步时序逻辑电路的设计方法
1,同步时序逻辑电路的设计步骤
（ 3） 状态分配, 又称状态编码 。 即把一组适当的二进制代码分配给
简化状态图 （ 表 ） 中各个状态 。
（ 1） 根据设计要求, 设定状态, 导出对应状态图或状态表 。
（ 2） 状态化简 。 消去多余的状态, 得简化状态图 （ 表 ） 。
（ 4） 选择触发器的类型 。
（ 5） 根据编码状态表以及所采用的触发器的逻辑功能, 导出待设计
电路的输出方程和驱动方程 。
（ 6） 根据输出方程和驱动方程画出逻辑图 。
（ 7） 检查电路能否自启动 。
2．同步计数器的设计举例
例 6.5.1 设计一个同步 5进制加法计数
器
（ 2）状态分配，列状态转换编码表。
(1）根据设计要求，设定状态，
画出状态转换图。该状态图不须化简。
S
0
S
1 S 2
S
3
S
4
状态转换编码表
状态转换顺序 现 态 次 态 输 出
Q2 n Q1 n Q0 n Q1 n+1 Q1 n+1 Q0 n+1 Y
S0
S1
S2
S3
S4
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
0 0 1
0 1 0
0 1 1
1 0 0
0 0 0
0
0
0
0
1
（ 3）选择触发器。选用 JK触发器。
（ 4） 求各触发器的驱动方程和进位输出方程 。
列出 JK触发器的驱动表, 画出电路的次态卡诺图 。
0 0
0 1
1 0
1 1
Qn→ Qn+1
0 ×
1 ×
× 1
× 0
J K
JK触发器的驱动表 Q Q
1 0
n n
2
Q
n
1
0
00 01 11 10
0 0 1 0 1 0 1 0 0 0 1 1
0 0 0 × × ×
根据次态卡诺图和 JK触发器的驱动表可得各触发器的驱动卡诺图：
0 0
0 1
1 0
1 1
Qn→ Qn+1
0 ×
1 ×
× 1
× 0
J K
JK触发器的驱动表 J
n
0
0
n
1
Q
10
Q
Q
1
01
n
11
2
00
2
K
n
0
0
n
1
Q
10
Q
Q
1
01
n
11
2
00
2
×
0
×
0
×
1
×
0
1
×
×
×
×
×
×
×
102 QQJ ?
12 ?K
Q Q
1 0
n n
2
Q
n
1
0
00 01 11 10
0 0 1 0 1 0 1 0 0 0 1 1
0 0 0 × × ×
0 0
0 1
1 0
1 1
Qn→ Qn+1
0 ×
1 ×
× 1
× 0
J K
JK触发器的驱动表
J
n
0
0
n
1
Q
10
Q
Q
1
01
n
11
1
00
2
K
0
1 Q
11
Q
0
n
1
10
n
01
Q
2
00
n
1
J
n
0
0
n
1
Q
10
Q
Q
1
01
n
11
0
00
2
K
0
0 Q
11
Q
0
n
1
10
n
01
Q
2
00
n
1
0 ×1 ×× 1× 0
0 ×× ×× ×× ×
1 ×× 1× 11 ×
0 ×× ×× ×× ×
01 QJ ?
01 QK ?
20 QJ ?
10 ?K
Q Q
1 0
n n
2
Q
n
1
0
00 01 11 10
0 0 1 0 1 0 1 0 0 0 1 1
0 0 0 × × ×
再画出输出卡诺图
可得电路的输出方程：
（ 5） 将各驱动方程归纳如下：
（ 6） 画逻辑图 。
Q
QY
0
n
1100
1 ×
n
0
0
1
1
01 10
0
2
0
×
Q n
×
0
2QY ?
102 QQJ ? 12 ?K
01 QJ ? 01 QK ?
20 QJ ? 10 ?K
Q
C1 C1
Q
1K
1J
∧
1J
1J
∧
1K 1K
C1
Q
∧
&
2 Q
0
Q Q
1
CP
Y
进位输出
利用逻辑分析的方法画出电路完整的状态图。
（ 7）检查能否自启动
可见，如果电路进入无效状态 101,110,111时，在 CP
脉冲作用下，分别进入有效状态 010,010,000。所以
电路能够自启动。
0
Q Q
1
Q
2
/Y
00 0 00 1 01 0
01 110 0
/0 /0
/0
/0
/1
/1
10 1
/1
11 011 1
/1
3．一般时序逻辑电路的设计举例
典型的时序逻辑电路具有外部输入变量 X,所以设计
过程要复杂一些 。
S0—— 初始状态或没有收到 1时的状态；
例 6.5.2 设计一个串行数据检测器 。 该检测器有一个输入端 X，
它的功能是对输入信号进行检测 。 当连续输入三个 1（ 以及三个以上
1） 时, 该电路输出 Y=1,否则输出 Y=0。
解：
（ 1） 根据设计要求, 设定状态,：
S2—— 连续收到两个 1后的状态；
S1—— 收到一个 1后的状态；
S3—— 连续收到三个 1（ 以及三个以上 1） 后的状态 。
（ 3）状态化简。
观察上图 可知,S2
和 S3是等价状态，
所以将 S2和 S3合并，
并用 S2表示，得简
化状态图,
（ 2）根据题意可画
出 原始状态图：
S
0
S
1
S
2
S
3
X / Y
S
0 / 0
0 / 0
0 / 0
1 / 0
1 / 0
1 / 1
1 / 1
0 / 0
S
2
SS
10
X / Y
S
0 / 0
0 / 0
1 / 0
1 / 0
0 / 0
1 / 1
（ 4） 状态分配 。
该电路有 3个状态, 可以用 2位二进制代码组合 （ 00,01、
10,11） 中的 三个代码表示 。 本例取 S0=00,S1=01、
S2=11。
（ 5） 选择触发器 。
本例选用 2个 D触发器 。
1 / 0
0 / 0
1 / 0
0 / 0
0 / 0
X / Y
1 / 1
Q
1
Q
0
00 01
11
（ 6）求出状态方程、驱动方程和输出方程。
列出 D触发器的驱动表,画出电路的次态和输出卡诺图。
由输出卡诺图可得电路的输出方程：
0 0
0 1
1 0
1 1
Qn→ Qn+1
0
1
0
1
D
D触发器的驱动表
Q Q
1 0
n n
1
0
00 01 11 10
×
X
00 /0 ×00 /0 00 /0
01 /0 11 /0 11 /1
nXQY 1?
根据次态卡诺图和 D触发器的驱动表可得各触发器的驱动卡诺图：
由各 驱动卡诺图可得电路的驱动方程：
0 0
0 1
1 0
1 1
Qn→ Qn+1
0
1
0
1
D
D触发器的驱动表
Q Q
1 0
n n
1
0
00 01 11 10
×
X
00 /0 ×00 /0 00 /0
01 /0 11 /0 11 /1
D n
00
1
nQ
1 0
0
1001 11
Q1
X
D n
00
1
nQ
1 0
0
1001 11
Q0
X
0 0 0
0 1 1
×
×
0 0 0 ×
1 1 1 ×
XD ?0
nXQD 01 ?
（ 7）画逻辑图。
根据驱动方程和输出方程，画出逻辑图 。
（ 8） 检查能否自启动 。
XD ?0
nXQD 01 ?
nXQY 1?
Q
0
∧C1
1DQ
∧C1
1D
Q
X&
CP
Q
1
Y &
0/ 0
1/ 0
10
0/ 0
01
Q
1/ 1
0/ 0
11
1/ 1
1/ 0
1
X/ Y
0
00
0/ 0
Q
二、异步时序逻辑电路的设计方法
异步时序电路的设计 比同步电路多一步, 即 求各触发器的时钟方程 。
（ 1） 根据设计要求, 设定 7个状态 S0～ S6。 进行状态编码后, 列出
状态转换表 。
例 6.5.3 设计一个异步 7进制加法计数器,
状态转换顺序 现 态 次 态 进位输出
Q2 n Q1 n Q0 n Q2 n+1 Q1 n+1 Q0 n+1 Y
S0
S1
S2
S3
S4
S5
S6
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
0 0 0
0
0
0
0
0
0
1
（ 2）选择触发器。本例选用下降沿触发的 JK触发器。
（ 3） 求各触发器的时钟方程, 即为各 触发器选择时钟信号 。
为触发器选择时钟信号的原则是：
① 触发器状态需要翻转时, 必须要有时钟信号的翻转沿送到 。
② 触发器状态不需翻转时,, 多余的, 时钟信号越少越好 。
画出 7进制计数器的时序图：
CPCP ?0
CPCP ?1
12 QCP ?
CP
Q
0
Q
1
Q
2
根据上述原则, 选：
（ 4） 求各触发器的驱动方程和进位输出方程。
画出电路的次态卡诺图和 JK触发器的驱动表：
由次态卡诺图和 触发器的驱动表求驱动方程：
0 0
0 1
1 0
1 1
Qn→ Qn+1
0 ×
1 ×
× 1
× 0
J K
JK触发器的驱动表
Q Q
1 0
n n
2
Q
n
1
0
00 01 11 10
0 0 1 0 1 0 1 0 0 0 1 1
1 0 1 1 1 0 × 0 0 0
00
2
n
Q2
0
Q
0
J
1
10
n
Q
1
1101
n
00
2
n
Q2
0
Q
0
K
1
10
n
Q
1
1101
n
×1 × × ×
× × ×
× × ×
× × × 1×
12 ?J 12 ?K
12 QCP ?
0 0
0 1
1 0
1 1
Qn→ Qn+1
0 ×
1 ×
× 1
× 0
J K
JK触发器的驱动表 Q Q1 0
n n
2
Q
n
1
0
00 01 11 10
0 0 1 0 1 0 1 0 0 0 1 1
1 0 1 1 1 0 × 0 0 0
00
2
n
Q1
0
Q
0
J
1
10
n
Q
1
1101
n
00
2
n
Q1
0
Q
0
K
1
10
n
Q
1
1101
n
00
2
n
Q0
0
Q
0
K
1
10
n
Q
1
1101
n
00
2
n
Q0
0
Q
0
J
1
10
n
Q
1
1101
n
×0 ×1 1× 0×
× × × 10 1 × ×
1 × × 1
1 × × 0
× 1 1 ×
× 1 × ×
01 QJ ?
201 QQK ??
120 QQJ ??
10 ?K
CPCP ?1
CPCP ?0
（ 5） 画逻辑图 。
将各驱动方程归纳如下：
再画出输出卡诺图,
00
2
n
Q
0
Q
0
Y
1
10
n
Q
1
1101
n
0 0 0 0
0 0 × 1
得电路的输出方程：
12QQY ?
01 QJ ? 201 QQK ??
120 QQJ ?? 10 ?K
12 ?J 12 ?K
Q
C1 C1
Q
1K
1J
∧
1J 1J
∧
1K 1K
C1
Q
∧
2 Q
0
Q Q
1
CP
Y
进位输出
≥1
1
≥1
&
1
用逻辑分析的方法画出电路完整的状态图,
（ 6） 检查能否自启动 。
可见, 当电路进入无效状态 111时, 在 CP脉冲作用下
可进入有效状态 000。 所以电路能够自启动 。
0
Q Q
1
Q
2
00 0 00 1 01 0
10 111 0
01 1
10 0
11 1
本章小结
1,时序逻辑电路的特点；任一时刻输出状态不仅取决于当时的输入
信号, 还与电路的原状态有关 。 因此时序电路中必须含有存储器
件 。
4,时序逻辑电路的设计步骤一般为：设计要求 → 最简状态表 → 编码
表 → 次态卡诺图 → 驱动方程, 输出方程 → 逻辑图 。
2,描述时序逻辑电路逻辑功能的方法有状态转换真值表, 状态转换
图和时序图等 。
3,时序逻辑电路的分析步骤一般为：逻辑图 → 时钟方程 （ 异步 ）,
驱动方程, 输出方程 → 状态方程 → 状态转换真值表 → 状态转换图
和时序图 → 逻辑功能 。
5,计数器是一种简单而又最常用的时序逻辑器件 。 计数器不仅能用于
统计输入脉冲的个数, 还常用于分频, 定时, 产生节拍脉冲等 。
7,寄存器也是一种常用的时序逻辑器件 。 寄存器分为数码寄存器
和移位寄存器两种 。
6,用已有的 M进制集成计数器产品可以构成 N(任意 )进制的计数器 。
6.9 试分析图示的计数器电路 。 写出它的驱动方程,
状态方程, 列出状态转换真值表和状态图, 说明
是几进制计数器 。
1J
1K
C1 ∧
1J
1K
C1 ∧
1
CP
0
Q
1
Q
6.2 试分析图示时序逻辑电路, 列出状态表, 画出
状态图和波形图 。
1J
1K
C1
┌
┌
1J
1K
C1
┌
┌
1
Q
0
Q
CP
Z
&
1
=1
FF
01FF
X
6.8 试分析图示的计数器电路 。 写出它的驱动方程,
状态方程, 列出状态转换真值表和状态图, 说明
是几进制计数器 。
1J
∧C1
1K
C1
1J
∧
1K
C1
1J
∧
1K
R R R
1
CP
Q
01
Q
2
Q
FF
0
FF
1
FF
2
R
d
6.12 试分析图示电路, 画出它的状态图, 说明它是
几进制计数器 。
3
Q
2
Q
ET
CP
0D1D2D3D
R C O
1
Q
0
Q
74160
∧
EP
R
D D
L
1
1
计数脉冲
&
Q
3
Q Q
2 1
Q
0
Q
DR ∧
ET
EP74161
D
R C O
3
3
Q
D
2
1
1
Q
L
0
1
0
Q
D
CP
D D1
计数脉冲
2
0 1
1
1 1
6.2 时序逻辑电路的一般分析方法
6.3 计数器
6.4 数码寄存器与移位寄存器
6.5 时序逻辑电路的设计方法
6.1 时序逻辑电路的基本概念
6.1 时序逻辑电路的基本概念
组合电路
触发器
电路
X 1
X i
Z
1
Z
j
Q
1
Q
m
D
1
D
m
?
?
?
?
输入
信号 信号
输出
触发器
触发器
输入信号
输出信号
CP
一, 时序逻辑电路的结构及特点
时序逻辑电路 ————任何一个时刻的输出状态不仅取决于当时的
输入信号, 还与电路的原状态有关 。
时序电路的特点,（ 1） 含有记忆元件 （ 最常用的是触发器 ） 。
（ 2） 具有反馈通道 。
一, 分析时序逻辑电路的一般步骤
1,由逻辑图写出下列各逻辑方程式：
（ 1） 各触发器的时钟方程 。
（ 2） 时序电路的输出方程 。
（ 3） 各触发器的驱动方程 。
2,将驱动方程代入相应触发器的特性方程, 求得时序逻辑电路
的状态方程 。
3,根据状态方程和输出方程, 列出该时序电路的状态表, 画出
状态图或时序图 。
4,根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功
能 。
6.2 时序逻辑电路的一般分析方法
二、同步时序逻辑电路的分析举例
例 6.2.1,试分析如图所示的时序逻辑电路 。
解：该电路为同步时序逻辑电路, 时钟方程可以不写 。
（ 1） 写出输出方程,nn QQXZ
01 )( ???
nQXJ 10 ?? 10 ?K
nQXJ 01 ?? 11 ?K
（ 2）写出驱动方程：
0
=1
1K
1J
1
=1 ┌
1K
=11J
Z
1
CP
┌
X
0
┌
Q
C1
Q
1
1
FF
& C1
FF
┌
（ 3）写出 JK触发器的特性方程，然后将各驱动方程代入 JK触发器的
特性方程，得各触发器的次态方程：
（ 4） 作状态转换表及状态图
① 当 X=0时：触发器的次态方程简化为：
作出 X=0的状态表：
nnnnn QQXQKQJQ 01000010 )( ?????
nnnnn QQXQKQJQ 10111111 ) ?????? (
nnn QQQ 0110 ??
nnn QQQ 1011 ??输出方程简化为：
nn QQZ 01?
现 态 次 态 输 出
Q1 n Q0 n Q1 n+1 Q0 n+1 Z
0 0 0 1
0 1
1 0
0
1 0
0 0
0
1
X = 0 时的状态图
/1
Q
/0
Q
/0
0
01 10
1
00
nn QQXZ 01 )( ???
nQXJ 10 ?? 10 ?K nQXJ 01 ?? 11 ?K
② 当 X=1时：触发器的次态方程简化为：
作出 X=1的状态表：
将 X=0与 X=1的状态图合并起来得完整的状态图。
nnn QQQ 0110 ?? nnn QQQ 1011 ??
输出方程简化为：
nn QQZ 01?
各触发器的次态方程,nnnnn QQXQKQJQ
01000010 )( ?????
nnnnn QQXQKQJQ 10111111 ) ?????? (
现 态 次 态 输 出
Q1 n Q0 n Q1 n+1 Q0 n+1 Z
0 0 1 0
1 0
0 1
1
0 1
0 0
0
0
X = 1 时的状态图
/0
00 10
/0
Q
01
01
/1
Q
1/ 0
01
0/ 1
1/ 1
0/ 0
00
0/ 0
10
1/ 0
完整的状态图
nn QQXZ 01 )( ???
根据状态表或状态图，
可画出在 CP脉冲作用下电路的时序图。
（ 5）画时序波形图。
1/ 0
01
0/ 1
1/ 1
0/ 0
00
0/ 0
10
1/ 0
X
CP
1 2 3 4 5 6
0
Q
Z
1
Q
（ 6） 逻辑功能分析：
当 X=1时, 按照减 1规律
从 10→ 01→ 00→ 10循环变化,
并每当转换为 00状态 （ 最小数 ） 时,
输出 Z=1。
该电路一共有 3个状态 00,01,10。
当 X=0时, 按照加 1规律从 00→ 01→ 10→ 00循环变化,
并每当转换为 10状态 （ 最大数 ） 时, 输出 Z=1。
所以该电路是一个可控的
3进制计数器。
1/ 0
01
0/ 1
1/ 1
0/ 0
00
0/ 0
10
1/ 0
完整的状态图
CP1=Q0 （ 当 FF0的 Q0由 0→ 1时, Q1才可能改变状态 。 ）
三, 异步时序逻辑电路的分析举例
例 6.2.2,试分析如图所示的时序逻辑电路
该电路为异步时序逻辑电路 。 具体分析如下：
（ 1） 写出各逻辑方程式 。
① 时钟方程：
CP0=CP （ 时钟脉冲源的上升沿触发 。 ）
C1
FF
0
∧
1D
1
FF
C1 ∧
1D
CP
0
1
Z
&
② 输出方程：
③ 各触发器的驱动方程：
（ 3）作状态转换表。
（ 2）将各驱动方程代入 D触发器的特性方程，得各触发器的次态方程：
nn QDQ 0010 ???
（ CP由 0→1时此式有效）
1111 nn QDQ ???
（ Q0由 0→1时此式有效）
nn QQZ 01 ?
nQD 00 ? nQD
11 ?
现 态 次 态 输 出 时钟脉冲
Q1 n Q0 n Q1 n+1 Q0 n+1 Z CP1 CP0
CP1=Q0① 时钟方程,CP0=CP
0 0 1
0
0
0
↑↑11
1 1 ↑01 0
1 0 10 ↑↑
0 1 00 ↑0
（ 4） 作状态转换图, 时序图 。 （ 5） 逻辑功能分析
该电路一共有 4个状态 00,01,10、
11,在 CP作用下, 按照减 1规律循
环变化, 所以是一个 4进制减法计
数器, Z是借位信号 。
Q
/0
/0
/1
10
1
1100
0
Q
/0
01
CP
Z
1
Q
Q
0
计数器 ——用以统计输入脉冲 CP个数的电路 。
6.3 计数器
计数器的分类：
（ 2） 按数字的增减趋势可分为加法计数器, 减
法计数器和可逆计数器 。
（ 1） 按计数进制可分为二进制计数器和非二进
制计数器 。
非二进制计数器中最典型的是十进制计数器 。
（ 3） 按计数器中触发器翻转是否与计数脉冲同
步分为同步计数器和异步计数器 。
一、二进制计数器
1．二进制异步计数器
（ 1） 二进制异步加法计数器 （ 4位 ）
工作原理,4个 JK触发器都接成 T’触发器。
每当 Q2由 1变 0,FF3向相反的状态翻转一次。
每来一个 CP的下降沿时,FF0向相反的状态翻转一次；
每当 Q0由 1变 0,FF1向相反的状态翻转一次；
每当 Q1由 1变 0,FF2向相反的状态翻转一次；
1J
1K
C1
2
Q
1
Q
CP
FF
3
R
∧
1K
FF
2
1J
C1
R
∧
1K
FF
1
Q
1J
0
C1
R
∧
R
0
FF
∧
1J
C1
1K
Q
3
1
CR
计数脉冲
清零脉冲
Q Q Q Q
用“观察法”作出该电路的时序波形图和状态图。
由时序图可以看出, Q0,Ql,Q2,Q3的周期分别是计数脉冲 (CP)周
期的 2倍, 4倍, 8倍, 16倍, 因而计数器也可作为分频器 。
CP
Q 0
Q 1
Q 2
Q 3
0001 0011 0110
1010
0010
1000
0101
1001
0100
Q
11011111
0
1110
Q
3
1011
Q
1
0000
1100
Q
2
0111
（ 2）二进制异步减法计数器
用 4个上升沿触发的 D触发器组成的 4位异步二进制减法计数器 。
工作原理,D触发器也都接成 T’触发器 。
由于是上升沿触发, 则应将低位触发器的 Q端与相邻高位触发
器的时钟脉冲输入端相连, 即从 Q端取借位信号 。
它也同样具有分频作用 。
C1 CP
FF 3
1D
∧
Q
3
计数脉冲
Q
R
Q
3
1D
Q
Q
2
2FF
∧C1
R
2
Q
1D
Q
Q
1
1FF
∧C1
R
1
Q
1D
Q
Q
0
0FF
∧C1
R
0
Q
清零脉冲CR
二进制异步减法计数器的 时序波形图和状态图。
在异步计数器中, 高位触发器的状态翻转必须在相邻触发器产生进位信号
（ 加计数 ） 或借位信号 （ 减计数 ） 之后才能实现, 所以工作速度较低 。 为
了提高计数速度, 可采用同步计数器 。
CP
Q 0
Q 1
Q 2
Q 3
23 1 0
Q QQ Q
0000 1111 1110 1101 1100 1011
10011010
10000111
011001010100001100100001
2．二进制同步计数器
（ 1） 二进制同步加法计数器
由于该计数器的
翻转规律性较强，只
需用, 观察法, 就可
设计出电路：
因为是, 同步, 方式,
所以将所有触发器的
CP端连在一起, 接计
数脉冲 。
然后分析状态图,
选择适当的 JK信号 。
计数脉冲
序号
电 路 状 态 等效十进
制数Q3 Q2 Q1 Q0
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
0 0 0 0
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
FF
1K
R
C1
1J
清零脉冲
Q
0
1K
1
Q
∧
Q
FF
C1
1J
Q
∧
1K
计数脉冲
&
2
2
FF
1J
& &
0
1J
Q
CP
3
∧
R
1K
Q
CR
Q
C1
1
∧
&
R R
3
FF
C1
Q
1
分析状态图可见：
FF0：每来一个 CP,向相反的状态翻转一次 。 所以选,J0=K0=1
FF1：当 Q0=1时, 来一个 CP,向相反的状态翻转一次 。
所以选,J1=K1= Q0
FF2：当 Q0Q1=1时, 来一个 CP,向相反的状态翻转一次 。
所以选,J2=K2= Q0Q1
FF3,当 Q0Q1Q2=1时, 来一个 CP,向相反的状态翻转一次 。
所以选,J3=K3= Q0Q1Q2
（ 2）二进制同步减法计数器
分析 4位二进制同步减法计数器的状态表, 很容易看出, 只要将各
触发器的驱动方程改为：
将加法计数器和减法计数器合并起来, 并引入一加 /减控制信号 X便构
成 4位二进制同步可逆计数器, 各触发器的驱动方程为：
就构成了 4位二进制同步减法计数器 。
（ 3） 二进制同步可逆计数器
21033 QQQKJ ?? 1022 QQKJ ??
011 QKJ ??100 ?? KJ
21021033 QQQXQQXQKJ ???
101022 QQXQXQKJ ???
0011 QXXQKJ ???
100 ?? KJ
当控制信号 X=1时, FF1～ FF3中的各 J,K端分别与低位各触发器的
Q端相连, 作加法计数 。
作出二进制同步可逆计数器的逻辑图：
实现了可逆计数器的功能 。
当控制信号 X=0时, FF1～ FF3中的各 J,K端分别与低位各触发器
的端相连, 作减法计数 。Q
Q
R
02
Q
∧
1
1J
Q
CR
R
Q
FF
清零脉冲
FF
C1
0
∧ C1
1K 1K
计数脉冲
1K
1
Q
C1
2
R
CP
Q
1J
1FF
∧
1J1J
∧
1K
Q
R
3
C1
FF
3
Q
&
&
&
&
&
&
&
≥1 ≥1 ≥1
X
加/减
控制信号
3,集成二进制计数器举例
（ 1） 4位二进制同步加法计数器 74161
R
C1
& &
Q
∧
1J 1K
& &
≥1
3
Q
&
Q
&R
C1
∧
1J 1K
& &
≥1
2
Q
&
Q
&R
C1
∧
1J 1K
& &
≥1
1
Q
&
Q
&R
C1
∧
1J 1K
& &
≥1
0
Q
0
D
1
&
& & &
&
1
EPET
1
1
D
2
D
3
D
CP
LD RD
R CO
① 异步清零 。
74161具有以下功能：
③ 计数 。
② 同步并行预置数 。
RCO为进位输出端 。
④ 保持 。
0
1
1
1
1
RD
清零
×
0
1
1
1
LD
预置
× ×
× ×
0 ×
× 0
1 1
EP ET
使能
×
↑
×
×
↑
CP
时钟
× × × ×
d3 d2 d1 d0
× × × ×
× × × ×
× × × ×
D3 D2 D1 D0
预置数据输入
0 0 0 0
d3 d2 d1 d0
保 持
保 持
计 数
Q3 Q2 Q1 Q0
输出 工作模式
异步清零
同步置数
数据保持
数据保持
加法计数
74161的功能表
41 2 3 5 6 7
1516
CP D
0
D
1
D
2 GND
Q
3
Q
2
Q
1
V c c
74 16 1
8
910111214 13
R D
3
D
D
L
EP
ETQ 0RCO
Q
CP
Q
0
Q
2
1
Q
3
LD
RD
D
D
0
D
2
1
D
3
EP
ET
R C O
12 13 14 15 0 1 20
清零
异步 同步
置数
加法计数 保持
（ 2） 4位二进制同步可逆计数器 74191
0
1
1
1
LD
预置
×
1
0
0
EN
使能
×
×
0
1
D/ U
加 /减控制
×
×
↑
↑
CP
时钟
d3 d2 d1 d0
× × × ×
× × × ×
× × × ×
D3 D2 D1 D0
预置数据输入
d3 d2 d1 d0
保 持
计 数
计 数
Q3 Q2 Q1 Q0
输 出 工作模式
异步置数
数据保持
加法计数
减法计数
74191的功能表
LD
3
Q
2
Q D / U
EN
CP
0D1D2D3D
RCO
M A X / M IN
1
Q
0
Q
74 191
∧
41 2 3 5 6 7
1516
V c c
74 191
8
910111214 13
3
D
0
Q
1 GNDD 1 EN D / UQ 3Q2Q
D
2
LDM
A
X
/
M
IN
RCOCP
0
D
二、非二进制计数器
N进制计数器又称模 N计数器 。
当 N=2n时, 就是前面讨论的 n位二进制计数器；
当 N≠2n时, 为非二进制计数器 。 非二进制计数
器中最常用的是十进制计数器 。
1,8421BCD码同步十进制加法计数器
用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。
（ 1）写出驱动方程：
10 ?J 10 ?K
nn QQJ 031 ? nQK
01 ?
nnQQJ 012 ? nnQQK 012 ?
nnn QQQJ 0123 ? n03 QK ?
Q
Q
1K
R
1J
2
Q
C1
0
∧C1
1
1J
FF
R
Q
计数脉冲
清零脉冲CR
∧
0
∧
Q
1J
R
FF
Q
1
1K
C1∧
3 FF
1K
R
FF
C1
CP
2
Q
1
Q
1K
1J
3
&
&
& &
然后将各驱动方程代入 JK触发器的特性方程，得各触发器的次态方程,
（ 2）转换成次态方程：
先写出 JK触发器的特性方程
nn QQJ 031 ?
10 ?J 10 ?K
nQK 01 ?
nn QQJ 012 ? nn QQK 012 ?
nnn QQQJ 0123 ? n03 QK ?
nnn QKQJQ ??? 1
nnnn QQKQJQ 0000010 ????
nnnnnnnn QQQQQQKQJQ 10103111111 ?????
nnnnnnnnn QQQQQQQKQJQ 201201222212 ?????
nnnnnnnnn QQQQQQQKQJQ 303012333313 ?????
（ 3） 作状态转换表 。
设初态为 Q3Q2Q1Q0=0000,代入次态方程进行计算, 得状态转换表 。
现 态 次 态
Q3 n Q2 n Q1 n Q0 n Q3 n+1 Q2 n+1 Q1 n+1 Q0 n+1
nn QQ 010 ?? nnnnnn QQQQQQ
1010311 ???
nnnnnnn QQQQQQQ 20120112 ??? nnnnnnn QQQQQQQ 30301213 ???
0 0 0 0 1000
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
0100
1100
0010
0000
1010
0110
1110
0001
1001
（ 4） 作状态图
和时序图 。
23 1 0
Q QQ Q
0000
1000
010000110001 0010
1001
01010110
0111
CP
1 2 3 4 5 6 7 8 9 10
Q
0
Q
1
Q
2
Q
3
（ 5）检查电路能否自启动
用同样的分析方法分别求出 6种无效状态下的次态, 得到完整的状态
转换图 。
由于电路中有 4个触发器, 它们的状态组合共有 16种 。 而在 8421BCD码
计数器中只用了 10种, 称为有效状态 。 其余 6种状态称为无效状态 。
当由于某种原因, 使计数器进入无效状态时, 如果能在时钟信号作用
下, 最终进入有效状态, 我们就称该电路具有 自启动 能力 。
1001
0000
1
0001
Q
3
0101
0010 0100
有效循环
0011
Q
011001111000
02
11111110
1101
1100
1010 1011
可见, 该计数器能够自启动 。
nn QQ 010 ?? nnnnnn QQQQQQ
1010311 ???
nnnnnnn QQQQQQQ 20120112 ??? nnnnnnn QQQQQQQ 30301213 ???
2,8421BCD码异步十进制加法计数器
CP2=Q1 （ 当 FF1的 Q1由 1→ 0时, Q2才可能改变状态 。 ）
用前面介绍的异步时序逻辑电路分析方法对该电路进行分析：
（ 1） 写出各逻辑方程式 。
① 时钟方程：
CP0=CP （ 时钟脉冲源的下降沿触发 。 ）
CP1=Q0 （ 当 FF0的 Q0由 1→ 0时, Q1才可能改变状态 。 )
CP3=Q0 （ 当 FF0的 Q0由 1→ 0时, Q3才可能改变状态 )
1J
1K
C1
2
Q
1
Q
CP
FF 3
R
∧
1K
FF 2
1J
C1
R
∧
1K
FF 1
Q
1J
0
C1
R
∧
R
0FF
∧
1J
C1
1K
Q
3
1
CR
计数脉冲
清零脉冲
Q Q Q Q
&
② 各触发器的驱动方程：
10 ?J 10 ?K
nQJ 31 ? 1
1 ?K
12 ?J 12 ?K
nn QQJ 123 ? 13 ?K
1J
1K
C1
2
Q
1
Q
CP
FF
3
R
∧
1K
FF
2
1J
C1
R
∧
1K
FF
1
Q
1J
0
C1
R
∧
R
0
FF
∧
1J
C1
1K
Q
3
1
CR
计数脉冲
清零脉冲
Q Q Q Q
&
（ 2）将各驱动方程代入 JK触发器的特性方程，得各触发器的
次态方程：
nnnn QQKQJQ 0000010 ???? （ CP由 1→0时此式有效）
nnnnn QQQKQJQ 13111111 ???? （ Q0由 1→0时此式有效）
nnnn QQKQJQ 2222212 ???? （ Q1由 1→0时此式有效）
nnnnnn QQQQKQJQ 312333313 ????
（ Q0由 1→0时此式有效）
10 ?J 1
0 ?K
nQJ 31 ?
11 ?K
12 ?J 12 ?K
nn QQJ 123 ? 13 ?K
（ 3）作状态转换表。
设初态为 Q3Q2Q1Q0=0000,代入次态方程进行计算, 得状态转换表 。
nn QQ 212 ??
nn QQ 010 ?? （ CP由 1→0时） nnn QQQ 1311 ?? （ Q0由 1→0时）
（ Q1由 1→0时） nnnn QQQQ
31213 ??
（ Q0由 1→0时）
现 态 次 态 时钟脉冲
Q3 n Q2 n Q1 n Q0 Q3 n+1 Q2 n+1 Q1 n+1 Q0 n+1 CP3 CP2 CP1 CP0
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1000
0100
1100
0010
0000
1010
0110
1110
0001
1001
↓000
↓↓0↓
↓000
↓↓↓↓
↓↓0↓
↓000
↓↓0↓
↓000
↓↓↓↓
↓001
3．集成十进制计数器举例
（ 1） 8421BCD码同步加法计数器 74160
0
1
1
1
1
RD
清零
×
0
1
1
1
LD
预置
× ×
× ×
0 ×
× 0
1 1
EP ET
使能
×
↑
×
×
↑
CP
时钟
× × × ×
d3 d2 d1 d0
× × × ×
× × × ×
× × × ×
D3 D2 D1 D0
预置数据输入
0 0 0 0
d3 d2 d1 d0
保 持
保 持
十进制计 数
Q3 Q2 Q1 Q0
输出 工作模式
异步清零
同步置数
数据保持
数据保持
加法计数
74160的功能表
3
Q 2Q
ET
CP
0D1D2D3D
RCO
1
Q 0Q
74 160
∧
EP
R D DL 41 2 3 5 6 7
1516
CP D
0
D
1
D
2 GND
Q
3
Q
2
Q
1
V c c
74 16 0
8
910111214 13
R D
3
D
D
L
EP
ETQ 0RCO
（ 2） 二 —五 —十进制异步加法计数器 74290
二进制计数器的时钟输入端为 CP1,输出端为 Q0；
五进制计数器的时钟输入端为 CP2,输出端为 Q1,Q2,Q3。
74290包含一个独立的 1位二进制计数器和一个独立的五进制计数器 。
如果将 Q0与 CP2相连, CP1作时钟输入端, Q0～ Q3作输出端, 则为
8421BCD码十进制计数器 。 如果将 Q3与 CP0相连, CP2作时钟输入端, 从高
位到低位的输出为 Q0 Q3 Q2 Q1 时, 则构成 5421BCD码十进制计数器 。
R
Q
C1 C1
R
Q
∧C1
1K
CP
R
1K
1J
1J
∧
1J
1J
∧
1K
Q
1K
R
C1
Q
∧
S
S
&
3 Q
0
Q
1
Q Q
2
2
0 (1 )
R 0 (2 )
R 9 (1 )
R 9 (2 )
1CP
R
≥1 ≥1
&
&
74290的功能：
① 异步清零 。
③ 计数 。
② 异步置数 （ 置 9） 。
复位输入 置位输入 时 钟 输 出 工作模式
R0（ 1） R0（ 2） R9（ 1） R9（ 2） CP Q3 Q2 Q1 Q0
1 1
1 1
0 ×
× 0
×
×
0 0 0 0
0 0 0 0
异步清零
0 ×
× 0
1 1
1 1
×
×
1 0 0 1
1 0 0 1
异步置数
0 ×
0 ×
× 0
× 0
0 ×
× 0
0 ×
× 0
↓
↓
↓
↓
计 数
计 数
计 数
计 数
加法计数
41 2 3 5 6 7
891011121314
GND
V c c
7 4 L S 2 9 0
9 (1 ) NC 9 (2 ) NC
0 (1 )0 (2 ) 2 1
Q
3
Q
0
Q
1
Q
2
CPCPR R
R R
三, 集成计数器的应用
（ 1） 同步级联 。
例：用两片 4位二进制加法计数器 74161采用同步级联方式构成的 8位
二进制同步加法计数器, 模为 16× 16=256。
1．计数器的级联
3
Q
2
Q
ET
CP
0D1
D2D
3D
R C O
1
Q
0
Q
74 1 61 (1 )
∧
EP
R
D D
L
D
1
3
D D
3
D
CP
Q Q
0
∧
0
R C O
74 1 61 (2 )
L
2
1
ET
Q
D
Q
R 2
D
EP
1
1
1
计数脉冲
清零脉冲
013 2
Q Q Q Q
457 6
Q Q Q Q
（ 2） 异步级联
例：用两片 74191采用异步级联方式构成 8位二进制
异步可逆计数器 。
LD
3
Q
2
Q
D /U
EN
CP
0D1
D2D3D
R C O
M A X /M IN
1
Q
0
Q
7 4 1 9 1 ( 2 )
∧
LD
3
Q
2
Q
D /U
EN
CP
0D1
D2D3D
R C O
M A X /M IN
1
Q
0
Q
7 4 1 9 1 ( 1 )
∧
计数脉冲
D /U
EN
L
013 2
Q Q Q QQ
6
Q
7
Q
4
Q
5
D
（ 3）用计数器的输出端作进位 /借位端
有的集成计数器没有进位 /借位输出端，这时可根据具体情况，
用计数器的输出信号 Q3,Q2,Q1,Q0产生一个进位 /借位。
例：用两片 74290采用异步级联方式组成的二位 8421BCD码十进制
加法计数器。
模为 10× 10=100 3
Q
2
Q
1
Q
0
Q
7 4 2 9 0 (1 )
∧
∧CP 1
CP
2
R 0 (2 )R 0 (1 ) R 9 (1 ) 9 (2 )R
Q
0
∧
Q
12
3
7 4 2 9 0 (2 )
∧CP 1
CP
2
0 (2 )RR 0 (1 ) 9 (1 )R R 9 (2 )
计数脉冲
置数脉冲
清零脉冲
个位输出十位输出
01
Q
2
3
Q
01
Q
2
3
Q
2．组成任意进制计数器
（ 1） 异步清零法 —— 适用于具有异步清零端的集成计数器 。
例：用集成计数器 74160和与非门组成的 6进制计数器 。
EWB演示 —— 160组成 6进制
Q
2
EP
D 2
CP
ET
Q
计数脉冲
D
R
1
RCO
0
Q
∧
1
1
D
Q
L
D
74 16 1
23
1
1 0
D 3 D 0
3
23 1 0
Q QQ Q
0000
1000
010000110001 0010
1001 010101100111
&
（ 2）同步清零法
同步清零法适用于具有同步清零端的集成计数器。
例：用集成计数器 74163和与非门组成的 6进制计数器。 Q
DR
∧
ET
EP
74 163
D
RCO
3
3
Q
D
2
1
1
Q
L
0
1
0
Q
D
CP
D D1
计数脉冲
2
&
013 2
Q Q Q Q
3
Q
0010
0
0000
0011
Q
0001
Q
1
Q
0100
2
0101
EWB演示 —— 163组成 6进制
（ 3）异步预置数法
异步预置数法适用于具有异步预置端的集成计数器。
例：用集成计数器 74191和与非门组成的余 3码 10进制计数器。
LD
3
Q
2
Q
D / U
EN
CP
0D1
D2D3D
RCO
M A X / M IN
1
Q
0
Q
7 4 1 9 1
∧
0
0
计数脉冲
&
Q
3 0
2 1
Q
1100
0
1100
1101
0011 0100
2
Q
1
1011
QQ Q
3
0101 0111
1001
0110
10001010
EWB演示 —— 191组成
余 3码十进制
（ 4）同步预置数法
同步预置数法适用于具有同步预置端的集成计数器。
例：用集成计数器 74160和与非门组成的 7进制计数器。
Q
DR
∧
ET
EP74 16 0
D
RCO
3
3
Q
D
2
1
1
Q
L
0
1
0
Q
D
CP
D D1
计数脉冲
2
0 0 1 1
1
Q
3 0
2 1
Q
3
Q
0101
0
0011
0111
Q
0100
Q
1
Q
1000
2
1001
0110
EWB演示 —— 160组成 7进制
例 6.3.1 用 74160组成 48进制计数器 。
先将两芯片采用同步级联方式连接成 100进制计数器,
然后再用异步清零法组成了 48进制计数器 。
解,因为 N＝ 48,而 74160为模 10计数器, 所以要用两片 74160构成,。
3
Q
2
Q
ET
CP
0D1D2D3D
R C O
1
Q
0
Q
7 4 1 6 0 ( 1 )
∧
EP
R
D D
L
D
1
3 D D
3
D
CP
Q Q
0
∧
0
R C O
7 4 1 6 0 ( 2 )
L
2
1
ET
Q
D
Q
R 2
D
EP
1
计数脉冲
&
1 1
3．组成分频器
前面提到, 模 N计数器进位输出端输出脉冲的频率是输入脉冲
频率的 1/N,因此可用模 N计数器组成 N分频器 。
解,因为 32768=215,经 15级二分频, 就可获得频率为 1Hz的脉冲
信号 。 因此将四片 74161级联, 从高位片 （ 4） 的 Q2输出即可 。
例 6.3.2 某石英晶体振荡器输出脉冲信号的频率为 32768Hz,用
74161组成分频器, 将其分频为频率为 1Hz的脉冲信号 。
1
D
ET
1
D
3
∧
1
R C O
D
1 0
∧
2L D
Q
3
Q
0
1
CP
D
3
D
Q
D D
Q
D
7 4 1 6 1 ( 4 )R C O
Q
D
R C O
L 0
CP
D
1
3 1 0
1
Q
R
Q
D3
D
EP
Q
2
D2 D
D
CP
1
CP
R
0
2
3
∧
R D
7 4 1 6 1 ( 2 )
Q Q
R
Q Q
ET
D
7 4 1 6 1 ( 3 )
212
1
D
0
0
Q
EP
31
ETET
1
Q
2
1
∧D
= 3 2 7 6 8 H z
R C O
DD 0
EP
Q
D
= 1 H zf
1
EP
f
1
1
7 4 1 6 1 ( 1 )
DL
Q
3
2
L
32
1
42
1
22
1 21
152
1
4．组成序列信号发生器
序列信号 —— 在时钟脉冲作用下产生的一串周期性的二进制信号 。
例：用 74161及门电路构成序列信号发生器 。
其中 74161与 G1构成了一个模 5计数器 。
,因此, 这是一个 01010序列信号发生器, 序列长度 P=5。
20QQZ ?
3
Q
2
Q
ET
CP
0D1
D2D
3D
RCO
1
Q
0
Q
74 16 1
∧
EP
R
D D
L
1
1
&
Z
CP
&
1
G
1
G
2
G
3013 2
Q Q Q Q
0
1
0
1
0
Z
输出
0 0 1
0 1 0
0 1 1
1 0 0
0 0 0
Q1 n+1 Q1 n+1 Q0 n+1
次 态
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
Q2 n Q1 n Q0 n
现 态
状 态 表
例 6.3.3 试用计数器 74161和数据选择器设计一个 01100011
序列发生器。
解,由于序列长度 P=8,故将 74161构成模 8计数器, 并选
用数据选择器 74151产生所需序列 。 1
12 DD
0
R
ET
D
EP
D
L
CP
Q Q
3
1
7 4 1 6 1
3
Q
D
1
∧
R C O
2
Q
D 0
CP
1
D
Z
2
D
7 4 1 5 1
D
6
DD DG
7 4
Y
3
D
15 0
D
Y
0
A
1
A
2
A
1 1 1 10 0 0 0
5．组成脉冲
分配器
0
7 4 1 3 8
Y
2
∧D
D
1
Y
3
G
Y
1
ET
Q
D
3
2
AG A
CP
R 2
7
A
Y
CP
Y
6 5
2A
Q
D
0
2
2B
0
3 0
0
0
Y
Q
1
1
Y
6
RCO
3
Q
4
EP
0
7 4 1 6 1
1
Y
D
7
Y
2
1
D
Y
15
Y Y
1
YY
G
L
YY
4 1
1
CP
Q 0
Q 1
Q 2
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
6.4 数码寄存器与移位寄存器
集成数码寄存器 74LSl75：
一, 数码寄存器
数码寄存器 —— 存储二进制数码的时序电路组件
∧
1D R
C1
Q Q
R1D ∧
C1
Q
R
C1
1D
∧
1
FF
Q
1 1
Q
2
FF
Q
2 2
Q
3
FF
Q
3 3
Q
1
D
D 32
D
1
DR
C1
R
0
1
0
1D
∧
Q
Q
FF
0
D
Q
0
CP
74LS175的功能,
RD是异步清零控制端 。
D0～ D3是并行数据输入端, CP为时钟脉冲端 。
Q0～ Q3是并行数据输出端 。
0
1
1
1
RD
清零
×
↑
1
0
CP
时钟
× × × ×
d0 d1 d2 d3
× × × ×
× × × ×
D0 D1 D2 D3
输 入
0 0 0 0
d0 d1 d2 d3
保 持
保 持
Q0 Q1 Q2 Q3
输 出 工作模式
异步清零
数码寄存
数据保持
数据保持
74LS175的功能表
二,移位寄存器
移位寄存器 ——不但可以寄存数码, 而且在移位脉冲作用
下, 寄存器中的数码可根据需要向左或向右移动 1位 。
1,单向移位寄存器
（ 1） 右移寄存器 （ D触发器组成的 4位右移寄存器 ）
右移寄存器的结构特点,左边触发器的输出端接右邻触发器的输入端 。
Q
R
C1
1D
∧
1D
C1
∧
R
Q 1D
C1
∧
R
Q 1D Q
∧
R
C1
Q
0
Q
1
Q
2
Q
3
CP
CR
I
D
串行输入 串行输出
D
0 D 1
D
2
0
FF
1
FF
2
FF
3
FF
并 行 输 出
D
3
移位脉冲 输入数码 输 出
CP DI Q0 Q1 Q2 Q3
0 0 0 0 0
设移位寄存器的初始状态为 0000，串行输入数码 DI=1101，从高
位到低位依次输入。其 状态表如下：
Q
R
C1
1D
∧
1D
C1
∧
R
Q 1D
C1
∧
R
Q 1D Q
∧
R
C1
Q
0
Q
1
Q
2
Q
3
CP
CR
I
D
串行输入 串行输出
D
0 D 1
D
2
0
FF
1
FF
2
FF
3
FF
并 行 输 出
D
3
11 1 0 0 0
1 1 0 012
03 0 1 1 0
14 1 0 1 1
右移寄存器的时序图：
由于右移寄存器移位的方向
为 DI→ Q0→ Q1→ Q2→ Q3，所以
又称 上移寄存器 。
在 4个 CP作用下, 输入的 4位
串行数码 1101全部存入了寄存器
中 。 这种方式称为 串行输入方式 。
61 92 73 5 84
CP
1D 1I 01
2
0
3
Q 1
Q
Q
Q
移位脉冲 输入数码 输 出
CP DI Q0 Q1 Q2 Q3
0
1
2
3
4
1
1
0
1
0 0 0 0
1 0 0 0
1 1 0 0
0 1 1 0
1 0 1 1
（ 2）左移寄存器
2,双向移位寄存器
将右移寄存器和左移寄存器组合起来, 并引入一控制端 S便构成
既可左移又可右移的双向移位寄存器 。
左移寄存器的结构特点,右边触发器的输出端接左邻触发器的输入端。 1D
C1
∧
R
Q
1D
Q
∧
R
C1
Q
1D
∧
1D
∧
C1 C1
R
Q
R
CP
CR
D
0 1D
FF
0
FF
1
FF
2 3
FF
20
并 行 输 出
3
Q Q
1
I
D
串行输入
串行输出
2
D 3D
当 S=1时, D0=DSR,D1=Q0,D2=Q1,D3=Q2,实现右移操作；
其中, DSR为右移串行输入端, DSL为左移串行输入端 。
当 S=0时, D0=Q1,D1=Q2,D2=Q3,D3=DSL,实现左移操作 。
R
FF
∧
1D
C1
3
Q
&
≥1
∧
R
1D
C1
2
FF
Q
&
≥1
∧
R
1D
C1
1
FF
Q
&
≥1
FF
&
∧
C1
R
0
1D
Q
≥1
1
1
1
Q Q
Q
Q
1
30 2
CP
CR
串行输入
SL
D
（左移）
串行输入
D
SR
（右移）
串行输出
D
OR
（右移）
串行输出
D
OL
（左移）
移位控制
S
S= 1,右移
S= 0,左移
并 行 输 出
D触发器组成的双向移位寄存器：
三、集成移位寄存器 74194
74194为四位双向移位寄存器 。
Q0和 Q3分别是左移和右移时的串行输出端, Q0,Q1,Q2和 Q3为
并行输出端 。
DSL 和 DSR分别是左移和右移串行输入 。 D0,D1,D2和 D3是并行输
入端 。
0
Q
1
Q
S
3D2D1D0D
2
Q
3
Q
741 94
41 2 3 5 6 7
1516
D
0
D
1
D
2
G N D
Q
3
Q
2
Q
1
V c c
741 94
8
910111214 13
R
D 3
D
0
SQ
0
S
R
D
CP
∧
SL
SR
0
1
SR SL
S
1CP
D D
D
D
74194的功能表
输 入 输 出
工作模式清零 控 制 串行输入 时钟 并行输入
RD S1 S0 DSL DSR CP D0 D1 D2 D3 Q0 Q1 Q2 Q3
0 × × × × × × × × × 0 0 0 0 异步清零
1 0 0 × × × × × × × Q0n Q1n Q2n Q3n 保 持
1
1
0 1
0 1
× 1
× 0
↑
↑
× × × ×
× × × ×
1 Q0n Q1n Q2n
0 Q0n Q1n Q2n
右 移
1
1
1 0
1 0
1 ×
0 ×
↑
↑
× × × ×
× × × ×
Q1n Q2n Q3n 1
Q1n Q2n Q3n 0
左 移
1 1 1 × × ↑ D0 D1 D2 D3 D0 D1 D2 D3 并行置数
四、移位寄存器构成的移位型计数器
1,环形计数器
环形计数器的特点：
电路简单,N位移位寄存器可以计 N个数，实现模 N计数器。状态为 1
的输出端的序号等于计数脉冲的个数，通常不需要译码电路。
0
Q
1
Q
S
3D2
D1D
0D
2
Q
3
Q
7 4 1 9 4 S
R
D
CP
∧
D
SL
SR
D
0
1
1 1
1
0 0 0
S T A R T
0
Q
3
1000
Q
0100
Q
2
Q
0010
1
0001
2．扭环形计数器
为了增加有效计数状态, 扩大计数器的模, 可用扭环形计数器 。
一般来说, N位移位寄存器可以组成模 2N的扭环形计数器, 只需将末级
输出反相后, 接到串行输入端 。
Q
D 1
SR
0
1 3
S
Q
∧
Q
S
SL
D
74 194
D
R D D
CP
Q
0
2
D1 D 32
0
1
0
清零
1
Q
1000
0001
2
0000
0 3
0011
1
Q
1100
0111
1110
1111
6.5 时序逻辑电路的设计方法
一、同步时序逻辑电路的设计方法
1,同步时序逻辑电路的设计步骤
（ 3） 状态分配, 又称状态编码 。 即把一组适当的二进制代码分配给
简化状态图 （ 表 ） 中各个状态 。
（ 1） 根据设计要求, 设定状态, 导出对应状态图或状态表 。
（ 2） 状态化简 。 消去多余的状态, 得简化状态图 （ 表 ） 。
（ 4） 选择触发器的类型 。
（ 5） 根据编码状态表以及所采用的触发器的逻辑功能, 导出待设计
电路的输出方程和驱动方程 。
（ 6） 根据输出方程和驱动方程画出逻辑图 。
（ 7） 检查电路能否自启动 。
2．同步计数器的设计举例
例 6.5.1 设计一个同步 5进制加法计数
器
（ 2）状态分配，列状态转换编码表。
(1）根据设计要求，设定状态，
画出状态转换图。该状态图不须化简。
S
0
S
1 S 2
S
3
S
4
状态转换编码表
状态转换顺序 现 态 次 态 输 出
Q2 n Q1 n Q0 n Q1 n+1 Q1 n+1 Q0 n+1 Y
S0
S1
S2
S3
S4
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
0 0 1
0 1 0
0 1 1
1 0 0
0 0 0
0
0
0
0
1
（ 3）选择触发器。选用 JK触发器。
（ 4） 求各触发器的驱动方程和进位输出方程 。
列出 JK触发器的驱动表, 画出电路的次态卡诺图 。
0 0
0 1
1 0
1 1
Qn→ Qn+1
0 ×
1 ×
× 1
× 0
J K
JK触发器的驱动表 Q Q
1 0
n n
2
Q
n
1
0
00 01 11 10
0 0 1 0 1 0 1 0 0 0 1 1
0 0 0 × × ×
根据次态卡诺图和 JK触发器的驱动表可得各触发器的驱动卡诺图：
0 0
0 1
1 0
1 1
Qn→ Qn+1
0 ×
1 ×
× 1
× 0
J K
JK触发器的驱动表 J
n
0
0
n
1
Q
10
Q
Q
1
01
n
11
2
00
2
K
n
0
0
n
1
Q
10
Q
Q
1
01
n
11
2
00
2
×
0
×
0
×
1
×
0
1
×
×
×
×
×
×
×
102 QQJ ?
12 ?K
Q Q
1 0
n n
2
Q
n
1
0
00 01 11 10
0 0 1 0 1 0 1 0 0 0 1 1
0 0 0 × × ×
0 0
0 1
1 0
1 1
Qn→ Qn+1
0 ×
1 ×
× 1
× 0
J K
JK触发器的驱动表
J
n
0
0
n
1
Q
10
Q
Q
1
01
n
11
1
00
2
K
0
1 Q
11
Q
0
n
1
10
n
01
Q
2
00
n
1
J
n
0
0
n
1
Q
10
Q
Q
1
01
n
11
0
00
2
K
0
0 Q
11
Q
0
n
1
10
n
01
Q
2
00
n
1
0 ×1 ×× 1× 0
0 ×× ×× ×× ×
1 ×× 1× 11 ×
0 ×× ×× ×× ×
01 QJ ?
01 QK ?
20 QJ ?
10 ?K
Q Q
1 0
n n
2
Q
n
1
0
00 01 11 10
0 0 1 0 1 0 1 0 0 0 1 1
0 0 0 × × ×
再画出输出卡诺图
可得电路的输出方程：
（ 5） 将各驱动方程归纳如下：
（ 6） 画逻辑图 。
Q
QY
0
n
1100
1 ×
n
0
0
1
1
01 10
0
2
0
×
Q n
×
0
2QY ?
102 QQJ ? 12 ?K
01 QJ ? 01 QK ?
20 QJ ? 10 ?K
Q
C1 C1
Q
1K
1J
∧
1J
1J
∧
1K 1K
C1
Q
∧
&
2 Q
0
Q Q
1
CP
Y
进位输出
利用逻辑分析的方法画出电路完整的状态图。
（ 7）检查能否自启动
可见，如果电路进入无效状态 101,110,111时，在 CP
脉冲作用下，分别进入有效状态 010,010,000。所以
电路能够自启动。
0
Q Q
1
Q
2
/Y
00 0 00 1 01 0
01 110 0
/0 /0
/0
/0
/1
/1
10 1
/1
11 011 1
/1
3．一般时序逻辑电路的设计举例
典型的时序逻辑电路具有外部输入变量 X,所以设计
过程要复杂一些 。
S0—— 初始状态或没有收到 1时的状态；
例 6.5.2 设计一个串行数据检测器 。 该检测器有一个输入端 X，
它的功能是对输入信号进行检测 。 当连续输入三个 1（ 以及三个以上
1） 时, 该电路输出 Y=1,否则输出 Y=0。
解：
（ 1） 根据设计要求, 设定状态,：
S2—— 连续收到两个 1后的状态；
S1—— 收到一个 1后的状态；
S3—— 连续收到三个 1（ 以及三个以上 1） 后的状态 。
（ 3）状态化简。
观察上图 可知,S2
和 S3是等价状态，
所以将 S2和 S3合并，
并用 S2表示，得简
化状态图,
（ 2）根据题意可画
出 原始状态图：
S
0
S
1
S
2
S
3
X / Y
S
0 / 0
0 / 0
0 / 0
1 / 0
1 / 0
1 / 1
1 / 1
0 / 0
S
2
SS
10
X / Y
S
0 / 0
0 / 0
1 / 0
1 / 0
0 / 0
1 / 1
（ 4） 状态分配 。
该电路有 3个状态, 可以用 2位二进制代码组合 （ 00,01、
10,11） 中的 三个代码表示 。 本例取 S0=00,S1=01、
S2=11。
（ 5） 选择触发器 。
本例选用 2个 D触发器 。
1 / 0
0 / 0
1 / 0
0 / 0
0 / 0
X / Y
1 / 1
Q
1
Q
0
00 01
11
（ 6）求出状态方程、驱动方程和输出方程。
列出 D触发器的驱动表,画出电路的次态和输出卡诺图。
由输出卡诺图可得电路的输出方程：
0 0
0 1
1 0
1 1
Qn→ Qn+1
0
1
0
1
D
D触发器的驱动表
Q Q
1 0
n n
1
0
00 01 11 10
×
X
00 /0 ×00 /0 00 /0
01 /0 11 /0 11 /1
nXQY 1?
根据次态卡诺图和 D触发器的驱动表可得各触发器的驱动卡诺图：
由各 驱动卡诺图可得电路的驱动方程：
0 0
0 1
1 0
1 1
Qn→ Qn+1
0
1
0
1
D
D触发器的驱动表
Q Q
1 0
n n
1
0
00 01 11 10
×
X
00 /0 ×00 /0 00 /0
01 /0 11 /0 11 /1
D n
00
1
nQ
1 0
0
1001 11
Q1
X
D n
00
1
nQ
1 0
0
1001 11
Q0
X
0 0 0
0 1 1
×
×
0 0 0 ×
1 1 1 ×
XD ?0
nXQD 01 ?
（ 7）画逻辑图。
根据驱动方程和输出方程，画出逻辑图 。
（ 8） 检查能否自启动 。
XD ?0
nXQD 01 ?
nXQY 1?
Q
0
∧C1
1DQ
∧C1
1D
Q
X&
CP
Q
1
Y &
0/ 0
1/ 0
10
0/ 0
01
Q
1/ 1
0/ 0
11
1/ 1
1/ 0
1
X/ Y
0
00
0/ 0
Q
二、异步时序逻辑电路的设计方法
异步时序电路的设计 比同步电路多一步, 即 求各触发器的时钟方程 。
（ 1） 根据设计要求, 设定 7个状态 S0～ S6。 进行状态编码后, 列出
状态转换表 。
例 6.5.3 设计一个异步 7进制加法计数器,
状态转换顺序 现 态 次 态 进位输出
Q2 n Q1 n Q0 n Q2 n+1 Q1 n+1 Q0 n+1 Y
S0
S1
S2
S3
S4
S5
S6
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
0 0 0
0
0
0
0
0
0
1
（ 2）选择触发器。本例选用下降沿触发的 JK触发器。
（ 3） 求各触发器的时钟方程, 即为各 触发器选择时钟信号 。
为触发器选择时钟信号的原则是：
① 触发器状态需要翻转时, 必须要有时钟信号的翻转沿送到 。
② 触发器状态不需翻转时,, 多余的, 时钟信号越少越好 。
画出 7进制计数器的时序图：
CPCP ?0
CPCP ?1
12 QCP ?
CP
Q
0
Q
1
Q
2
根据上述原则, 选：
（ 4） 求各触发器的驱动方程和进位输出方程。
画出电路的次态卡诺图和 JK触发器的驱动表：
由次态卡诺图和 触发器的驱动表求驱动方程：
0 0
0 1
1 0
1 1
Qn→ Qn+1
0 ×
1 ×
× 1
× 0
J K
JK触发器的驱动表
Q Q
1 0
n n
2
Q
n
1
0
00 01 11 10
0 0 1 0 1 0 1 0 0 0 1 1
1 0 1 1 1 0 × 0 0 0
00
2
n
Q2
0
Q
0
J
1
10
n
Q
1
1101
n
00
2
n
Q2
0
Q
0
K
1
10
n
Q
1
1101
n
×1 × × ×
× × ×
× × ×
× × × 1×
12 ?J 12 ?K
12 QCP ?
0 0
0 1
1 0
1 1
Qn→ Qn+1
0 ×
1 ×
× 1
× 0
J K
JK触发器的驱动表 Q Q1 0
n n
2
Q
n
1
0
00 01 11 10
0 0 1 0 1 0 1 0 0 0 1 1
1 0 1 1 1 0 × 0 0 0
00
2
n
Q1
0
Q
0
J
1
10
n
Q
1
1101
n
00
2
n
Q1
0
Q
0
K
1
10
n
Q
1
1101
n
00
2
n
Q0
0
Q
0
K
1
10
n
Q
1
1101
n
00
2
n
Q0
0
Q
0
J
1
10
n
Q
1
1101
n
×0 ×1 1× 0×
× × × 10 1 × ×
1 × × 1
1 × × 0
× 1 1 ×
× 1 × ×
01 QJ ?
201 QQK ??
120 QQJ ??
10 ?K
CPCP ?1
CPCP ?0
（ 5） 画逻辑图 。
将各驱动方程归纳如下：
再画出输出卡诺图,
00
2
n
Q
0
Q
0
Y
1
10
n
Q
1
1101
n
0 0 0 0
0 0 × 1
得电路的输出方程：
12QQY ?
01 QJ ? 201 QQK ??
120 QQJ ?? 10 ?K
12 ?J 12 ?K
Q
C1 C1
Q
1K
1J
∧
1J 1J
∧
1K 1K
C1
Q
∧
2 Q
0
Q Q
1
CP
Y
进位输出
≥1
1
≥1
&
1
用逻辑分析的方法画出电路完整的状态图,
（ 6） 检查能否自启动 。
可见, 当电路进入无效状态 111时, 在 CP脉冲作用下
可进入有效状态 000。 所以电路能够自启动 。
0
Q Q
1
Q
2
00 0 00 1 01 0
10 111 0
01 1
10 0
11 1
本章小结
1,时序逻辑电路的特点；任一时刻输出状态不仅取决于当时的输入
信号, 还与电路的原状态有关 。 因此时序电路中必须含有存储器
件 。
4,时序逻辑电路的设计步骤一般为：设计要求 → 最简状态表 → 编码
表 → 次态卡诺图 → 驱动方程, 输出方程 → 逻辑图 。
2,描述时序逻辑电路逻辑功能的方法有状态转换真值表, 状态转换
图和时序图等 。
3,时序逻辑电路的分析步骤一般为：逻辑图 → 时钟方程 （ 异步 ）,
驱动方程, 输出方程 → 状态方程 → 状态转换真值表 → 状态转换图
和时序图 → 逻辑功能 。
5,计数器是一种简单而又最常用的时序逻辑器件 。 计数器不仅能用于
统计输入脉冲的个数, 还常用于分频, 定时, 产生节拍脉冲等 。
7,寄存器也是一种常用的时序逻辑器件 。 寄存器分为数码寄存器
和移位寄存器两种 。
6,用已有的 M进制集成计数器产品可以构成 N(任意 )进制的计数器 。
6.9 试分析图示的计数器电路 。 写出它的驱动方程,
状态方程, 列出状态转换真值表和状态图, 说明
是几进制计数器 。
1J
1K
C1 ∧
1J
1K
C1 ∧
1
CP
0
Q
1
Q
6.2 试分析图示时序逻辑电路, 列出状态表, 画出
状态图和波形图 。
1J
1K
C1
┌
┌
1J
1K
C1
┌
┌
1
Q
0
Q
CP
Z
&
1
=1
FF
01FF
X
6.8 试分析图示的计数器电路 。 写出它的驱动方程,
状态方程, 列出状态转换真值表和状态图, 说明
是几进制计数器 。
1J
∧C1
1K
C1
1J
∧
1K
C1
1J
∧
1K
R R R
1
CP
Q
01
Q
2
Q
FF
0
FF
1
FF
2
R
d
6.12 试分析图示电路, 画出它的状态图, 说明它是
几进制计数器 。
3
Q
2
Q
ET
CP
0D1D2D3D
R C O
1
Q
0
Q
74160
∧
EP
R
D D
L
1
1
计数脉冲
&
Q
3
Q Q
2 1
Q
0
Q
DR ∧
ET
EP74161
D
R C O
3
3
Q
D
2
1
1
Q
L
0
1
0
Q
D
CP
D D1
计数脉冲
2
0 1
1
1 1
