第 5章 时序逻辑电路
5.1时序逻辑电路的特点和表示方法
5.2时序电路的分析方法
5.3寄存器
5.4计数器
5.5顺序脉冲发生器
5.6时序电路的设计方法
5.1 时序逻辑电路的特点
逻辑功能上的特点 (时序电路定义 )
任一时刻的稳定输出不仅决定于该时刻的输入,而且和电路原来状态有关 。
结构上的特点
电路中包含存储元件 ─通常由触发器构成 。
存储元件的输出和电路输入间存在着反馈连接,这是时序电路区别于组合电路的重要特点之一 。
时序逻辑电路的框图表示
tn和 tn+1：两个相邻的离散时间。
组 合 逻 辑 电 路
存 储 电 路
X
1
X
i
Q
1
Q
l
Z
1
Z
k
F
1
F
j
5 - 1
时 序 逻 辑 电 路 图现在的输入信号现在的输出信号存储电路现在的输入信号存储电路现在的输出信号
F(tn )=W[X(tn ),Q(tn )] (5-1) 输出方程Z(tn )=H[ (tn),(t )] (5-3) 驱动方程Q n+1 )=G[Z(tn),Q(tn)] (5 2 状态方程时序电路分类
按触发方式分两类
同步时序电路：所有触发器共用一个时钟信号，即所有触发器的状态转换发生在同一时刻
异步时序电路：触发器的状态转换不一定发生在同一时刻。
时序电路分类
按输出方式分两类
米里型,时序电路的输出状态与输入和现态有关的电路称为米里型
莫尔型,输出状态只与现态有关的电路，
称为莫尔型。
时序电路的逻辑功能表示法
逻辑方程式
F(tn )=W[X(tn ),Q(tn )] (5-1) 输出方程
Z(tn )=H[X(tn),Q(tn)] (5-3) 驱动方程
Q(tn+1 )=G[Z(tn),Q(tn)] (5-2) 状态方程时序电路的逻辑功能表示法
状态转换表,状态图、时序图 (工作波形图 )
时序电路的现态和次态，是由构成该时序电路的存储电路（一般由触发器组成）的现态和次态分别表示的，那么就可以用分析触发器的有关方法，列出时序电路的状态表，画出时序电路的卡诺图、状态图和时序图。
以上四种表示方法从不同侧面突出了时序电路的逻辑功能，它们本质上是相通的，可相互转换。在实际中根据需要选用。
5.2时序电路的分析方法
分析一个时序电路,就是要找出给定时序电路的逻辑功能 。
对具体电路而言,就是通过分析找出电路的状态和电路的输出在输入信号和时钟信号作用下的变化规律 。
① 分析电路组成,写逻辑方程式根据给定电路,写出：时钟方程,驱动方程,
输出方程分析步骤
② 求状态方程将驱动方程代入触发器特性方程，求出状态方程。
将任何一组输入变量及电路的初始状态的取值代入状态方程和输出方程，即可计算出电路的次态值和相应输出值，然后继续这个过程，直到考虑了所有可能的状态为止。将这些计算结果列成真值表的形式，就得到状态转换真值表。
④ 概括逻辑功能
③ 进行计算和列状态转换真值表分析过程示意图如下给定电路写时钟方程 输出方程 驱动方程状态方程特性方程计算
CP触发沿状态表 时序图状态图概括逻辑功能例 5-1
试分析图 5-2所示时序电路的逻辑功能。
⑴ 根据图 5-2所示逻辑图写出：
输出方程 nn QQF
31?
时钟方程,CP1=CP2=CP3=CP
驱动方程,J1=1 K1=1 nn QQJ
312? nQK 12?
nn QQJ 213? nQK 13?
1 J
1 K
Q
Q
FF1
1 J
1 K
Q
Q
FF2
1 J
1 K
Q
Q
FF3
1
CP
F
图 5 - 2 时序电路
& &
&
C1 C1
C1
例 5-1
J1=1 K1=1 nn QQJ
312?
nQK 12?
nn QQJ 213? nQK 13?
⑵ 将驱动方程代入 JK触发器的特性方程
nnn QKQJQ 1 中求得状态方程：
nn QQ
1
1
1?
nnnnnn QQQQQQ
21231
1
2
nnnnnn QQQQQQ
31321
1
3
例 5-1
0 0 0321?nnn QQQ
111nQ
012nQ
求状态转换表和状态转换图，画波形图。
设电路的初始状态
nn QQ
1
1
1?
nnnnnn QQQQQQ
21231
1
2
nnnnnn QQQQQQ
31321
1
3
0
13nQ
将这一结果作为新的初始状态，再代入状态方程和输出方程 … 。将结果添入表中得到状态转换表。
0
0 0 0 0 0
0 0 0 0 0
表 5-2是状态转换表。
nQ3 nQ2 nQ1 13?nQ 12?nQ 11?nQ
0
1
1 1 1
0 0 0
1 1 0
1 1 1
0
0
0
0
0
1
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
0 0 0
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1
2
3
4
5
6
FCP顺序表 5-2 例 5-1的状态转换表例 5-1
由状态转换表很容易画出状态转换图例 5-1
Q1
Q2
Q3
F
图 5-7 例 5-1的波形图
CP 1 2 3 4 5 6 7
10
0
0 1
1
0
该电路是一个六进制计数器。
有效状态无效状态有效循环 自启动
000 001 010
011100101
Q3Q2Q1
110
111
例 5-2
试分析图 5-5所示时序电路的逻辑功能。
1 J
1 K
Q
Q
C
1
1 J
1 K
Q
Q
C 1
X
C P
F
图
5 - 5
例
5 - 2
时 序 电 路 逻 辑 图
&
&
&
1
F F 1
F F 2
解：⑴根据图 5-5写出：
驱动方程时钟方程 CP1=CP2=CP输出方程 nn QXQF
21?
XJ?1 nXQK 21? nXQJ 12? XK?2
例 5-2
⑶ 根据以上方程计算得状态表。
驱动方程
输出方程 nn QXQF
21?
XJ?1 nXQK 21? nXQJ 12? XK?2
nnn QKQJQ 1 中求得状态方程：
⑵ 将驱动方程代入 JK触发器的特性方程
nnnn QXQQXQ
121
1
1
nnnn XQQXQQ
221
1
2
例 5-2
nn QXQF 21?
nnnn QXQQXQ 12111 nnnn XQQXQQ
22112
nQ2 nQ1 12?nQ 11?nQ
表 5-3 例 5-2的状态表
X
0
0
0
0
0
0
0
1
0 0
0 0
0 0
0 0
0 1
1 0
1 1
1 1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
F
⑷ 确定逻辑功能,X=0，回到 00状态，且 F=0；只有连续输入四个或四个以上个 1时，才使 F=1否则 F=0
。故该电路称作 1111序列检测器。
图
5 - 6 例 5 - 2 的 状 态 图
0 0
0 1
1 0
1 1
0 / 0
0 / 0
1 / 0
0 / 0
0 / 0
1 / 1
1 / 0
1 / 0
Q
2
Q
1
例 5-3
试分析图 5-7所示时序电路的逻辑功能。
1 J
1 K
Q
Q
C 1
1 J
1 K
Q
Q
C 1
1 J
1 K
Q
Q
C 1
F
C P
图
5 - 7
例
5 - 3
的 逻 辑 图
&
F F 1
F F 2
F F 3
解：图 5-7所示电路为异步时序电路。根据电路写出：
时钟方程,CP1=CP3=CP↓ CP2=Q1↓
输出方程,nQF
3?
nQJ
31? nnQQJ 213?
K1=1 J2=K2=1
K3=1
驱动方程：
nnn QQQ
13
1
1?
CP下降沿到来时方程有效
nn QQ
2
1
2?
Q1下降沿到来时方程有效
nnnn QQQQ
321
1
3?
CP下降沿到来时方程有效
根据驱动方程写出状态方程：
例 5-3
nQJ
31? nnQQJ 213?
K1=1 J2=K2=1 K3=1
分析异步时序电路时，只有确定状态方程有效，才可以将电路的初始状态和输入变量取值代入状态方程 。
⑵ 列状态转换表，画出状态转换图
nQ3 nQ2 nQ1 1
3?nQ 12?nQ 11?nQ
表 5-4 例 5-3状态转换表
↓ ↓ ↓
↓ ↓
↓ ↓ ↓
1
1
1
0 1 0
0 1 0
0 0 0
1 0 1
1 1 0
1 1 1
↓ ↓
↓ ↓ ↓
↓ ↓
↓ ↓ ↓
↓ ↓
0
0
0
0
1
0 0 1
0 1 0
0 1 1
1 0 0
0 0 0
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1
2
3
4
5
CP3 CP2 CP1FCP顺序
nnn QQQ 1311 CP↓ nn QQ 212
Q1↓
nnnn QQQQ 32113 CP↓
例 5-3
Q
3
Q
2
Q
1
0 0 0 0 0 1
0 1 0
0 1 1
1 0 0
1 1 1
1 1 0 1 0 1
图
5 - 8
例
5 - 3
的 状 态 图
CP
Q1
Q2
Q3
图 5-9 例 5-3 的波形图
状态转换图如图 5-8所示。
例 5-3
由分析可知，此例是异步五进制计数器。
5.3 寄存器
在数字系统和计算机中，经常要把一些数据信息暂时存放起来，等待处理。
寄存器就是能暂时寄存数码的逻辑器件。
寄存器内部的记忆单元是触发器。
一个触发器可以存储一位二进制数,N个触发器就可以存储 N位二进制数。
主要 数码寄存器、锁存器及移位寄存器。
作用电子数字计算机：存放参与运算的数据、
结果、指令、地址等。
各类数字系统：存放数据、特定意义的代码功能 接收数码存放数码输出数码组成触发器门电路时序逻辑电路分类 数码寄存器：用来存放一组二进制代码。移位寄存器：在移位脉冲作用下,二进制代码左移或右移 。
寄存器的作用、功能、分类及组成
数码寄存器具有存储二进制代码，并可输出所存二进制代码的功能。具有双拍和单拍两种工作方式。
双拍工作方式是指接收数码时，先清零，再接收数码。
单拍工作方式是指只需一个接收脉冲就可以完成接收数码的工作方式。
集成数码寄存器几乎都采用单拍工作方式。
数码寄存器要求所存的代码与输入代码相同，
故由 D触发器构成。
⒈ 数码寄存器
图 5-10为四位上升沿触发 D触发器 74LS175的逻辑图 。 在时钟脉冲 CP上升沿到来时,实现数据的并行输入 -并行输出 。
F F
0
1 D
C 1
R
D
F F
1
1 D
C 1
R
D
F F
2
1 D
C 1
R
D
F F
3
1 D
C 1
R
D
1
1
Q
0
Q
0
Q
1
Q
1
Q
2
Q
2
Q
3
Q
3
D
0
C P D
1
D
2
D
3
C P
⒈ 数码寄存器
⒉ 锁存器
锁存器有如下特点：
锁存信号没到来时，锁存器的输出状态随输入信号变化而变化 (相当于输出直接接到输入端，即所谓“透明”），当锁存信号到达时，
锁存器输出状态保持锁存信号跳变时的状态。
如图为一位 D锁存器的逻辑图。
QDQ
D=0时,Q=0；
CP由 1变 0时,由于
CP=0,将 D和 信号封锁住,基本 RS触发器的输出状态不变,
实现了锁存功能 。
D
当 CP=1时，两个与或非门构成基本 RS触发器,
0?Q若 D=l，得
QDQ
C P
D
1
Q
Q
＆
≥
1
＆
≥
1
图
5-13
一 位 锁 存 器 逻 辑 图
⒉ 锁存器当 CP由 1变 0时，即锁存信号到达时,Q的状态被锁存。
如图为八位 D锁存器 74LS
373 的逻辑图。 三态输出。
而 E=1时，输出为高组态。
在 CP=l,E=0时,Q=D。
1
1
C 1
1 D
Q
E N
1
( 2 )
C 1
1 D
Q
E N
1
( 5 )
C 1
1 D
Q
E N
1
( 6 )
C 1
1 D
Q
E N
1
( 9 )
C 1
1 D
Q
E N
1
( 1 2 )
C 1
1 D
Q
E N
1
( 1 5 )
C 1
1 D
Q
E N
1
( 1 6 )
C 1
1 D
Q
E N
1
( 1 9 )
1 Q
2 Q
3 Q
4 Q
5 Q
6 Q
7 Q
8 Q
1 D
2 D
3 D
4 D
5 D
6 D
7 D
8 D
( 3 )
( 4 )
( 7 )
( 8 )
( 1 3 )
( 1 4 )
( 1 7 )
( 1 8 )
( 1 )
( 1 1 )
E
C P
⒉ 锁存器只有输出使能信号 E=0时，
才有信号输出；
⒉ 锁存器
1
2
3
4
5
6
7
8
9
1
0
2
0
1
9
1
8
1
7
1
6
1
5
1
4
1
3
1
2
1
1
E
1 Q
1 D
2 D
2 Q
3 Q
3 D
4 D
4 Q
G
N
D
V
C
C
8 Q
8 D
7 D
7 Q
6 Q
6 D
5 D
5 Q
C
P
7
4
L
S
3
7
3
图 5-12 八位 D锁存器引脚图
⒊ 移位寄存器
移位寄存器不仅可以存储代码，还可以将代码移位。
⑴四位右移移位寄存器的原理：
1 D
C 1
Q
1 D
C 1
Q
1 D
C 1
Q
1 D
C 1
Q
C P
移 位 脉 冲串 行 输 入
D
I
F F 0 F F 1 F F 2 F F 3
Q
0
Q
1
Q
2
Q
3
D
O
串 行 输 出并 行 输 出
各触发器的次态方程为：
QQ nn 213 QQ nn 112 QQ nn 011 I10 DQ n
四个脉冲过去之后，移位寄存器的波形图如图示：
t0
t
0
t0
t0
t0
t0
D
I
Q
0
Q
1
Q
2
Q
3
C P
1 0 1 1
可用于：数据的串行 -并行转换和数据的并行 -串行转换。
⑵ 四位双向移位寄存器 74194的逻辑图
1 S
1 R
C 1
R
Q
Q
A
1 S
1 R
C 1
R
Q
Q
B
1 S
1 R
C 1
R
Q
Q
C
1 S
1 R
C 1
R
Q
Q
D
1
1111
≥ 1
≥ 1
＆＆ ＆
≥ 1
＆＆ ＆
≥ 1
＆＆ ＆
≥ 1
＆＆ ＆
＆
≥ 1
1
1 1
并 行 输 出
a b c d
并 行 输 入
S L
S R
C P
A
G
1
S
1
S
0
R
d
F
A
F
B
F
C
F
D
dR
清零保持右移左移送数
× ×
0 0
0 1
1 0
1 1
0
1
1
1
1
工作状态S1 S0
表 5-4 74194的工作状态表
74194的外引脚排列图 1 2 3 4 5 6 7 8
1 6 1 5 1 4 1 3 1 2 1 1 1 0 9
V
C C
Q
A
Q
B
Q
C
Q
D
C P S
1
S
0
C r
SR A B C D
SL
G N D
7 4 1 9 4
例 5-4
试分析图 5-17所示电路的逻辑功能。
解：两片 74194组成 八位右移移位寄存器 。
并 行 输 入 数 据 为
0N1N2N3N4N5N6N7,
右移串行输入数据为
SR=1。
7 4 1 9 4 - 1
#
a b c d
S
1
S
0
Q
A
Q
B
Q
C
Q
D
S L
S R
C P
7 4 1 9 4 - 2
#
a b c d
S
1
S
0
Q
A
Q
B
Q
C
Q
D
S L
S R
C P
＆
＆
0 N
1
N
2
N
3
N
4
N
5
N
6
N
7
并 行 输 入 数 据串 行 输出 数 据
1
1
1
G
2
G
1
S T 启 动 命 令
C P
0 N1N2N3 N4 N5 N6 N7
1
0
S1S0=01→右移
N76543210
0
0
1
=1 送数
1 0 N1N2 N3 N4 N5 N61 0 1 2 3 4 51 0 1 2 3 4 1 0N1 N2 N31 1 1 1 1 0 1 2 1 0 1 1 1 1 1 1 0
1
启动命令 ST=0使
S1S0=11→送数 。
5.4计数器
计数：具有记忆输入脉冲个数的作用称为计数 。
计数器：具有记忆输入脉冲个数功能的电路称为计数器 。
用途：计数器是现代数字系统中不可缺少的组成部分 。 主要用于计数,定时,分频和进行数字计算等 。 如各种数字仪表 （ 万用表,测温表 ）,各种数字表,钟等 。
⒈ 计数器的分类
按照各个触发器状态更新情况的不同可分为：
同步计数器,各触发器受同一时钟脉冲 ─
输入计数脉冲控制,同步更新状态 。
异步计数器,有的触发器受计数脉冲控制,有的是以其它触发器输出为时钟脉冲,状态更新有先有后 。
⒈ 计数器的分类
按照计数长度 (计数容量 )的不同分为：
N进制,N为 ≥2的自然数,N叫做计数器的容量或计数长度 。
对于计数器的一位而言,电路有 N个状态,该计数器就为 N进制计数器 。 例如八进制计数器电路,一位八进制计数器应有八个状态,二位八进制计数器应有六十四个状态 。 n位八进制计数器应有 8n个状态 。
二进制,N进制的特例。此时,N=2，对于 n位二进制计数器，共有 2n (2,4,8,16、
32...)个状态。
十进制,N进制的特例。此时,N=10。一位十进制计数器应有十个状态，二位十进制计数器应有一百个状态。 n位十进制计数器应有 10n个状态。
⒈ 计数器的分类
按照计数器数值增减情况不同分为：
加法计数器,随计数脉冲的输入递增计数 。
减法计数器,随计数脉冲的输入递减计数 。
可逆计数器,随计数脉冲的输入可增可减地计数 。
目前,集成计数器的种类很多,无需用户用触发器组成计数器,因此本节主要介绍集成计数器 。
⒉ 集成计数器
⑴ 二进制计数器
⑵ 8421编码十进制计数器 (CC40160)
⑶ 二 — 五 — 十进制异步加法计数器
⑷可逆 (加 /减 )计数器
⑸用中规模集成计数器构成任意进制计数器
⑹移位寄存器型计数器
⑺扭环型计数器
⑴ 二进制计数器
四位同步二进制加法计数器 74161电路
＆＆
1 J 1 K
C 1
R
≥ 1
＆ ＆
＆＆
1 J 1 K
C 1
R
≥ 1
＆ ＆
＆＆
1 J 1 K
C 1
R
≥ 1
＆ ＆
＆＆
1 J 1 K
C 1
R
≥ 1
＆ ＆
＆
＆＆
＆
＆
1
11
Q
0
Q
1
Q
2
Q
3
Q
C C
L
D
D
0
D
1
C P D
2
D
3
C
r
P T
F F
0
F F
1
F F
2
F F
3
清零端预置数端 (送数 )
计数,P=T=1（ Cr=1,LD=1）保持,=0,T=1； P=1,T=0
74161的功能表
⑴ 二进制计数器表 5-5 74161功能表
L L L L
D0 D1 D2 D3
计 数保 持保 持
Q0 Q1 Q2 Q3
输 出
L × × × × × × × ×
H L × × ↑ D0 D1 D2 D3
H H H H ↑ × × × ×
H H L × × × × × ×
H H × L × × × × ×
Cr LD P T CP D0 D1 D2 D3
输 入
74161的逻辑符号和外引脚图
⑴ 二进制计数器
V
C C
Q
C C
Q
0
Q
1
Q
2
Q
3
T
L
D
C
r
C P D
0
D
1
D
2
D
3
P G N D
7 4 L S 1 6 1
7 4 L S 1 6 1
的 外 引 脚 图
1 6 1 5
1 4 1 3
1 2 1 1 1 0
9
1 2 3 4 5 6 7 8
74161
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
P
T
CP
Q
CC
L
d
C
r
74161的逻辑符号
1 2 1 3 1 4 1 5 0 1 2
异 步 清 零 预 置 计 数 禁 止
C
r 清 零
L
d
置 入
D
0
D
1
D
2
D
3
数 据 输 入
C P 时 钟允 许 P
允 许 T
Q
0
Q
1
Q
2
Q
3
输 出串 行 进 位 输 出
Q
C C
⑴ 二进制计数器
74161的波形图
⑵ 8421编码十进制计数器
8421编码十进制计数器 74160是 TTL型十进制加法计数器 。 CC40160是 MOS型十进制加法计数器 。
CC40160是由 TTL系列 74160移植过来的,
逻辑功能及引脚排列图完全一致 。
其特点是：
计数器的初始值可由预置端任意置入 。
电路内部采用快速提前进位,为级联方便而专门有进位输出端 。
预置数与 CP同步,清零与 CP异步 。
CC40160功能表如表 5-6所示。
表 5-6 CC40160功能表
⑵ 8421编码十进制计数器
L L L L
D0 D1 D2 D3
计 数保 持保 持
Q0 Q1 Q2 Q3
输 出
L × × × × × × × ×
H L × × ↑ D0 D1 D2 D3
H H H H ↑ × × × ×
H H L × × × × × ×
H H × L × × × × ×
Cr LD EP ET CP D0 D1 D2 D3
输 入
L
D
D
1
D
2
D
3
D
4
C P
时 钟
E
P
E
T
Q
0
Q
1
Q
2
Q
3
Q
C C
输出
C
r
0 7 8 9 0 1
2
3
禁 止计 数清 除 预 置图
5 - 3 0 C C 4 0 1 6 0
的 工 作 波 形
1 0 1 0 1 0 1
1 0 0 0 0 1 1
1 0 0 0 0 0 0
0 1 1 0 0 0 0
CC40160的波形图如图 5-30所示。
⑵ 8421编码十进制计数器
CC40160的外引脚排列图如图 5-31所示。
⑵ 8421编码十进制计数器
V
C C
Q
C C
Q
1
Q
2
Q
3
Q
4
E
T
L
D
C
r
C P D
1
D
2
D
3
D
4
E
P
V
S S
1 6
1 5
1 4
1 3 1 2 1 1 1 0
9
1 2 3 4 5 6 7 8
C C 4 0 1 6 0
图
5 - 3 1 C C 4 0 1 6 0
的 外 引 脚 排 列 图图
5 3 1 4 0 1 6 0
的 外 引 脚 排 列 图
⑶ 二 — 五 — 十进制异步加法计数器
二 — 五 — 十进制异步加法计数器 74290
（ T1290）的逻辑图如图所示。
＆
S
9 ( 1 )
S
9 ( 2 )
R
0 ( 1 )
R
0 ( 2 )
C P
0
C P
1
Q
0
Q
1
Q
2
Q
3
S
1 J
C 1
R
1 J
C 1
1 J
C 1
S
C 1
1 K
R
R
1 J
F F
0
F F
1
F F
2
F F
3
＆
＆
Q
Q
Q
Q
Q
Q
Q
Q
＆
＆
1 K
R
1 K
1 K
二进制计数 五进制计数器8421码十进制计数器 5421码十进制计数器复位置位
表 5-7是 74290的功能表 。
⑶ 二 — 五 — 十进制异步加法计数器
↓
↓
↓
↓
×
×
×
×
CP
CP 0
0 CP
CP Q0
Q3 CP
× ×
× ×
× ×
× ×
CP0 CP1
有 0
1 1
1 1
× 0
0 ×
S9（ 1） S9（ 2）
二进制计数五进制计数
8421码十进制计数
5421码十进制计数
1 0 0 1
1 0 0 1
0 0 0 0
0 0 0 0
Q3 Q2 Q1 Q0
输 出有 0
× 0
0 ×
1 1
1 1
R0（ 1） R0（ 2）
输 入表 5-7 74290功能表
⑶ 二 — 五 — 十进制异步加法计数器
如图是 74290的外引脚排列图 。
V
C C
Q
1
Q
2
Q
3
Q
4
R
0 ( 1 )
R
0 ( 2 )
S
9 ( 1 )
S
9 ( 2 )
G N DC P
1
C P
2
N N
R
0 ( 1 )
R
0 ( 2 )
Q
3
Q
2
Q
4
Q
1
9 ( 1 )
S
9 ( 2 )
C P C P
1
S
2
74290的应用：
实现二进制和五进制计数实现 8421码十进制计数,5× 2=10
⑶ 二 — 五 — 十进制异步加法计数器
M
1
= 2
M
2
= 5
Q
0
Q
1
Q
2
Q
3
S
9 ( 1 )
S
9 ( 2 )
R
0 ( 1 )
R
0 ( 2 )
C P
1
C P
0
7 4 2 9 0
Q
0
Q
1
Q
2
Q
3
S
9 ( 1 )
S
9 ( 2 )
R
0 ( 1 )
R
0 ( 2 )
C P
1
C P
0
0 0 0 0
C P
权,1 2 4 8
实现 5 码模 10计数C P
7 4 2 9 0
Q
0
Q
1
Q
2
Q
3
S
9 ( 1 )
S
9 ( 2 )
R
0 ( 1 )
R
0 ( 2 )
C P
1
C P
0
0 0 0 0
权,5 1 2 4
1 1 0 0
1 0 1 1
1 0 1 0
1 0 0 1
0 0 0
0 1 0 0
0 0 1 1
0 0 1 0
0 0 0 1
0 0 0 0
Q0Q3Q2Q1
5 4 2 1
实现任意进制计数
实现模 7加法计数器,主要的 7个状态 0000～
0110为主循环状态,0111出现后瞬间即逝。
⑶ 二 — 五 — 十进制异步加法计数器
7 4 2 9 0
Q
0
Q
1
Q
2
Q
3
S
9 ( 1 )
S
9 ( 2 )
R
0 ( 1 )
R
0 ( 2 )
C P
1
C P
0
0 0
C P
权,1 2 4 无 用
＆
⑷ 可逆（加 /减）计数器
可逆计数器亦称加 /减计数器。
同步加 /减计数器有双时钟结构单时钟结构双时钟结构,有两个计数脉冲输入端的加 /减计数器为双时钟结构。其中一个为加法计数脉冲输入端，
另一个为减法计数脉冲输入端。
单时钟结构：有一个计数脉冲输入端的加 /减计数器
同步十进制加减计数器 74190为单时钟结构。
它是靠加 /减控制端的控制来实现加法或减法计数的。
预置数 只要在置入端加入负脉冲,就可以对计数器置数,Q3Q2Q1Q0=D3D2D1D0。
加 /减计数 M=0,做加法计数,M=1时,做减法计数 。
利用允许端可以使多片级联为同步工作方式。低位片计数器的
MAX/MIN接到高位片的允许输入端，这样，只有计数到最大
/最小时，才允许高位片计数器计数，否则不允许计数。
1 6 1 5 1 4 1 3 1 2 1 1 1 0 9
87
6
54321
C P
M A X / M I N
V
C C
D
0
D
2
D
3
D
1
Q
1
Q
0
Q
2
Q
3
G N D
加
/
减允 许
G
时 钟串 行时 钟置 入图 5 - 3 3 7 4 1 9 0 的 外 引 线 排 列 图
D
2
D
3
D
0
D
1
Q
1
Q
0
M
L
D
Q
C R
Q
2
Q
3
G
⑷ 可逆（加 /减）计数器保持 允许端为低电平时，做加 /减计数。
为高电平时，加减计数器处于保持状态。
置 入
L
D
D
0
D
1
D
2
D
3
时 钟
C P
加
/
减
M
允 许
G
Q
0
Q
1
Q
2
Q
3
M A X / M I N
串 行 时 钟
7
8 9 0 1 2 2 2 1 0 9 8
7
加 法 计 数禁 止减 法 计 数图
5 - 3 4 7 4 1 9 0
的 工 作 波 形 图
⑸ 用中规模集成计数器构成任意进制计数器
利用中规模集成计数器构成任意进制计数器的方法归纳起来有乘数法,复位法,和置数法 。
① 乘数法
将两个计数器串接起来，即计数脉冲接到 N
进制计数器的时钟输入端,N进制计数器的输出接到 M进制计数器的时钟输入端，则两个计数器一起构成了 N× M进制计数器。
74290就是典型例子，二进制和五进制计数器构成 2× 5=10进制计数器。
② 复位法
用复位法构成 N进制计数器所选用的中规模集成计数器的计数容量必须大于 N。当输入 N个计数脉冲之后，计数器应回到全
0状态。
置零复位法。利用 Cr=0时 Q3Q2Q1Q0=0000，
使计数器回到全 0状态。
预置端送 0。使计数器数据输入全 0，当第
N－ 1个计数脉冲到达后，让预置数端 LD=0，
当第 N个计数脉冲到来时 Q3Q2Q1Q0=0000，使计数器回到全 0状态。
③ 置数法
置数法即对计数器进行预置数 。
在计数器计到最大数时,置入计数器状态转换图中的最小数,作为计数循环的起点；
可以在计数到某个数之后,置入最大数,
然后接着从 0开始计数 。
如果用 N进制计数器构成 M进制计数器,
需要跳过 （ N－ M） 个状态 。 或在 N进制计数器计数长度中间跳过 （ N－ M） 个状态 。
例：
试用 74161采用复位法构成十二进制计数器 。
解：对于十二进制计数器,当输入十二个计数脉冲后,Q3Q2Q1Q0 =0000,使计数器回到全 0状态 。 而对于四位二进制加法计数器,
输入十二个计数脉冲后,Q3Q2Q1Q0 =1100，
所以要用 74161构成十二进制计数器,当计到 Q3Q2Q1Q0=1100,应使计数器
Q3Q2Q1Q0=0000。
置 0复位法
00100001 0011
0111
0100 0101
1011 1010 1001 1000
0000
0110
1100
多余态无 CP
CP
十二进制计数器状态转换图
23 QQC r?
使,当计到 Q3Q2Q1Q0=1100，
计数器 Q3Q2Q1Q0=0000。实现了十二进制计数。
23 QQC r?
Q
C C
Q
0
Q
1
Q
3
T
L
D
C
r
C P
D
0
D
1
D
2
D
3
P
7 4 L S 1 6 1
Q
2
图
5 - 3 5 7 4 1 6 1
构 成 十 二 进 制 计 数 器
C P
1
1
&置 0复位法
Q3Q2Q1Q0=1100
23 QQC r?
Q3Q2Q1Q0=0000
对于置零复位法,随着计数器被置 0,复位信号随之消失,所以复位信号持续时间很短,电路的可靠性不高 。
DL
0013 QQQL D0?DL
预置端送 0。计数器计数到 Q3Q2Q1Q0=1011时，应具备送数条件即,令,当计数器计到 Q3Q2Q1Q0=1011时,=0。第十二个计数脉冲到达时，将 D3D2D1D0=0000置入计数器，从而使计数器复位。
预置端送 0
013 QQQL D?
Q
C C
Q
0
Q
1
Q
3
T
L
D
C
r
C P
D
0
D
1
D
2
D
3
P
7 4 L S 1 6 1
Q
2
图
5 - 3 6 7 4 1 6 1
构 成 十 二 进 制 计 数 器
C P
1
1
&
预置端送 0
Q3Q2Q1Q0=1011
Q3Q2Q1Q0=0000
013 QQQL D?
例
试用 74161采用置数法构成十二进制计数器 。
解：置最小数,74161的计数长度为十六 。
十二进制计数器的计数长度等于十二 。 预置数应是 (16-12)=4,即 D3D2D1D0=0100。
即计数器计到最大数 1111之后,应使计数器处于预置数工作状态 。
Q
C C
Q
0
Q
1
Q
3
T
L
D
C
r
C P
D
0
D
1
D
2
D
3
P
7 4 L S 1 6 1
Q
2
C P
1
1
1
0
00
图
5 - 3 7 7 4 1 6 1
构 成 十 二 进 制 计 数 器 置 最 小 数
1
置最小数
0?DL
Q3Q2Q1Q0=1111
QCC=1
Q3Q2Q1Q0=0100
置最大数
0123 QQQQL D?
置最大数须跳过 1110,1101,1100、
1011四个状态，因此令图
5 - 3 8 7 4 1 6 1
构 成 十 二 进 制 计 数 器 置 最 大 数
1
1
Q
C C
Q
0
Q
1
Q
3
T
L
D
C
r
C P
D
0
D
1
D
2
D
3
P
7 4 L S 1 6
1
Q
2
1 1 1 1
1
1
&
Q3Q2Q1Q0=1010
Q3Q2Q1Q0=1111
0123 QQQQL D?
置最大数
若跳过的四个状态取 0110,0111,1000、
1001，则 Q3Q2Q1Q0=0101时,即
0123 QQQQL D?
1
1
1
1
0
0
Q
C C
Q
0
Q
1
Q
3
T
L
D
C
r
C
P
D
0
D
1
D
2
D
3
P
7 4 L S 1 6 1
Q
2
图
5 - 3 9 7 4 1 6 1
构 成 十 二 进 制 计 数 器 跳 过 中 间 数
&
1
1
Q3Q2Q1Q0=0101
Q3Q2Q1Q0=1010
0123 QQQQL D?
例,用 74161构成十进制计数器。
当下一个计数脉冲一到,各置数端数据立即送到输出端,预置数端 D3D2D1D0=0000。
DL
解：当 74161计数到 Q3Q2Q1Q0=1001时，
使 =0，为置数创造了条件。
7 4 1 6 1
构 成 十 进 制 计 数 器
C P
1
1
Q
C C
Q
0
Q
1
Q
3
T
L
D
C
r
C P
D
0
D
1
D
2
D
3
P
7 4 L S 1 6 1
Q
2
&
构 成 十 进 制 计 数 器构 成 十 进 制 计 数 器
电路如图所示。在连续计数脉冲的作用下，
计数器由开始从 0000,0001,……1000,
1001循环计数 — 8421码十进制计数器。
Q3Q2Q1Q0=1001
Q3Q2Q1Q0=0000
0123 QQQQL D?
例,用 74161构成十进制计数器。
若例中预置数端 D3D2D1D0≠0000,
D3D2D1D0=0100,其余不变,得到的是几进制计数器？
是六进制计数器。计数器循环状态是
0100 0101 0110
011110001001
例：用 74161构成十进制计数器。
推广
设各置数端数据为 N,构成模数为 M的计数器,译码与非门必须对 N+M－ 1所对应的状态译码 。
如 N=3(0011)、
M=10,与非门必须对 12(1100)译码 。 如图所示 。
7 4 1 6 1
构 成 十 进 制 计 数 器
C P
1
1
1
Q
C C
Q
0
Q
1
Q
3
T
L
D
C
r
C P
D
0
D
1
D
2
D
3
P
7 4 L S 1 6 1
Q
2
&
构 成 十 进 制 计 数 器例,用 74LS161组成 24进制计数器
个位：当计数到 Q3Q2Q1Q0=1001时,向十位的 P,T输出高电平的进位信号,并向本位计数预置端输出低电平的预置信号,使下一个计数脉冲的上升沿到来时,在十位十进制计数器加 1的同时,个位十进制计数器实现预置数功能,将 D3D2D1D0=0000装入计数器 。
Q
C C
Q
0
Q
1
Q
3
T L
D
C
r
C P
D
0
D
1
D
2
D
3
P
7 4 L S 1 6 1
（ 个 ）
Q
2
C P
1
Q
C C
Q
0
Q
1
Q
3
T
L
D
C
r
C P
D
0
D
1
D
2
D
3
P
7 4 L S 1 6 1
（ 十 ）
Q
2
C P
1
&
&
实现逢 24复 0功能：用一个与非门对 24译码
(8421码是 00100100)当计数到 24时，与非门向计数器的清零端输出低电平，强迫整个计数器复位到全 0状态。
说明：采用置数法实现计数器时，若置数端数据不是零，可能出现无效状态，计数器清零后不能立即进入有效状态循环。
例
1100 1101
1111 1110
1000 1001 1010 1011
1100110111101111
方法二：采用进位输出置数法实现。
7 4 1 6 1
构 成 可 控 计 数 器
C P
C
1
1
Q
C C
Q
0
Q
1
Q
3
T
L
D
C
r
D
0
D
1
D
2
D
3
P
7 4 L S 1 6
1
Q
2
1
1
C P
⑹ 移位寄存器型计数器
将移位寄存器首尾相接即构成环型计数器 。
不断输入时钟信号时,寄存器中的数据依次右移 。
nQD
30?
1 D
Q
0
1 D
Q
F F
1
1 D
Q
F F
2
1 D
Q
F F
3
C P
C 1
C 1
C 1
C 1
图
5 - 4 2
环 型 计 数 器
F F
⑺ 扭环型计数器
扭环型计数器亦称约翰逊计数器。
将环型计数器的反馈函数,改为nQD
30?
nQD 30? 即为扭环型计数器。
1 D
Q
0
1 D
Q
1
1 D
Q
F F
2
1 D
Q
F F
C P
C 1
C 1
C 1 C 1
图 5 - 4 7 扭 环 型 计 数 器
3
F F
F F
图 扭 环 型 计 数 器
⑺ 扭环型计数器 1 D
Q
0
1 D
Q
1
1 D
Q
F F
2
1 D
Q
F F
C P
C 1
C 1
C 1 C 1
图 5 - 4 7 扭 环 型 计 数 器
3
F F
F F
图 扭 环 型 计 数 器
0101 1011 0110
11010010
101001001001
无效循环
1000
0000 0001 0011
0111
11111110
1100 有效循环
Q3Q2Q1Q0
扭环型计数器状态转换图如图示 。
5.5顺序脉冲发生器
顺序脉冲发生器：产生一组在时间上有先后顺序的脉冲。
用途：如在计算机中，机器执行指令时，是将一条指令分成一些基本动作，控制器发生一系列节拍脉冲，有顺序地控制这些基本动作的完成，实现一系列的操作或运算。
电路组成计数器：按设计要求计脉冲 CP的个数译码器：将计数器状态翻译成对应输出端 (脉冲信号 )
的高低电平顺序输出。
0122 QQQT?
0120 QQQT?
0121 QQQT?
0123 QQQT?
0124 QQQT?
0126 QQQT?
0125 QQQT?
0127 QQQT?
5.5顺序脉冲发生器图
5 - 4 9
顺 序 脉 冲 发 生 器 逻 辑 图
T
0
T
1
T
2
T
3
T
4
T
5
T
6
T
7
Q
0
Q
0
Q
1
Q
1
Q
2
Q
2
译 码 器
Q Q
1 D C 1
Q Q
1 D C 1
Q Q
1 D C 1
计 数器时 钟 输 入 端
F
2
F
1
F
0
1
1
111
1
1
1
图 顺 序 脉 冲 发 生 器 逻 辑 图译 码 器计 数器时 钟 输 入 端
&
&
&
&
&&
&
&
工作方式是异步的输入时钟脉冲输出顺序脉冲产生竞争冒险
5.5顺序脉冲发生器
CP
T0
T1
T2
T3
T4
T5
T6
T7
5-50 顺序脉冲发生器波形图尖脉冲是竞争冒险现象在译码器输出端产生的干扰脉冲。
产生干扰脉冲的状态计数器的状态 次态干扰脉冲窄脉冲
001
011
101
111
010
100
110
000
0线
0线,2线
4线
4线,6线
消除干扰脉冲的方法利用输入脉冲封锁译码门采用扭环型计数器采用环型计数器
利用输入脉冲封锁译码门
用时钟脉冲封锁以消除干扰脉冲与清除竞争冒险时采用的方法相同,引入封锁脉冲在可能产生干扰脉冲的时间里封锁住译码门 。 如图 (a)示图 (b)为其输出波形 。
C P
计 数 器
T
0
T
1
T
7
( a )
1
& &
&
T1
T2
T3
CP 1 2 3
(b)
此时的顺序脉冲不再是一个接一个。
采用约翰逊 (扭环型 )计数器构成顺序脉冲发生器的逻辑图如图示。
采用扭环型计数器译码电路
T
0
T
1
T
2
T
3
T
4
T
5
T
6
T
7
1 D
Q
Q
C 1
1 D
Q
Q
C 1
1 D
Q
Q
C 1
1 D
Q
Q
C 1
C P
Q
3
Q
3
Q
2
Q
2
Q
1
Q
1
Q
0
Q
0
图
5 - 5 2
用 约 翰 逊 计 数 器 构 成 的 顺 序 脉 冲 发 生 器
&
& &
&
&
&
&
&
F F 3
F F 2 F F 1 F F 0
扭环型计数器
特点：每次状态变化时，仅有一个触发器翻转，
故可消除干扰脉冲。
采用扭环型计数器
四位约翰逊计数器时序及译码函数。
表 5-10 四位约翰逊计数器时序及译码函数
Q3Q0（ 0线）
Q3Q2（ 1线）
Q2Q1（ 2线）
Q1Q0（ 3线）
Q3Q0（ 4线）
Q3Q2（ 5线）
Q2Q1（ 6线）
Q1Q0（ 7线）
0 0 0 0
1 0 0 0
1 1 0 0
1 1 1 0
1 1 1 1
0 1 1 1
0 0 1 1
0 0 0 1
0
1
2
3
4
5
6
7
译码函数值触发器状态Q
3 Q2 Q1 Q0
时钟脉冲
CP
采用环型计数器
特点：不需要译码器 。 环型计数器的有效循环中的每一个状态都有一个 1。 每个触发器的 Q端就可以输出对应的脉冲 。 虽然计数器由一个状态到下一个状态有两个触发器翻转,但因没有译码器,因此不产生干扰脉冲 。
1 J
1 K
Q
Q
C 1
R
d
R
d
T
0
R
d
R
d
T
2
R
d
R
d
T
4
R
d
R
d
T
6
T
1
T
3
T
5
T
7
C P
C L R
图
5 - 4 8
用 环 型 计 数 器 构 成 的 顺 序 脉 冲 发 生 器
1 J
1 K
Q
Q
C 1
1 J
1 K
Q
Q
C 1
1 J
1 K
Q
Q
C 1
1 J
1 K
Q
Q
C 1
1 J
1 K
Q
Q
C 1
1 J
1 K
Q
Q
C 1
1 J
1 K
Q
Q
C 1
S
S S S S
SSS
八位环型计数器构成的顺序脉冲发生器工作波形 。
采用环型计数器
C P
Q
0
Q
1
Q
2
Q
3
Q
4
Q
5
Q
6
Q
7
T
0
T
1
T
2
T
3
T
4
T
5
T
6
T
7
T
0
1 2 3 4 5 6 7 8 9
图
5 - 4 9
环 型 计 数 器 构 成 的 顺 序 脉 冲 发 生 器 的 波 形 图
5.6 时序逻辑电路的设计方法已知逻辑电路,求状态图分析步骤
⒈ 写方程式,已知逻辑电路，求状态图
⒉求状态方程
⒊进行计算、列状态转换表
⒋画状态转换图和时序图
复习：时序逻辑电路的分析步骤
时序逻辑电路的设计是分析的逆过程。
已知设计要求，求满足要求的逻辑电路。
5.6 时序逻辑电路的设计方法设计步骤
⑴ 画状态转换图或状态转换表
⑵状态化简
⑶确定触发器的数目、类型、状态分配（状态编码）根据 2n≥M>2n-1,确定触发器的数目
⑷求出驱动方程和输出方程
⑸按照驱动方程和输出方程画出逻辑图。
⑹检查所设计的电路能否自启动设计注意事项
对于用中规模集成电路设计时序电路，第四步以后的几步就不完全适用了。
由于中规模集成电路已经具有了一定的逻辑功能，
因此用中规模集成电路设计电路时，希望设计结果与命题要求的逻辑功能之间有明显的对应关系，
以便于修改设计。
例：
试设计一个五进制加法计数器。
解：由于计数器能够在时钟脉冲作用下，
自动地依次从一个状态转换到下一个状态，
所以计数器无信号输入，只有进位输出信号。
令进位输出 C=1表示有进位输出，而 C=0
则表示无进位输出。
具体步骤
⑴ 画状态转换图或状态转换表。
五进制加法计数器应有五个有效状态。它的状态转换图如图所示。
S
0
/ 0
S
1
/ 0
S
2
/ 0
S
3
/ 0
S
4
/ 1
图
5 - 5 0
五 进 制 加 法 计 数 器 原 始 状 态 图具体步骤
⑵ 状态化简无等价状态。无需状态化简。
⑶状态分配有五个状态，应用三位二进制代码（三个触发器）八种组合中取其五种组合得二进制编码的状态转换图。
0 0 0
/ 0
0 0 1
/ 0
0 1 0
/ 0
0 1 1
/ 0
1 0 0
/ 1
图
5 - 5 1
五 进 制 加 法 计 数 器 二 进 制 编 码 状 态 图具体步骤
⑷ 求状态方程、驱动方程、输出方程根据图 5-51，画出次态卡诺图和进位输出的卡诺图 (图 5-
52)，并将其分解成小卡诺图 (图 5-53)。
n
Q
2
n
Q
0
0 0
0 1 1 1 1 0
0
1
n
Q
1
× × ×
0 0 1 0
0
( a ) Q
2
的 次 态 卡 诺 图
n
Q
2
n
Q
0
0 0 0 1
1 1 1 0
0
1
n
Q
1
× × ×
0
1
0
1
0
( b ) Q
1
的 次 态 卡 诺 图
n
Q
2
n
Q
0
0 0 0 1 1 1
1 0
0
1
n
Q
1
× × ×
1
0 0
1
0
( c ) Q
0
的 次 态 卡 诺 图
nnnn QQQQ 21012
nnnnn QQQQQ
1010
1
1
nnn QQQ
02
1
0?
n
Q
2
n
Q
1
n
Q
0
0 0
0 1 1 1 1 0
0
1
0 0 1 / 0 0 1 0 / 0 1 0 0 / 0 0 1 1 / 0
0 0 0 / 0
×
×
×
图
5 - 5 2
次 态 的 卡 诺 图具体步骤
nnnn QQQQ 21012
nnnnn QQQQQ 101011
nnn QQQ
02
1
0?
n
Q
2
n
Q
1
n
Q
0
0 0
0 1 1 1 1 0
0
1
0 0 1 / 0 0 1 0 / 0 1 0 0 / 0 0 1 1 / 0
0 0 0 / 0
×
×
×
图
5 - 5 2
次 态 的 卡 诺 图
n
Q
2
n
Q
0
0 0
0 1
1 1 1 0
0
1
n
Q
1
× × ×
0
0
0
0
1
( d ) 输 出
C
的 卡 诺 图
nQC 2?
具体步骤
nnnn QQQQ 21012
nnnnn QQQQQ 101011
nnn QQQ
02
1
0?
nQC 2?
状态方程的形式,应与选用的触发器的特性方程的形式相似 。 以便于状态方程和特性方程对比,求出驱动方程 。
nnn QKQJQ 1 nnn YQQXQ 1
nn QXQ 1
nn QQ 1
比较得,J=X
YK?
比较得,J=X K=1
比较得,J=K=1
nn QQJ
102? 12?K nQJ 01? nQK 02?
nQJ
20? 10?K
具体步骤
⑸ 根据驱动方程和输出方程画出逻辑图，
如图 5-54示。
1 J
Q
1 K
Q
1 J
Q
1 K
Q
1 J
Q
1 K
Q
C 1
C 1
C 1
1
C P
图
5 - 5 4 J K
触 发 器 构 成 的 五 进 制 加 法 计 数 器
C
F F 0 F F 1
F F 2
&
nn QQJ 102? 12?K nQJ
01?
nQK 02?
nQJ 20? 1
0?K
具体步骤
⑹ 检查能否自启动，结果为能自启动
0 0 0
/ 0
0 0 1
/ 0
0 1 0
/ 0
0 1 1
/ 0
1 0 0
/ 1
图
5 - 6 0
五 进 制 加 法 计 数 器 的 状 态 转 换 图
1 1 1
1 0 1 1 1 0
/ 1
/ 1
/ 1
Q
2
Q
1
Q
0
若选用 D触发器，状态方程为 nnn QQQ 1012
nnnnnnn QQQQQQQ 10101011 nnn QQQ 0210
进而求得驱动方程,nn QQD
102?
nn QQD 101 nn QQD
020?
根据驱动方程和输出方程画出的 D触发器构成的计数器如图所示。
nn QQD 102? nn QQD 101nn QQD
020?
Q
C P
Q
0
Q
1
= 1
D
触 发 器 构 成 的 五 进 制 加 法 计 数 器
Q
C 1
1 D
&
Q
C 1
C
触 发 器 构 成 的 五 进 制 加 法 计 数 器
1 D
Q
1 D
Q
Q
C 1
&
F F 0
F F 1
F F 2
检查结果能自启动 。 状态转换图如图所示 。
0 0 0
/ 0
0 0 1
/ 0
0 1 0
/ 0
0 1 1
/ 0
1 0 0
/ 1
图
5 - 6 2
五 进 制 加 法 计 数 器 的 状 态 转 换 图
1 1 1
1 0 1 1 1 0
/ 1
/ 1 / 1
Q
2
Q
1
Q
0
例 5-9,
试设计一个串行数据 1111序列检测器。连续输入四个或四个以上个 1时，输出 F为 1，
否则 F为 0。
解：根据题意该电路只有一个输入端 X，检测结果或者为 1或者为 0。故也只有一个输出端 F。令：
S0：没输入 1以前的状态；
S1：输入一个 1后的状态；
S2：连续输入两个 1以后的状态；
S3：连续输人三个 1以后的状态；
S4：连续输入四个或四个以上个 1的状态。
例 5-9：
列状态转换 (表 5-9)所示，画状态转换图 (图 5-58)。
X
Sn+1/F
Sn
S0
S1
S2
S3
S4
S0/0 S1/0
0 1
S0/0 S2/0
S0/0 S3/0
S0/0 S4/1
S0/0 S4/1
表 5-9检测器状态表 S
0
S1S4
S2S3
0/0
0/0
0/0 0/0
0/0
1/0
1/0
1/0
1/1
1/1
图 5-58 检测器状态图
X/F
输入相同，输出相同，
次态相同，等价合并。
用 S3表示
得到的最简状态转换图如图所示 。
S0 S1
S2S3
1/0
1/0
1/01/1
0/0 0/0
0/0
0/0
例 5-9,nQ
1
n
Q
2
0 0 0 1
1 1
1 0
0
1
0 0 / 0 0 0 / 0 0 0 / 0
0 1 / 0 1 1 / 0 1 0 / 0 1 0 / 1
X
0 0 / 0
n
Q
1
n
Q
2
0 0 0 1 1 1 1 0
0
1
0
0 0
0
0 1 1 1
X
nnnnn QQXXQXQQ 212111
n
Q
2
0 0 0 1 1 1 1 0
0
1
0
0 0
0
1 1 0 0
X
n
Q
1
nn QXQ 112 nn QXQF
21?
由状态方程求得驱动方程为：
nn QQXD
211?
nQXD 12?
由于两个触发器的四种状态组合,均为有效状态,没有无效状态,不存在能否自启动的问题 。
根据驱动方程和输出方程画出逻辑图如图
5-61所示 。
nnn QQXQ
21
1
1?
nn QXQ
1
1
2?
C P
1 D
Q
Q
C 1
X
F
1 D
Q
Q
C 1
&
&
&
&
F F 1
F F 2
试设计一个能控制光点右移,左移,停止的控制电路 。
光点右移表示电机正转,光点左移表示电机反转,光点停止移动表示电机停转 。
电机运转规律如下：正转 20秒 — 停 10秒 —
反转 20秒 — 停 10秒 — 正转 20秒 …… 。
例 5-11
解：光点移动可通过发光二极管的亮、灭变化显示出来。为此控制电路应包含两部分：发光二极管的驱动电路和产生控制脉冲的电路。
如果四个发光二极管中只有一个亮，并能从左向右或从右向左依次亮，就形成了光点的移动。
四位双向移位寄存器 74194具有送数、左移、右移、
保持功能。用 74194驱动发光二极管，便可得到符合题目要求的功能。
例 5-11
例 5-11
S1S0=11送数，
S1S0=01右移 20秒，
S1S0=10左移 20秒，
S1S0=00保持 10秒。
QAQBQCQD=1000
环型移位六进制计数器
M
1
1
1
十进制计数器
P
T
D
0
D
1
D
2
D
3
C P
L
D
Q
0
Q
1
Q
2
Q
4
Q
C C
C
r
S
1
S
2
S
3
A
0
A
1
A
2
F
0
F
1
F
2
F
3
F
4
F
5
F
6
F
7
S
0
S
0
S
1
S
1
A
B
C
D
C P
S L
S R
Q
A
Q
B
Q
C
Q
D
7
4
1
6
1
7
4
1
3
8
7
4
1
9
4
C P
3 0 0
Ω
&
&
&
74161构成六进制计数器。 Q2Q1Q0为 74138地址输入 A2A1A0，产生所需的 S1S0的脉冲序列。真值表如表 5-12示。
表 5-10 六进制计数器真值表送数右移右移保持左移左移保持
1 1
0 1
0 1
0 0
1 0
1 0
0 0
× × ×
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
0
1
1
1
1
1
1
S1 S0Q2 Q1 Q0M
说 明寄存器控制计数器状态控 制例 5-11
第五章作业：
5-4— 5-6 5-12— 5-19
5.1时序逻辑电路的特点和表示方法
5.2时序电路的分析方法
5.3寄存器
5.4计数器
5.5顺序脉冲发生器
5.6时序电路的设计方法
5.1 时序逻辑电路的特点
逻辑功能上的特点 (时序电路定义 )
任一时刻的稳定输出不仅决定于该时刻的输入,而且和电路原来状态有关 。
结构上的特点
电路中包含存储元件 ─通常由触发器构成 。
存储元件的输出和电路输入间存在着反馈连接,这是时序电路区别于组合电路的重要特点之一 。
时序逻辑电路的框图表示
tn和 tn+1：两个相邻的离散时间。
组 合 逻 辑 电 路
存 储 电 路
X
1
X
i
Q
1
Q
l
Z
1
Z
k
F
1
F
j
5 - 1
时 序 逻 辑 电 路 图现在的输入信号现在的输出信号存储电路现在的输入信号存储电路现在的输出信号
F(tn )=W[X(tn ),Q(tn )] (5-1) 输出方程Z(tn )=H[ (tn),(t )] (5-3) 驱动方程Q n+1 )=G[Z(tn),Q(tn)] (5 2 状态方程时序电路分类
按触发方式分两类
同步时序电路：所有触发器共用一个时钟信号，即所有触发器的状态转换发生在同一时刻
异步时序电路：触发器的状态转换不一定发生在同一时刻。
时序电路分类
按输出方式分两类
米里型,时序电路的输出状态与输入和现态有关的电路称为米里型
莫尔型,输出状态只与现态有关的电路，
称为莫尔型。
时序电路的逻辑功能表示法
逻辑方程式
F(tn )=W[X(tn ),Q(tn )] (5-1) 输出方程
Z(tn )=H[X(tn),Q(tn)] (5-3) 驱动方程
Q(tn+1 )=G[Z(tn),Q(tn)] (5-2) 状态方程时序电路的逻辑功能表示法
状态转换表,状态图、时序图 (工作波形图 )
时序电路的现态和次态，是由构成该时序电路的存储电路（一般由触发器组成）的现态和次态分别表示的，那么就可以用分析触发器的有关方法，列出时序电路的状态表，画出时序电路的卡诺图、状态图和时序图。
以上四种表示方法从不同侧面突出了时序电路的逻辑功能，它们本质上是相通的，可相互转换。在实际中根据需要选用。
5.2时序电路的分析方法
分析一个时序电路,就是要找出给定时序电路的逻辑功能 。
对具体电路而言,就是通过分析找出电路的状态和电路的输出在输入信号和时钟信号作用下的变化规律 。
① 分析电路组成,写逻辑方程式根据给定电路,写出：时钟方程,驱动方程,
输出方程分析步骤
② 求状态方程将驱动方程代入触发器特性方程，求出状态方程。
将任何一组输入变量及电路的初始状态的取值代入状态方程和输出方程，即可计算出电路的次态值和相应输出值，然后继续这个过程，直到考虑了所有可能的状态为止。将这些计算结果列成真值表的形式，就得到状态转换真值表。
④ 概括逻辑功能
③ 进行计算和列状态转换真值表分析过程示意图如下给定电路写时钟方程 输出方程 驱动方程状态方程特性方程计算
CP触发沿状态表 时序图状态图概括逻辑功能例 5-1
试分析图 5-2所示时序电路的逻辑功能。
⑴ 根据图 5-2所示逻辑图写出：
输出方程 nn QQF
31?
时钟方程,CP1=CP2=CP3=CP
驱动方程,J1=1 K1=1 nn QQJ
312? nQK 12?
nn QQJ 213? nQK 13?
1 J
1 K
Q
Q
FF1
1 J
1 K
Q
Q
FF2
1 J
1 K
Q
Q
FF3
1
CP
F
图 5 - 2 时序电路
& &
&
C1 C1
C1
例 5-1
J1=1 K1=1 nn QQJ
312?
nQK 12?
nn QQJ 213? nQK 13?
⑵ 将驱动方程代入 JK触发器的特性方程
nnn QKQJQ 1 中求得状态方程：
nn QQ
1
1
1?
nnnnnn QQQQQQ
21231
1
2
nnnnnn QQQQQQ
31321
1
3
例 5-1
0 0 0321?nnn QQQ
111nQ
012nQ
求状态转换表和状态转换图，画波形图。
设电路的初始状态
nn QQ
1
1
1?
nnnnnn QQQQQQ
21231
1
2
nnnnnn QQQQQQ
31321
1
3
0
13nQ
将这一结果作为新的初始状态，再代入状态方程和输出方程 … 。将结果添入表中得到状态转换表。
0
0 0 0 0 0
0 0 0 0 0
表 5-2是状态转换表。
nQ3 nQ2 nQ1 13?nQ 12?nQ 11?nQ
0
1
1 1 1
0 0 0
1 1 0
1 1 1
0
0
0
0
0
1
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
0 0 0
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1
2
3
4
5
6
FCP顺序表 5-2 例 5-1的状态转换表例 5-1
由状态转换表很容易画出状态转换图例 5-1
Q1
Q2
Q3
F
图 5-7 例 5-1的波形图
CP 1 2 3 4 5 6 7
10
0
0 1
1
0
该电路是一个六进制计数器。
有效状态无效状态有效循环 自启动
000 001 010
011100101
Q3Q2Q1
110
111
例 5-2
试分析图 5-5所示时序电路的逻辑功能。
1 J
1 K
Q
Q
C
1
1 J
1 K
Q
Q
C 1
X
C P
F
图
5 - 5
例
5 - 2
时 序 电 路 逻 辑 图
&
&
&
1
F F 1
F F 2
解：⑴根据图 5-5写出：
驱动方程时钟方程 CP1=CP2=CP输出方程 nn QXQF
21?
XJ?1 nXQK 21? nXQJ 12? XK?2
例 5-2
⑶ 根据以上方程计算得状态表。
驱动方程
输出方程 nn QXQF
21?
XJ?1 nXQK 21? nXQJ 12? XK?2
nnn QKQJQ 1 中求得状态方程：
⑵ 将驱动方程代入 JK触发器的特性方程
nnnn QXQQXQ
121
1
1
nnnn XQQXQQ
221
1
2
例 5-2
nn QXQF 21?
nnnn QXQQXQ 12111 nnnn XQQXQQ
22112
nQ2 nQ1 12?nQ 11?nQ
表 5-3 例 5-2的状态表
X
0
0
0
0
0
0
0
1
0 0
0 0
0 0
0 0
0 1
1 0
1 1
1 1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
F
⑷ 确定逻辑功能,X=0，回到 00状态，且 F=0；只有连续输入四个或四个以上个 1时，才使 F=1否则 F=0
。故该电路称作 1111序列检测器。
图
5 - 6 例 5 - 2 的 状 态 图
0 0
0 1
1 0
1 1
0 / 0
0 / 0
1 / 0
0 / 0
0 / 0
1 / 1
1 / 0
1 / 0
Q
2
Q
1
例 5-3
试分析图 5-7所示时序电路的逻辑功能。
1 J
1 K
Q
Q
C 1
1 J
1 K
Q
Q
C 1
1 J
1 K
Q
Q
C 1
F
C P
图
5 - 7
例
5 - 3
的 逻 辑 图
&
F F 1
F F 2
F F 3
解：图 5-7所示电路为异步时序电路。根据电路写出：
时钟方程,CP1=CP3=CP↓ CP2=Q1↓
输出方程,nQF
3?
nQJ
31? nnQQJ 213?
K1=1 J2=K2=1
K3=1
驱动方程：
nnn QQQ
13
1
1?
CP下降沿到来时方程有效
nn QQ
2
1
2?
Q1下降沿到来时方程有效
nnnn QQQQ
321
1
3?
CP下降沿到来时方程有效
根据驱动方程写出状态方程：
例 5-3
nQJ
31? nnQQJ 213?
K1=1 J2=K2=1 K3=1
分析异步时序电路时，只有确定状态方程有效，才可以将电路的初始状态和输入变量取值代入状态方程 。
⑵ 列状态转换表，画出状态转换图
nQ3 nQ2 nQ1 1
3?nQ 12?nQ 11?nQ
表 5-4 例 5-3状态转换表
↓ ↓ ↓
↓ ↓
↓ ↓ ↓
1
1
1
0 1 0
0 1 0
0 0 0
1 0 1
1 1 0
1 1 1
↓ ↓
↓ ↓ ↓
↓ ↓
↓ ↓ ↓
↓ ↓
0
0
0
0
1
0 0 1
0 1 0
0 1 1
1 0 0
0 0 0
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1
2
3
4
5
CP3 CP2 CP1FCP顺序
nnn QQQ 1311 CP↓ nn QQ 212
Q1↓
nnnn QQQQ 32113 CP↓
例 5-3
Q
3
Q
2
Q
1
0 0 0 0 0 1
0 1 0
0 1 1
1 0 0
1 1 1
1 1 0 1 0 1
图
5 - 8
例
5 - 3
的 状 态 图
CP
Q1
Q2
Q3
图 5-9 例 5-3 的波形图
状态转换图如图 5-8所示。
例 5-3
由分析可知，此例是异步五进制计数器。
5.3 寄存器
在数字系统和计算机中，经常要把一些数据信息暂时存放起来，等待处理。
寄存器就是能暂时寄存数码的逻辑器件。
寄存器内部的记忆单元是触发器。
一个触发器可以存储一位二进制数,N个触发器就可以存储 N位二进制数。
主要 数码寄存器、锁存器及移位寄存器。
作用电子数字计算机：存放参与运算的数据、
结果、指令、地址等。
各类数字系统：存放数据、特定意义的代码功能 接收数码存放数码输出数码组成触发器门电路时序逻辑电路分类 数码寄存器：用来存放一组二进制代码。移位寄存器：在移位脉冲作用下,二进制代码左移或右移 。
寄存器的作用、功能、分类及组成
数码寄存器具有存储二进制代码，并可输出所存二进制代码的功能。具有双拍和单拍两种工作方式。
双拍工作方式是指接收数码时，先清零，再接收数码。
单拍工作方式是指只需一个接收脉冲就可以完成接收数码的工作方式。
集成数码寄存器几乎都采用单拍工作方式。
数码寄存器要求所存的代码与输入代码相同，
故由 D触发器构成。
⒈ 数码寄存器
图 5-10为四位上升沿触发 D触发器 74LS175的逻辑图 。 在时钟脉冲 CP上升沿到来时,实现数据的并行输入 -并行输出 。
F F
0
1 D
C 1
R
D
F F
1
1 D
C 1
R
D
F F
2
1 D
C 1
R
D
F F
3
1 D
C 1
R
D
1
1
Q
0
Q
0
Q
1
Q
1
Q
2
Q
2
Q
3
Q
3
D
0
C P D
1
D
2
D
3
C P
⒈ 数码寄存器
⒉ 锁存器
锁存器有如下特点：
锁存信号没到来时，锁存器的输出状态随输入信号变化而变化 (相当于输出直接接到输入端，即所谓“透明”），当锁存信号到达时，
锁存器输出状态保持锁存信号跳变时的状态。
如图为一位 D锁存器的逻辑图。
QDQ
D=0时,Q=0；
CP由 1变 0时,由于
CP=0,将 D和 信号封锁住,基本 RS触发器的输出状态不变,
实现了锁存功能 。
D
当 CP=1时，两个与或非门构成基本 RS触发器,
0?Q若 D=l，得
QDQ
C P
D
1
Q
Q
＆
≥
1
＆
≥
1
图
5-13
一 位 锁 存 器 逻 辑 图
⒉ 锁存器当 CP由 1变 0时，即锁存信号到达时,Q的状态被锁存。
如图为八位 D锁存器 74LS
373 的逻辑图。 三态输出。
而 E=1时，输出为高组态。
在 CP=l,E=0时,Q=D。
1
1
C 1
1 D
Q
E N
1
( 2 )
C 1
1 D
Q
E N
1
( 5 )
C 1
1 D
Q
E N
1
( 6 )
C 1
1 D
Q
E N
1
( 9 )
C 1
1 D
Q
E N
1
( 1 2 )
C 1
1 D
Q
E N
1
( 1 5 )
C 1
1 D
Q
E N
1
( 1 6 )
C 1
1 D
Q
E N
1
( 1 9 )
1 Q
2 Q
3 Q
4 Q
5 Q
6 Q
7 Q
8 Q
1 D
2 D
3 D
4 D
5 D
6 D
7 D
8 D
( 3 )
( 4 )
( 7 )
( 8 )
( 1 3 )
( 1 4 )
( 1 7 )
( 1 8 )
( 1 )
( 1 1 )
E
C P
⒉ 锁存器只有输出使能信号 E=0时，
才有信号输出；
⒉ 锁存器
1
2
3
4
5
6
7
8
9
1
0
2
0
1
9
1
8
1
7
1
6
1
5
1
4
1
3
1
2
1
1
E
1 Q
1 D
2 D
2 Q
3 Q
3 D
4 D
4 Q
G
N
D
V
C
C
8 Q
8 D
7 D
7 Q
6 Q
6 D
5 D
5 Q
C
P
7
4
L
S
3
7
3
图 5-12 八位 D锁存器引脚图
⒊ 移位寄存器
移位寄存器不仅可以存储代码，还可以将代码移位。
⑴四位右移移位寄存器的原理：
1 D
C 1
Q
1 D
C 1
Q
1 D
C 1
Q
1 D
C 1
Q
C P
移 位 脉 冲串 行 输 入
D
I
F F 0 F F 1 F F 2 F F 3
Q
0
Q
1
Q
2
Q
3
D
O
串 行 输 出并 行 输 出
各触发器的次态方程为：
QQ nn 213 QQ nn 112 QQ nn 011 I10 DQ n
四个脉冲过去之后，移位寄存器的波形图如图示：
t0
t
0
t0
t0
t0
t0
D
I
Q
0
Q
1
Q
2
Q
3
C P
1 0 1 1
可用于：数据的串行 -并行转换和数据的并行 -串行转换。
⑵ 四位双向移位寄存器 74194的逻辑图
1 S
1 R
C 1
R
Q
Q
A
1 S
1 R
C 1
R
Q
Q
B
1 S
1 R
C 1
R
Q
Q
C
1 S
1 R
C 1
R
Q
Q
D
1
1111
≥ 1
≥ 1
＆＆ ＆
≥ 1
＆＆ ＆
≥ 1
＆＆ ＆
≥ 1
＆＆ ＆
＆
≥ 1
1
1 1
并 行 输 出
a b c d
并 行 输 入
S L
S R
C P
A
G
1
S
1
S
0
R
d
F
A
F
B
F
C
F
D
dR
清零保持右移左移送数
× ×
0 0
0 1
1 0
1 1
0
1
1
1
1
工作状态S1 S0
表 5-4 74194的工作状态表
74194的外引脚排列图 1 2 3 4 5 6 7 8
1 6 1 5 1 4 1 3 1 2 1 1 1 0 9
V
C C
Q
A
Q
B
Q
C
Q
D
C P S
1
S
0
C r
SR A B C D
SL
G N D
7 4 1 9 4
例 5-4
试分析图 5-17所示电路的逻辑功能。
解：两片 74194组成 八位右移移位寄存器 。
并 行 输 入 数 据 为
0N1N2N3N4N5N6N7,
右移串行输入数据为
SR=1。
7 4 1 9 4 - 1
#
a b c d
S
1
S
0
Q
A
Q
B
Q
C
Q
D
S L
S R
C P
7 4 1 9 4 - 2
#
a b c d
S
1
S
0
Q
A
Q
B
Q
C
Q
D
S L
S R
C P
＆
＆
0 N
1
N
2
N
3
N
4
N
5
N
6
N
7
并 行 输 入 数 据串 行 输出 数 据
1
1
1
G
2
G
1
S T 启 动 命 令
C P
0 N1N2N3 N4 N5 N6 N7
1
0
S1S0=01→右移
N76543210
0
0
1
=1 送数
1 0 N1N2 N3 N4 N5 N61 0 1 2 3 4 51 0 1 2 3 4 1 0N1 N2 N31 1 1 1 1 0 1 2 1 0 1 1 1 1 1 1 0
1
启动命令 ST=0使
S1S0=11→送数 。
5.4计数器
计数：具有记忆输入脉冲个数的作用称为计数 。
计数器：具有记忆输入脉冲个数功能的电路称为计数器 。
用途：计数器是现代数字系统中不可缺少的组成部分 。 主要用于计数,定时,分频和进行数字计算等 。 如各种数字仪表 （ 万用表,测温表 ）,各种数字表,钟等 。
⒈ 计数器的分类
按照各个触发器状态更新情况的不同可分为：
同步计数器,各触发器受同一时钟脉冲 ─
输入计数脉冲控制,同步更新状态 。
异步计数器,有的触发器受计数脉冲控制,有的是以其它触发器输出为时钟脉冲,状态更新有先有后 。
⒈ 计数器的分类
按照计数长度 (计数容量 )的不同分为：
N进制,N为 ≥2的自然数,N叫做计数器的容量或计数长度 。
对于计数器的一位而言,电路有 N个状态,该计数器就为 N进制计数器 。 例如八进制计数器电路,一位八进制计数器应有八个状态,二位八进制计数器应有六十四个状态 。 n位八进制计数器应有 8n个状态 。
二进制,N进制的特例。此时,N=2，对于 n位二进制计数器，共有 2n (2,4,8,16、
32...)个状态。
十进制,N进制的特例。此时,N=10。一位十进制计数器应有十个状态，二位十进制计数器应有一百个状态。 n位十进制计数器应有 10n个状态。
⒈ 计数器的分类
按照计数器数值增减情况不同分为：
加法计数器,随计数脉冲的输入递增计数 。
减法计数器,随计数脉冲的输入递减计数 。
可逆计数器,随计数脉冲的输入可增可减地计数 。
目前,集成计数器的种类很多,无需用户用触发器组成计数器,因此本节主要介绍集成计数器 。
⒉ 集成计数器
⑴ 二进制计数器
⑵ 8421编码十进制计数器 (CC40160)
⑶ 二 — 五 — 十进制异步加法计数器
⑷可逆 (加 /减 )计数器
⑸用中规模集成计数器构成任意进制计数器
⑹移位寄存器型计数器
⑺扭环型计数器
⑴ 二进制计数器
四位同步二进制加法计数器 74161电路
＆＆
1 J 1 K
C 1
R
≥ 1
＆ ＆
＆＆
1 J 1 K
C 1
R
≥ 1
＆ ＆
＆＆
1 J 1 K
C 1
R
≥ 1
＆ ＆
＆＆
1 J 1 K
C 1
R
≥ 1
＆ ＆
＆
＆＆
＆
＆
1
11
Q
0
Q
1
Q
2
Q
3
Q
C C
L
D
D
0
D
1
C P D
2
D
3
C
r
P T
F F
0
F F
1
F F
2
F F
3
清零端预置数端 (送数 )
计数,P=T=1（ Cr=1,LD=1）保持,=0,T=1； P=1,T=0
74161的功能表
⑴ 二进制计数器表 5-5 74161功能表
L L L L
D0 D1 D2 D3
计 数保 持保 持
Q0 Q1 Q2 Q3
输 出
L × × × × × × × ×
H L × × ↑ D0 D1 D2 D3
H H H H ↑ × × × ×
H H L × × × × × ×
H H × L × × × × ×
Cr LD P T CP D0 D1 D2 D3
输 入
74161的逻辑符号和外引脚图
⑴ 二进制计数器
V
C C
Q
C C
Q
0
Q
1
Q
2
Q
3
T
L
D
C
r
C P D
0
D
1
D
2
D
3
P G N D
7 4 L S 1 6 1
7 4 L S 1 6 1
的 外 引 脚 图
1 6 1 5
1 4 1 3
1 2 1 1 1 0
9
1 2 3 4 5 6 7 8
74161
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
P
T
CP
Q
CC
L
d
C
r
74161的逻辑符号
1 2 1 3 1 4 1 5 0 1 2
异 步 清 零 预 置 计 数 禁 止
C
r 清 零
L
d
置 入
D
0
D
1
D
2
D
3
数 据 输 入
C P 时 钟允 许 P
允 许 T
Q
0
Q
1
Q
2
Q
3
输 出串 行 进 位 输 出
Q
C C
⑴ 二进制计数器
74161的波形图
⑵ 8421编码十进制计数器
8421编码十进制计数器 74160是 TTL型十进制加法计数器 。 CC40160是 MOS型十进制加法计数器 。
CC40160是由 TTL系列 74160移植过来的,
逻辑功能及引脚排列图完全一致 。
其特点是：
计数器的初始值可由预置端任意置入 。
电路内部采用快速提前进位,为级联方便而专门有进位输出端 。
预置数与 CP同步,清零与 CP异步 。
CC40160功能表如表 5-6所示。
表 5-6 CC40160功能表
⑵ 8421编码十进制计数器
L L L L
D0 D1 D2 D3
计 数保 持保 持
Q0 Q1 Q2 Q3
输 出
L × × × × × × × ×
H L × × ↑ D0 D1 D2 D3
H H H H ↑ × × × ×
H H L × × × × × ×
H H × L × × × × ×
Cr LD EP ET CP D0 D1 D2 D3
输 入
L
D
D
1
D
2
D
3
D
4
C P
时 钟
E
P
E
T
Q
0
Q
1
Q
2
Q
3
Q
C C
输出
C
r
0 7 8 9 0 1
2
3
禁 止计 数清 除 预 置图
5 - 3 0 C C 4 0 1 6 0
的 工 作 波 形
1 0 1 0 1 0 1
1 0 0 0 0 1 1
1 0 0 0 0 0 0
0 1 1 0 0 0 0
CC40160的波形图如图 5-30所示。
⑵ 8421编码十进制计数器
CC40160的外引脚排列图如图 5-31所示。
⑵ 8421编码十进制计数器
V
C C
Q
C C
Q
1
Q
2
Q
3
Q
4
E
T
L
D
C
r
C P D
1
D
2
D
3
D
4
E
P
V
S S
1 6
1 5
1 4
1 3 1 2 1 1 1 0
9
1 2 3 4 5 6 7 8
C C 4 0 1 6 0
图
5 - 3 1 C C 4 0 1 6 0
的 外 引 脚 排 列 图图
5 3 1 4 0 1 6 0
的 外 引 脚 排 列 图
⑶ 二 — 五 — 十进制异步加法计数器
二 — 五 — 十进制异步加法计数器 74290
（ T1290）的逻辑图如图所示。
＆
S
9 ( 1 )
S
9 ( 2 )
R
0 ( 1 )
R
0 ( 2 )
C P
0
C P
1
Q
0
Q
1
Q
2
Q
3
S
1 J
C 1
R
1 J
C 1
1 J
C 1
S
C 1
1 K
R
R
1 J
F F
0
F F
1
F F
2
F F
3
＆
＆
Q
Q
Q
Q
Q
Q
Q
Q
＆
＆
1 K
R
1 K
1 K
二进制计数 五进制计数器8421码十进制计数器 5421码十进制计数器复位置位
表 5-7是 74290的功能表 。
⑶ 二 — 五 — 十进制异步加法计数器
↓
↓
↓
↓
×
×
×
×
CP
CP 0
0 CP
CP Q0
Q3 CP
× ×
× ×
× ×
× ×
CP0 CP1
有 0
1 1
1 1
× 0
0 ×
S9（ 1） S9（ 2）
二进制计数五进制计数
8421码十进制计数
5421码十进制计数
1 0 0 1
1 0 0 1
0 0 0 0
0 0 0 0
Q3 Q2 Q1 Q0
输 出有 0
× 0
0 ×
1 1
1 1
R0（ 1） R0（ 2）
输 入表 5-7 74290功能表
⑶ 二 — 五 — 十进制异步加法计数器
如图是 74290的外引脚排列图 。
V
C C
Q
1
Q
2
Q
3
Q
4
R
0 ( 1 )
R
0 ( 2 )
S
9 ( 1 )
S
9 ( 2 )
G N DC P
1
C P
2
N N
R
0 ( 1 )
R
0 ( 2 )
Q
3
Q
2
Q
4
Q
1
9 ( 1 )
S
9 ( 2 )
C P C P
1
S
2
74290的应用：
实现二进制和五进制计数实现 8421码十进制计数,5× 2=10
⑶ 二 — 五 — 十进制异步加法计数器
M
1
= 2
M
2
= 5
Q
0
Q
1
Q
2
Q
3
S
9 ( 1 )
S
9 ( 2 )
R
0 ( 1 )
R
0 ( 2 )
C P
1
C P
0
7 4 2 9 0
Q
0
Q
1
Q
2
Q
3
S
9 ( 1 )
S
9 ( 2 )
R
0 ( 1 )
R
0 ( 2 )
C P
1
C P
0
0 0 0 0
C P
权,1 2 4 8
实现 5 码模 10计数C P
7 4 2 9 0
Q
0
Q
1
Q
2
Q
3
S
9 ( 1 )
S
9 ( 2 )
R
0 ( 1 )
R
0 ( 2 )
C P
1
C P
0
0 0 0 0
权,5 1 2 4
1 1 0 0
1 0 1 1
1 0 1 0
1 0 0 1
0 0 0
0 1 0 0
0 0 1 1
0 0 1 0
0 0 0 1
0 0 0 0
Q0Q3Q2Q1
5 4 2 1
实现任意进制计数
实现模 7加法计数器,主要的 7个状态 0000～
0110为主循环状态,0111出现后瞬间即逝。
⑶ 二 — 五 — 十进制异步加法计数器
7 4 2 9 0
Q
0
Q
1
Q
2
Q
3
S
9 ( 1 )
S
9 ( 2 )
R
0 ( 1 )
R
0 ( 2 )
C P
1
C P
0
0 0
C P
权,1 2 4 无 用
＆
⑷ 可逆（加 /减）计数器
可逆计数器亦称加 /减计数器。
同步加 /减计数器有双时钟结构单时钟结构双时钟结构,有两个计数脉冲输入端的加 /减计数器为双时钟结构。其中一个为加法计数脉冲输入端，
另一个为减法计数脉冲输入端。
单时钟结构：有一个计数脉冲输入端的加 /减计数器
同步十进制加减计数器 74190为单时钟结构。
它是靠加 /减控制端的控制来实现加法或减法计数的。
预置数 只要在置入端加入负脉冲,就可以对计数器置数,Q3Q2Q1Q0=D3D2D1D0。
加 /减计数 M=0,做加法计数,M=1时,做减法计数 。
利用允许端可以使多片级联为同步工作方式。低位片计数器的
MAX/MIN接到高位片的允许输入端，这样，只有计数到最大
/最小时，才允许高位片计数器计数，否则不允许计数。
1 6 1 5 1 4 1 3 1 2 1 1 1 0 9
87
6
54321
C P
M A X / M I N
V
C C
D
0
D
2
D
3
D
1
Q
1
Q
0
Q
2
Q
3
G N D
加
/
减允 许
G
时 钟串 行时 钟置 入图 5 - 3 3 7 4 1 9 0 的 外 引 线 排 列 图
D
2
D
3
D
0
D
1
Q
1
Q
0
M
L
D
Q
C R
Q
2
Q
3
G
⑷ 可逆（加 /减）计数器保持 允许端为低电平时，做加 /减计数。
为高电平时，加减计数器处于保持状态。
置 入
L
D
D
0
D
1
D
2
D
3
时 钟
C P
加
/
减
M
允 许
G
Q
0
Q
1
Q
2
Q
3
M A X / M I N
串 行 时 钟
7
8 9 0 1 2 2 2 1 0 9 8
7
加 法 计 数禁 止减 法 计 数图
5 - 3 4 7 4 1 9 0
的 工 作 波 形 图
⑸ 用中规模集成计数器构成任意进制计数器
利用中规模集成计数器构成任意进制计数器的方法归纳起来有乘数法,复位法,和置数法 。
① 乘数法
将两个计数器串接起来，即计数脉冲接到 N
进制计数器的时钟输入端,N进制计数器的输出接到 M进制计数器的时钟输入端，则两个计数器一起构成了 N× M进制计数器。
74290就是典型例子，二进制和五进制计数器构成 2× 5=10进制计数器。
② 复位法
用复位法构成 N进制计数器所选用的中规模集成计数器的计数容量必须大于 N。当输入 N个计数脉冲之后，计数器应回到全
0状态。
置零复位法。利用 Cr=0时 Q3Q2Q1Q0=0000，
使计数器回到全 0状态。
预置端送 0。使计数器数据输入全 0，当第
N－ 1个计数脉冲到达后，让预置数端 LD=0，
当第 N个计数脉冲到来时 Q3Q2Q1Q0=0000，使计数器回到全 0状态。
③ 置数法
置数法即对计数器进行预置数 。
在计数器计到最大数时,置入计数器状态转换图中的最小数,作为计数循环的起点；
可以在计数到某个数之后,置入最大数,
然后接着从 0开始计数 。
如果用 N进制计数器构成 M进制计数器,
需要跳过 （ N－ M） 个状态 。 或在 N进制计数器计数长度中间跳过 （ N－ M） 个状态 。
例：
试用 74161采用复位法构成十二进制计数器 。
解：对于十二进制计数器,当输入十二个计数脉冲后,Q3Q2Q1Q0 =0000,使计数器回到全 0状态 。 而对于四位二进制加法计数器,
输入十二个计数脉冲后,Q3Q2Q1Q0 =1100，
所以要用 74161构成十二进制计数器,当计到 Q3Q2Q1Q0=1100,应使计数器
Q3Q2Q1Q0=0000。
置 0复位法
00100001 0011
0111
0100 0101
1011 1010 1001 1000
0000
0110
1100
多余态无 CP
CP
十二进制计数器状态转换图
23 QQC r?
使,当计到 Q3Q2Q1Q0=1100，
计数器 Q3Q2Q1Q0=0000。实现了十二进制计数。
23 QQC r?
Q
C C
Q
0
Q
1
Q
3
T
L
D
C
r
C P
D
0
D
1
D
2
D
3
P
7 4 L S 1 6 1
Q
2
图
5 - 3 5 7 4 1 6 1
构 成 十 二 进 制 计 数 器
C P
1
1
&置 0复位法
Q3Q2Q1Q0=1100
23 QQC r?
Q3Q2Q1Q0=0000
对于置零复位法,随着计数器被置 0,复位信号随之消失,所以复位信号持续时间很短,电路的可靠性不高 。
DL
0013 QQQL D0?DL
预置端送 0。计数器计数到 Q3Q2Q1Q0=1011时，应具备送数条件即,令,当计数器计到 Q3Q2Q1Q0=1011时,=0。第十二个计数脉冲到达时，将 D3D2D1D0=0000置入计数器，从而使计数器复位。
预置端送 0
013 QQQL D?
Q
C C
Q
0
Q
1
Q
3
T
L
D
C
r
C P
D
0
D
1
D
2
D
3
P
7 4 L S 1 6 1
Q
2
图
5 - 3 6 7 4 1 6 1
构 成 十 二 进 制 计 数 器
C P
1
1
&
预置端送 0
Q3Q2Q1Q0=1011
Q3Q2Q1Q0=0000
013 QQQL D?
例
试用 74161采用置数法构成十二进制计数器 。
解：置最小数,74161的计数长度为十六 。
十二进制计数器的计数长度等于十二 。 预置数应是 (16-12)=4,即 D3D2D1D0=0100。
即计数器计到最大数 1111之后,应使计数器处于预置数工作状态 。
Q
C C
Q
0
Q
1
Q
3
T
L
D
C
r
C P
D
0
D
1
D
2
D
3
P
7 4 L S 1 6 1
Q
2
C P
1
1
1
0
00
图
5 - 3 7 7 4 1 6 1
构 成 十 二 进 制 计 数 器 置 最 小 数
1
置最小数
0?DL
Q3Q2Q1Q0=1111
QCC=1
Q3Q2Q1Q0=0100
置最大数
0123 QQQQL D?
置最大数须跳过 1110,1101,1100、
1011四个状态，因此令图
5 - 3 8 7 4 1 6 1
构 成 十 二 进 制 计 数 器 置 最 大 数
1
1
Q
C C
Q
0
Q
1
Q
3
T
L
D
C
r
C P
D
0
D
1
D
2
D
3
P
7 4 L S 1 6
1
Q
2
1 1 1 1
1
1
&
Q3Q2Q1Q0=1010
Q3Q2Q1Q0=1111
0123 QQQQL D?
置最大数
若跳过的四个状态取 0110,0111,1000、
1001，则 Q3Q2Q1Q0=0101时,即
0123 QQQQL D?
1
1
1
1
0
0
Q
C C
Q
0
Q
1
Q
3
T
L
D
C
r
C
P
D
0
D
1
D
2
D
3
P
7 4 L S 1 6 1
Q
2
图
5 - 3 9 7 4 1 6 1
构 成 十 二 进 制 计 数 器 跳 过 中 间 数
&
1
1
Q3Q2Q1Q0=0101
Q3Q2Q1Q0=1010
0123 QQQQL D?
例,用 74161构成十进制计数器。
当下一个计数脉冲一到,各置数端数据立即送到输出端,预置数端 D3D2D1D0=0000。
DL
解：当 74161计数到 Q3Q2Q1Q0=1001时，
使 =0，为置数创造了条件。
7 4 1 6 1
构 成 十 进 制 计 数 器
C P
1
1
Q
C C
Q
0
Q
1
Q
3
T
L
D
C
r
C P
D
0
D
1
D
2
D
3
P
7 4 L S 1 6 1
Q
2
&
构 成 十 进 制 计 数 器构 成 十 进 制 计 数 器
电路如图所示。在连续计数脉冲的作用下，
计数器由开始从 0000,0001,……1000,
1001循环计数 — 8421码十进制计数器。
Q3Q2Q1Q0=1001
Q3Q2Q1Q0=0000
0123 QQQQL D?
例,用 74161构成十进制计数器。
若例中预置数端 D3D2D1D0≠0000,
D3D2D1D0=0100,其余不变,得到的是几进制计数器？
是六进制计数器。计数器循环状态是
0100 0101 0110
011110001001
例：用 74161构成十进制计数器。
推广
设各置数端数据为 N,构成模数为 M的计数器,译码与非门必须对 N+M－ 1所对应的状态译码 。
如 N=3(0011)、
M=10,与非门必须对 12(1100)译码 。 如图所示 。
7 4 1 6 1
构 成 十 进 制 计 数 器
C P
1
1
1
Q
C C
Q
0
Q
1
Q
3
T
L
D
C
r
C P
D
0
D
1
D
2
D
3
P
7 4 L S 1 6 1
Q
2
&
构 成 十 进 制 计 数 器例,用 74LS161组成 24进制计数器
个位：当计数到 Q3Q2Q1Q0=1001时,向十位的 P,T输出高电平的进位信号,并向本位计数预置端输出低电平的预置信号,使下一个计数脉冲的上升沿到来时,在十位十进制计数器加 1的同时,个位十进制计数器实现预置数功能,将 D3D2D1D0=0000装入计数器 。
Q
C C
Q
0
Q
1
Q
3
T L
D
C
r
C P
D
0
D
1
D
2
D
3
P
7 4 L S 1 6 1
（ 个 ）
Q
2
C P
1
Q
C C
Q
0
Q
1
Q
3
T
L
D
C
r
C P
D
0
D
1
D
2
D
3
P
7 4 L S 1 6 1
（ 十 ）
Q
2
C P
1
&
&
实现逢 24复 0功能：用一个与非门对 24译码
(8421码是 00100100)当计数到 24时，与非门向计数器的清零端输出低电平，强迫整个计数器复位到全 0状态。
说明：采用置数法实现计数器时，若置数端数据不是零，可能出现无效状态，计数器清零后不能立即进入有效状态循环。
例
1100 1101
1111 1110
1000 1001 1010 1011
1100110111101111
方法二：采用进位输出置数法实现。
7 4 1 6 1
构 成 可 控 计 数 器
C P
C
1
1
Q
C C
Q
0
Q
1
Q
3
T
L
D
C
r
D
0
D
1
D
2
D
3
P
7 4 L S 1 6
1
Q
2
1
1
C P
⑹ 移位寄存器型计数器
将移位寄存器首尾相接即构成环型计数器 。
不断输入时钟信号时,寄存器中的数据依次右移 。
nQD
30?
1 D
Q
0
1 D
Q
F F
1
1 D
Q
F F
2
1 D
Q
F F
3
C P
C 1
C 1
C 1
C 1
图
5 - 4 2
环 型 计 数 器
F F
⑺ 扭环型计数器
扭环型计数器亦称约翰逊计数器。
将环型计数器的反馈函数,改为nQD
30?
nQD 30? 即为扭环型计数器。
1 D
Q
0
1 D
Q
1
1 D
Q
F F
2
1 D
Q
F F
C P
C 1
C 1
C 1 C 1
图 5 - 4 7 扭 环 型 计 数 器
3
F F
F F
图 扭 环 型 计 数 器
⑺ 扭环型计数器 1 D
Q
0
1 D
Q
1
1 D
Q
F F
2
1 D
Q
F F
C P
C 1
C 1
C 1 C 1
图 5 - 4 7 扭 环 型 计 数 器
3
F F
F F
图 扭 环 型 计 数 器
0101 1011 0110
11010010
101001001001
无效循环
1000
0000 0001 0011
0111
11111110
1100 有效循环
Q3Q2Q1Q0
扭环型计数器状态转换图如图示 。
5.5顺序脉冲发生器
顺序脉冲发生器：产生一组在时间上有先后顺序的脉冲。
用途：如在计算机中，机器执行指令时，是将一条指令分成一些基本动作，控制器发生一系列节拍脉冲，有顺序地控制这些基本动作的完成，实现一系列的操作或运算。
电路组成计数器：按设计要求计脉冲 CP的个数译码器：将计数器状态翻译成对应输出端 (脉冲信号 )
的高低电平顺序输出。
0122 QQQT?
0120 QQQT?
0121 QQQT?
0123 QQQT?
0124 QQQT?
0126 QQQT?
0125 QQQT?
0127 QQQT?
5.5顺序脉冲发生器图
5 - 4 9
顺 序 脉 冲 发 生 器 逻 辑 图
T
0
T
1
T
2
T
3
T
4
T
5
T
6
T
7
Q
0
Q
0
Q
1
Q
1
Q
2
Q
2
译 码 器
Q Q
1 D C 1
Q Q
1 D C 1
Q Q
1 D C 1
计 数器时 钟 输 入 端
F
2
F
1
F
0
1
1
111
1
1
1
图 顺 序 脉 冲 发 生 器 逻 辑 图译 码 器计 数器时 钟 输 入 端
&
&
&
&
&&
&
&
工作方式是异步的输入时钟脉冲输出顺序脉冲产生竞争冒险
5.5顺序脉冲发生器
CP
T0
T1
T2
T3
T4
T5
T6
T7
5-50 顺序脉冲发生器波形图尖脉冲是竞争冒险现象在译码器输出端产生的干扰脉冲。
产生干扰脉冲的状态计数器的状态 次态干扰脉冲窄脉冲
001
011
101
111
010
100
110
000
0线
0线,2线
4线
4线,6线
消除干扰脉冲的方法利用输入脉冲封锁译码门采用扭环型计数器采用环型计数器
利用输入脉冲封锁译码门
用时钟脉冲封锁以消除干扰脉冲与清除竞争冒险时采用的方法相同,引入封锁脉冲在可能产生干扰脉冲的时间里封锁住译码门 。 如图 (a)示图 (b)为其输出波形 。
C P
计 数 器
T
0
T
1
T
7
( a )
1
& &
&
T1
T2
T3
CP 1 2 3
(b)
此时的顺序脉冲不再是一个接一个。
采用约翰逊 (扭环型 )计数器构成顺序脉冲发生器的逻辑图如图示。
采用扭环型计数器译码电路
T
0
T
1
T
2
T
3
T
4
T
5
T
6
T
7
1 D
Q
Q
C 1
1 D
Q
Q
C 1
1 D
Q
Q
C 1
1 D
Q
Q
C 1
C P
Q
3
Q
3
Q
2
Q
2
Q
1
Q
1
Q
0
Q
0
图
5 - 5 2
用 约 翰 逊 计 数 器 构 成 的 顺 序 脉 冲 发 生 器
&
& &
&
&
&
&
&
F F 3
F F 2 F F 1 F F 0
扭环型计数器
特点：每次状态变化时，仅有一个触发器翻转，
故可消除干扰脉冲。
采用扭环型计数器
四位约翰逊计数器时序及译码函数。
表 5-10 四位约翰逊计数器时序及译码函数
Q3Q0（ 0线）
Q3Q2（ 1线）
Q2Q1（ 2线）
Q1Q0（ 3线）
Q3Q0（ 4线）
Q3Q2（ 5线）
Q2Q1（ 6线）
Q1Q0（ 7线）
0 0 0 0
1 0 0 0
1 1 0 0
1 1 1 0
1 1 1 1
0 1 1 1
0 0 1 1
0 0 0 1
0
1
2
3
4
5
6
7
译码函数值触发器状态Q
3 Q2 Q1 Q0
时钟脉冲
CP
采用环型计数器
特点：不需要译码器 。 环型计数器的有效循环中的每一个状态都有一个 1。 每个触发器的 Q端就可以输出对应的脉冲 。 虽然计数器由一个状态到下一个状态有两个触发器翻转,但因没有译码器,因此不产生干扰脉冲 。
1 J
1 K
Q
Q
C 1
R
d
R
d
T
0
R
d
R
d
T
2
R
d
R
d
T
4
R
d
R
d
T
6
T
1
T
3
T
5
T
7
C P
C L R
图
5 - 4 8
用 环 型 计 数 器 构 成 的 顺 序 脉 冲 发 生 器
1 J
1 K
Q
Q
C 1
1 J
1 K
Q
Q
C 1
1 J
1 K
Q
Q
C 1
1 J
1 K
Q
Q
C 1
1 J
1 K
Q
Q
C 1
1 J
1 K
Q
Q
C 1
1 J
1 K
Q
Q
C 1
S
S S S S
SSS
八位环型计数器构成的顺序脉冲发生器工作波形 。
采用环型计数器
C P
Q
0
Q
1
Q
2
Q
3
Q
4
Q
5
Q
6
Q
7
T
0
T
1
T
2
T
3
T
4
T
5
T
6
T
7
T
0
1 2 3 4 5 6 7 8 9
图
5 - 4 9
环 型 计 数 器 构 成 的 顺 序 脉 冲 发 生 器 的 波 形 图
5.6 时序逻辑电路的设计方法已知逻辑电路,求状态图分析步骤
⒈ 写方程式,已知逻辑电路，求状态图
⒉求状态方程
⒊进行计算、列状态转换表
⒋画状态转换图和时序图
复习：时序逻辑电路的分析步骤
时序逻辑电路的设计是分析的逆过程。
已知设计要求，求满足要求的逻辑电路。
5.6 时序逻辑电路的设计方法设计步骤
⑴ 画状态转换图或状态转换表
⑵状态化简
⑶确定触发器的数目、类型、状态分配（状态编码）根据 2n≥M>2n-1,确定触发器的数目
⑷求出驱动方程和输出方程
⑸按照驱动方程和输出方程画出逻辑图。
⑹检查所设计的电路能否自启动设计注意事项
对于用中规模集成电路设计时序电路，第四步以后的几步就不完全适用了。
由于中规模集成电路已经具有了一定的逻辑功能，
因此用中规模集成电路设计电路时，希望设计结果与命题要求的逻辑功能之间有明显的对应关系，
以便于修改设计。
例：
试设计一个五进制加法计数器。
解：由于计数器能够在时钟脉冲作用下，
自动地依次从一个状态转换到下一个状态，
所以计数器无信号输入，只有进位输出信号。
令进位输出 C=1表示有进位输出，而 C=0
则表示无进位输出。
具体步骤
⑴ 画状态转换图或状态转换表。
五进制加法计数器应有五个有效状态。它的状态转换图如图所示。
S
0
/ 0
S
1
/ 0
S
2
/ 0
S
3
/ 0
S
4
/ 1
图
5 - 5 0
五 进 制 加 法 计 数 器 原 始 状 态 图具体步骤
⑵ 状态化简无等价状态。无需状态化简。
⑶状态分配有五个状态，应用三位二进制代码（三个触发器）八种组合中取其五种组合得二进制编码的状态转换图。
0 0 0
/ 0
0 0 1
/ 0
0 1 0
/ 0
0 1 1
/ 0
1 0 0
/ 1
图
5 - 5 1
五 进 制 加 法 计 数 器 二 进 制 编 码 状 态 图具体步骤
⑷ 求状态方程、驱动方程、输出方程根据图 5-51，画出次态卡诺图和进位输出的卡诺图 (图 5-
52)，并将其分解成小卡诺图 (图 5-53)。
n
Q
2
n
Q
0
0 0
0 1 1 1 1 0
0
1
n
Q
1
× × ×
0 0 1 0
0
( a ) Q
2
的 次 态 卡 诺 图
n
Q
2
n
Q
0
0 0 0 1
1 1 1 0
0
1
n
Q
1
× × ×
0
1
0
1
0
( b ) Q
1
的 次 态 卡 诺 图
n
Q
2
n
Q
0
0 0 0 1 1 1
1 0
0
1
n
Q
1
× × ×
1
0 0
1
0
( c ) Q
0
的 次 态 卡 诺 图
nnnn QQQQ 21012
nnnnn QQQQQ
1010
1
1
nnn QQQ
02
1
0?
n
Q
2
n
Q
1
n
Q
0
0 0
0 1 1 1 1 0
0
1
0 0 1 / 0 0 1 0 / 0 1 0 0 / 0 0 1 1 / 0
0 0 0 / 0
×
×
×
图
5 - 5 2
次 态 的 卡 诺 图具体步骤
nnnn QQQQ 21012
nnnnn QQQQQ 101011
nnn QQQ
02
1
0?
n
Q
2
n
Q
1
n
Q
0
0 0
0 1 1 1 1 0
0
1
0 0 1 / 0 0 1 0 / 0 1 0 0 / 0 0 1 1 / 0
0 0 0 / 0
×
×
×
图
5 - 5 2
次 态 的 卡 诺 图
n
Q
2
n
Q
0
0 0
0 1
1 1 1 0
0
1
n
Q
1
× × ×
0
0
0
0
1
( d ) 输 出
C
的 卡 诺 图
nQC 2?
具体步骤
nnnn QQQQ 21012
nnnnn QQQQQ 101011
nnn QQQ
02
1
0?
nQC 2?
状态方程的形式,应与选用的触发器的特性方程的形式相似 。 以便于状态方程和特性方程对比,求出驱动方程 。
nnn QKQJQ 1 nnn YQQXQ 1
nn QXQ 1
nn QQ 1
比较得,J=X
YK?
比较得,J=X K=1
比较得,J=K=1
nn QQJ
102? 12?K nQJ 01? nQK 02?
nQJ
20? 10?K
具体步骤
⑸ 根据驱动方程和输出方程画出逻辑图，
如图 5-54示。
1 J
Q
1 K
Q
1 J
Q
1 K
Q
1 J
Q
1 K
Q
C 1
C 1
C 1
1
C P
图
5 - 5 4 J K
触 发 器 构 成 的 五 进 制 加 法 计 数 器
C
F F 0 F F 1
F F 2
&
nn QQJ 102? 12?K nQJ
01?
nQK 02?
nQJ 20? 1
0?K
具体步骤
⑹ 检查能否自启动，结果为能自启动
0 0 0
/ 0
0 0 1
/ 0
0 1 0
/ 0
0 1 1
/ 0
1 0 0
/ 1
图
5 - 6 0
五 进 制 加 法 计 数 器 的 状 态 转 换 图
1 1 1
1 0 1 1 1 0
/ 1
/ 1
/ 1
Q
2
Q
1
Q
0
若选用 D触发器，状态方程为 nnn QQQ 1012
nnnnnnn QQQQQQQ 10101011 nnn QQQ 0210
进而求得驱动方程,nn QQD
102?
nn QQD 101 nn QQD
020?
根据驱动方程和输出方程画出的 D触发器构成的计数器如图所示。
nn QQD 102? nn QQD 101nn QQD
020?
Q
C P
Q
0
Q
1
= 1
D
触 发 器 构 成 的 五 进 制 加 法 计 数 器
Q
C 1
1 D
&
Q
C 1
C
触 发 器 构 成 的 五 进 制 加 法 计 数 器
1 D
Q
1 D
Q
Q
C 1
&
F F 0
F F 1
F F 2
检查结果能自启动 。 状态转换图如图所示 。
0 0 0
/ 0
0 0 1
/ 0
0 1 0
/ 0
0 1 1
/ 0
1 0 0
/ 1
图
5 - 6 2
五 进 制 加 法 计 数 器 的 状 态 转 换 图
1 1 1
1 0 1 1 1 0
/ 1
/ 1 / 1
Q
2
Q
1
Q
0
例 5-9,
试设计一个串行数据 1111序列检测器。连续输入四个或四个以上个 1时，输出 F为 1，
否则 F为 0。
解：根据题意该电路只有一个输入端 X，检测结果或者为 1或者为 0。故也只有一个输出端 F。令：
S0：没输入 1以前的状态；
S1：输入一个 1后的状态；
S2：连续输入两个 1以后的状态；
S3：连续输人三个 1以后的状态；
S4：连续输入四个或四个以上个 1的状态。
例 5-9：
列状态转换 (表 5-9)所示，画状态转换图 (图 5-58)。
X
Sn+1/F
Sn
S0
S1
S2
S3
S4
S0/0 S1/0
0 1
S0/0 S2/0
S0/0 S3/0
S0/0 S4/1
S0/0 S4/1
表 5-9检测器状态表 S
0
S1S4
S2S3
0/0
0/0
0/0 0/0
0/0
1/0
1/0
1/0
1/1
1/1
图 5-58 检测器状态图
X/F
输入相同，输出相同，
次态相同，等价合并。
用 S3表示
得到的最简状态转换图如图所示 。
S0 S1
S2S3
1/0
1/0
1/01/1
0/0 0/0
0/0
0/0
例 5-9,nQ
1
n
Q
2
0 0 0 1
1 1
1 0
0
1
0 0 / 0 0 0 / 0 0 0 / 0
0 1 / 0 1 1 / 0 1 0 / 0 1 0 / 1
X
0 0 / 0
n
Q
1
n
Q
2
0 0 0 1 1 1 1 0
0
1
0
0 0
0
0 1 1 1
X
nnnnn QQXXQXQQ 212111
n
Q
2
0 0 0 1 1 1 1 0
0
1
0
0 0
0
1 1 0 0
X
n
Q
1
nn QXQ 112 nn QXQF
21?
由状态方程求得驱动方程为：
nn QQXD
211?
nQXD 12?
由于两个触发器的四种状态组合,均为有效状态,没有无效状态,不存在能否自启动的问题 。
根据驱动方程和输出方程画出逻辑图如图
5-61所示 。
nnn QQXQ
21
1
1?
nn QXQ
1
1
2?
C P
1 D
Q
Q
C 1
X
F
1 D
Q
Q
C 1
&
&
&
&
F F 1
F F 2
试设计一个能控制光点右移,左移,停止的控制电路 。
光点右移表示电机正转,光点左移表示电机反转,光点停止移动表示电机停转 。
电机运转规律如下：正转 20秒 — 停 10秒 —
反转 20秒 — 停 10秒 — 正转 20秒 …… 。
例 5-11
解：光点移动可通过发光二极管的亮、灭变化显示出来。为此控制电路应包含两部分：发光二极管的驱动电路和产生控制脉冲的电路。
如果四个发光二极管中只有一个亮，并能从左向右或从右向左依次亮，就形成了光点的移动。
四位双向移位寄存器 74194具有送数、左移、右移、
保持功能。用 74194驱动发光二极管，便可得到符合题目要求的功能。
例 5-11
例 5-11
S1S0=11送数，
S1S0=01右移 20秒，
S1S0=10左移 20秒，
S1S0=00保持 10秒。
QAQBQCQD=1000
环型移位六进制计数器
M
1
1
1
十进制计数器
P
T
D
0
D
1
D
2
D
3
C P
L
D
Q
0
Q
1
Q
2
Q
4
Q
C C
C
r
S
1
S
2
S
3
A
0
A
1
A
2
F
0
F
1
F
2
F
3
F
4
F
5
F
6
F
7
S
0
S
0
S
1
S
1
A
B
C
D
C P
S L
S R
Q
A
Q
B
Q
C
Q
D
7
4
1
6
1
7
4
1
3
8
7
4
1
9
4
C P
3 0 0
Ω
&
&
&
74161构成六进制计数器。 Q2Q1Q0为 74138地址输入 A2A1A0，产生所需的 S1S0的脉冲序列。真值表如表 5-12示。
表 5-10 六进制计数器真值表送数右移右移保持左移左移保持
1 1
0 1
0 1
0 0
1 0
1 0
0 0
× × ×
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
0
1
1
1
1
1
1
S1 S0Q2 Q1 Q0M
说 明寄存器控制计数器状态控 制例 5-11
第五章作业：
5-4— 5-6 5-12— 5-19
