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第 6章 半导体存储器
半导体存储器是一种由半导体器件构成的能够存储数据、运算结果、操作指令的逻辑部件。用于计算机的内存及数字系统存储部件。
6.1 概述
6.2 只读存储器
6.3 随机存取存储器
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分成 TTL和 MOS存储器两大类 。 TTL型速度快,
MOS型工艺简单,集成度高,功耗低,成本低等特点 。
按存储信号的原理不同,
分为静态存储器和动态存储器两种 。
6.1 概述
6.1.1 半导体存储器的特点及分类按制造工艺不同分类：
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静态存储器 是以触发器为基本单元来存储 0和 1的,
在不失电的情况下,触发器状态不会改变；
动态存储器 是用电容存储电荷的效应来存储二值信号的。电容漏电会导致信息丢失，因此要求定时对电容进行充电或放电。 称为刷新。动态存储器都为 MOS型。
按工作特点不同：
分成只读存储器,随机存取存储器 。
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6.1.2 半导体存储器的主要技术指标：
半导体存储器有两个主要技术指标：存储容量和存取时间 。
1、存储容量：
存储器中存储单元个数叫存储容量，即存放二进制信息的多少。
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存储器中二值代码都是以字的形式出现的。一个字的位数称做 字长 。例如,16位构成一个字，
该字的字长为 16位。一个存储单元只能存放一位二值代码，要存储字长为 16的一个字，就需要 16个存储单元。若存储器能够存储 1024个字，
就得有 1024× 16个存储单元。通常,存储容量应表示为字数乘以位数。
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例如，某存储器能存储 1024个字,每个字 4位，
那它的存储容量就为 1024× 4=4096，即该存储器有 4096个存储单元。
存储器写入（存）或者读出（取）时，每次只能写入或读出一个字。若字长为 8位，每次必须选中 8个存储单元。选中哪些存储单元，
由地址译码器的输出来决定。即由地址码来决定。
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地址码的位数 n与字数之间存在 2n=字数的关系 。 如果某存储器有十个地址输入端,
那它就能存 210=1024个字 。
2,存取周期
连续两次读（写）操作间隔的最短时间称为存取周期。
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6.2 只读存储器
半导体只读存储器 (Read-only Memory,简称
ROM)是只能读不能写的存储器 。 通常用其存放固定的数据和程序,如计算机系统的引导程序,监控程序,函数表,字符等 。
只读存储器为非易失性存储器,去掉电源,
所存信息不会丢失 。
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ROM按存储内容的写入方式，可分为固定
ROM,可编程序只读存储器，简称（ PROM)
和可擦除可编程只读存储器 (Erasable
Programmable Read Only Memory，简称
EPROM)。
固定 ROM,在制造时根据特定的要求做成固定的存储内容，出厂后，用户无法更改，只能读出。
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PROM,存储内容可以由使用者编制写入,
但只能写入一次,一经写入就不能再更改 。
EPROM,存储内容可以改变,但 EPROM
所存内容的擦去或改写,需要专门的擦抹器和编程器实现 。 在工作时,也只能读出 。
E2PROM,可用电擦写方法擦写。
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6.2.1 固定只读存储器 (ROM)
图 6-1 ROM结构图
ROM由地址译码器、存储矩阵、
输出和控制电路组成，如图 6-1
所示。
地址译码器存 贮 矩 阵
N × M
输 出 及 控 制 电 路数 据 输 出地址输入
W
0
W
N - 1
D
0
D
M - 1
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图 6-2 (4× 4)的 NMOS固定 ROM
＆
＆
＆
＆
1
1
1 1 1 1
地 址 译 码 器存储矩阵输 出 电 路
D
3
D
2
D
1
D
0
D
3
D
2
D
1
D
0
W
0
W
1
W
2
W
3
A
0
A
1
字线
+ V
D D
地址译码器存储矩阵输出电路字线
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图 6-2是一个 4× 4位的 NMOS固定 ROM。
地址译码器：有两根地址输入线 A1和 A0，共有 4个地址号，每个地址存放一个 4位二进制信息；
译码器输出线,W0,W1,W2,W3称为字线，
由输入的地址代码 A1A0确定选中哪条字线。
被选中的数据经过输出缓冲器输出。
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存储矩阵：是 NMOS管的或门阵列。一个字有 4位信息，故有四条数据线
输出又称为位线。它是字 × 位结构。存储矩阵实际上是一个编码器，工作时编码内容不变。位线经过反相后输出，即为 ROM的输出端 D0,D1,D2,D3。
,,,,3210 DDDD
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每根字线和位线的交叉处是一个存储单元,
共有 16个单元 。 交叉处有 NMOS管的存储单元存储,1”,无 NMOS管的存储单元存储,0”。 例如,当地址 A1A0=00时,则
W0=1（ W1,W2,W3均为 0）,此时选中 0
号地址使第一行的两个 NMOS管导通,
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经输出电路反相后,
输出 D3D2D1D0=0101。
因此,选中一个地址,
该行的存储内容输出 。
四个地址存储的内容如表 6-1所示 。
1
1
0
0
D0
1
0
1
1
D2
0
1
0
1
D1
0
1
0
1
D3
内 容
0 0
0 1
1 0
1 1
A1 A0
地 址表 6-1 ROM中的信息表
1,0,0 1302 DDDD
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固定 ROM的编程是设计者根据要求确定存储内容,设计出存储矩阵,即哪些交叉点 （ 存储单元 ） 的信息为 1,哪些为 0。 为 1的制造管子,为 0的不需制造管子,画出存储矩阵编码图 。 通常,存储矩阵中有管子处,用
,码点,表示,由生产厂制作 。 图 6-2的存储矩阵简化编码图如图 6-3所示 。
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位线与字线之间逻辑关系为：
D0=W0+W 1
D1=W1+W3
D2=W0+W2+W3
D3=W1+W3 图 6-3 ROM的符号矩阵
D
3
D
2
D
1
D
0
W
0
W
1
W
2
W
3
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存储矩阵的输出和输入是或的关系,这种存储矩阵是或矩阵 。 地址译码器的输出和输入是与的关系,因此 ROM是一个多输入变量 （ 地址 ） 和多输出变量 （ 数据 ） 的与或逻辑阵列 。
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6.2.2 可编程只读存储器 (PROM)
PROM和 ROM的区别在于 ROM由厂家编程，
PROM由用户编程。出厂时 PROM的内容全是 0或全是 1，使用时，用户可以根据需要编好代码，写入 PROM中。
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图 6-4为一种 PROM的结构图，存储矩阵的存储单元由双极型三极管和熔断丝组成。存储容量为 32× 8位，存储矩阵是 32行 × 8列，出厂时每个发射极的熔断丝都是连通的，写入时,VCC=+12V电源，某位写入 1时，该数据线为 1，稳压管 DW击穿,T2导通，读出时，
VCC=+5V=低于稳压管的击穿电压,T2截止，
熔断丝连通,T1管导通，输出为 0；熔断丝断开,T1截止，读出 1。
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图 6-4 32字 × 8位熔断丝结构 PROM
地址译码读写控制读写控制读写控制电路
A
0
A
1
A
2
A
3
A
4
存 储 矩 阵熔 断 丝
W
0
W
3 1
D
0
D
1
D
7
D
0
D
1
D
7
位 线
C S 片 选
+ V
C C
+ V
C C
+ V
C
C
+ V
C C
+ V
C C
D
W
T
2
T
1
R
C
R
C
R
C
这种电路存储内容全部为 0。如果想使某单元改写为
1，需要使熔断丝通过大电流，使它烧断。一经烧断，
再不能恢复。
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地址译码器输出线为高电平有效,32根字线分别接 32
行的多发射极晶体管的基极,地址译码受选片信号控制,当 CS=0时,选中该芯片能够工作,输入地址有效,
译码输出线中某一根为高电平,选中一个地址 。 当
CS=1时,译码输出全部为低电平,此片存储单元不工作 。
读写控制电路供读出和写入之用。在写入时,VCC接
+12V电源，某位写入 1时，该数据线为 1，写入回路中的稳压管 DW击穿,T2导通，
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选中单元的熔断丝通过足够大的电流而烧断；
若输入数据为 0,写入电路中相对应的 T2管不导通,该位对应的熔断丝仍为连通状态,存储的 0
信息不变 。 读出时,VCC接 +5V电源,低于稳压管的击穿电压,所有 T2管都截止,如被选中的某位熔断丝是连通的,T1管导通,输出为 0；如果熔断丝是断开的,T1截止,读出 1信号 。
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6.2.3 可擦可编程只读存储器 (EPROM)
可擦除可编程存储器又可以分为：光可擦除可编程存储器 UVEPROM(Ultra— Violet Ereasable
Programmable Read－ Only Memory)
电可擦除可编程存储器 E2 PROM (Electrical
Ereasable Programmable Read－ Only Memory)
快闪存储器 (Flash Memory)等。
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1,光可擦除可编程存储器 EPROM
光可擦除可编程存储器 EPROM( 通常简称
EPROM)是采用浮栅技术生产的可编程存储器,
它的存储单元多采用 N沟道叠栅 M0S管 (Stacked
－ gate Injuction Metal － Oxide －
Semiconductor),简称 SIM0S管,其结构及符号如图 6-5所示 。
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除控制栅 Gc外，还有一个浮栅 Gf,Gc用于控制读出和写入,Gf用于长期保存注入电荷。 Gf没有电荷时，
在 Gc上加入正常的高电平能够使漏 -源之间产生导电沟道,SIM0S管导通。反之，在浮置栅上注入了负电荷以后，必须在控制栅上加入更高的电压才能抵消注入电荷的影响而形成导电沟道，因此在栅极加上正常的高电平信号时 SIMOS管将不会导通。
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G
C
G
f
D
S
S
G
C
G
f
D
S i O
2
N
+
N
+
P
图 6-5 SIMOS管的结构和符号
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当漏一源间加以较高的电压
(约 +20~+25V)时,将发生雪崩击穿现象 。 如果同时在控制栅上加以高压脉冲 (幅度约 +25V,宽度约 50mS),则在栅极电场的作用下,一些速度较高的电子便穿越 SiO2
层到达浮置栅,被浮置栅俘获而形成注入电荷 。 浮置栅上注入了电荷的 SIM0S管,
相当于写入了 1,未注入电荷的相当于存入了 0。
当移去外加电压后,浮栅上的电子没有放电回路,
能够长期保存 。 当用紫外线或 X射线照射时,浮栅上的电子形成光电流而泄放,恢复写入前的状态 。
照射一般需要 15到 20 分钟 。
为便于照射擦除,芯片的封装外壳装有透明的石英盖板 。 所以 EPROM的写入和擦除一般需要专用的编程器 。 不太方便 。
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2,E2 PROM
采用了一种叫做 Flotox（ Floating gateＴ unnel
Oxide）的浮栅隧道氧化层的 MOS管，简称
Flotox管。 Flotox管与 SIMOS管相似,它也属于
N沟道增强型的 MOS管,并且有两个栅极一一控制栅 Gc和浮置栅 Gf，其结构及符号如图 6-6所示。
G
C
G
f
D
S
S
G
C
G
f
D
S i O
2
N
+
N
+
P
隧 道区
G
C
D
1
S
1
T
1
T
2
W
i
（ 字 线 ）
B
j
（ 位 线 ）
图 6-6 Flotox管结构及符号 图 6-7 Flotox管存储单元
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Flotox管的浮置栅与漏区之间有一个氧化层极薄的隧道区 。 当隧道区的电场强度大到一定程度时,便在漏区和浮置栅之间出现导电隧道,电子可以双向通过,形成电流 。 这种现象称为隧道效应 。
加到控制栅 Gc和漏极 D上的电压是通过浮置栅一漏极间的电容和浮置栅一控制栅间的电容分压加到隧道区上的 。
为了使加到隧道区上的电压尽量大,需要尽可能减小浮置栅和漏区间的电容,因而要求把隧道区的面积作得非常小 。
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为了提高擦,写的可靠性,并保护隧道区超薄氧化层,在 E2PROM的存储单元中除Ｆ lotox管以外还附加了一个选通管,如图 6-7,T2为普通的 N沟道增强型 MOS管 (也称选通管 )。 根据浮置栅上是否充有负电荷来区分单元的 1或 0状态 。 由于存储单元用了两只 MOS管 。 限制了 E2PROM集成度的提高 。
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3,快闪存储器 (Flash Memory)
快闪存储器吸收了 EPROM结构简单,编程可靠的优点,又保留了 PROM用隧道效应擦除的快捷特性,而且集成度可以作得很高 。 图 6-8是快闪存储器采用的叠栅 MOS管的结构示意图及符号 。 其结构与 SIMOS管相似,二者区别在于快闪存储器中 MOS管浮置栅与衬底间氧化层的厚度不到 SIMOS管中的一半 。
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G
C
G
f
D
S
S
G
C
G
f
D
S i O
2
N
+
N
+
P
隧 道 区
G
C
D
S
W
i
（ 字 线 ）
（ 位 线 ）
B
j
V
S
S
图 6-8 快闪存储器中的 MOS管及单元电路
（ a） （ b）
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而且浮置栅一源区间的电容要比浮置栅一控制栅间的电容小得多。当控制栅和源极间加上电压时,大部分电压都将降在浮置栅与源极之间的电容上。快闪存储器的存储单元就是用这样一只单管组成的,如图 6-8（ b）所示。
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快闪存储器糅合了 PROM的特点,具有集成度高,容量大,成本低和使用方便优点 。 产品的集成度在逐年提高,有人推测,在不久的将来,快闪存储器很可能成为较大容量磁性存储器 (例如 PC机中的软磁盘和硬磁盘等 )的替代产品 。
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[例 6-1]试用 ROM设计一个能实现函数 y=x2的运算表电路,x的取值范围为 0~15的正整数 。
解：因为自变量 x的取值范围为 0~15的正整数,所以应用 4 位 二 进 制 正 整 数,用
B=B3B2B1B0表示,而 y的最大值是 =225,可以用 8位二进制数 Y=Y7Y6Y5Y4Y3Y2Y1Y0表示 。
根据 y=x2的关系可列出
Y7,Y6,Y5,Y4,Y3,Y2,Y1、
Y0
与 B3,B2,B1,B0之间的关系如表 6-2所示 。 根据表 6-2可以写出 Y的表达式：
Y7=∑（ 12,13,14,15）
Y6=∑（ 8,9,10,11,14,15）
Y5=∑（ 6,7,10,11,13,15）
Y4=∑（ 4,5,7,9,11,12）
Y3=∑（ 3,5,11,13）
Y2=∑（ 2,6,10,14）
Y1=0
Y0=∑（ 1,3,5,7,9,11,13，
15）
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0
1
4
9
16
25
36
49
64
81
100
121
144
169
196
225
十进制数注
0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 1
0 0 0 0 0 1 0 0
0 0 0 0 1 0 0 1
0 0 0 1 0 0 0 0
0 0 0 1 1 0 0 1
0 0 1 0 0 1 0 0
0 0 1 1 0 0 0 1
0 1 0 0 0 0 0 0
0 1 0 1 0 0 0 1
0 1 1 0 0 1 0 0
0 1 1 1 1 0 0 1
1 0 0 1 0 0 0 0
1 0 1 0 1 0 0 1
1 1 0 0 0 1 0 0
1 1 1 0 0 0 0 1
Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
输 出
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
B3 B2 B1 B0
输 入表6
-
2[
例6
-
1]
的真值表
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根据表达式画出 ROM存储点阵如下图 。
图 6-9 [例 6-1]ROM点阵图
W
0
W
1
W
2
W
3
W
4
W
5
W
6
W
7
W
8
W
9
W
1 0
W
1 1
W
1 2
W
1 3
W
1 4
W
1 5
B
3
B
2
B
1
B
0
与门阵列地址译码器或门阵列存储矩阵
Y
7
Y
6
Y
5
Y
4
Y
3
Y
2
Y
1
Y
0
1
1
1
1
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6.3 随机存取存储器
随 机 存 取 存 储 器 RAM （ Random Access
Memory） 可随时从任一指定地址存入 （ 写入 ）
或取出 （ 读出 ） 信息 。 在计算机中,RAM用作内存储器和高速缓冲存储器 。 RAM分为静态 RAM和动态 RAM；静态 RAM又分为双极型和 MOS型 。
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6.3.1 静态 RAM
1、双极型 RAM存储单元
图 6-10是射极读写存储单元电路，图中 T1,T2为多发射极晶体管，与 R1,R2构成触发器。一对发射极与行地址译码器的输出线（字线） Z信号相接；另一对发射极接到互补的数据线（位线） D和 D,再转接到读写电路。
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保持状态,Z为低电平
0.3V,D和 D为 1.5V或
0.7V，状态不变。
读出,字线为 +3V，导通管发射极电流从位线流出。检测一根位线上是否有电流，可读出存储单元的状态。
图 6-10 射极读写存储单元数据线
D
T2T1
VCC（ 3~3.5V）
R2R1
数据线
D
字线 Z
Q Q
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写入,字线为 +3V，写入 1,1信号经写入放大器后给出 D=1,D =0信号，使 T1止,T2通，触发器置 1。
2、静态 MOS型 RAM（图 6-11 六 MOS管组成存储单元）
T1,T2,T3,T4基本 RS触发器,T5,T6为门控管，
当 Xi为 1时,T5,T6导通，触发器输出与位线连接；当
Xi为 0时,T5,T6截止，触发器输出与位线断开。 T7、
T8门控管，当 Yj=1时,T7,T8导通，位线和数据线接通； Yj=0时，位线与数据线断开。
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T7,T8是数据存入或读出存储内容的控制通道。
T1,T2,T3,T4基本 RS触发器,T5,T6为门控管，当
Xi为 1时,T5,T6导通，触发器输出与位线连接；当
Xi为 0时,T5,T6截止，触发器输出与位线断开。 T7、
T8门控管，当 Yj=1时,T7,T8导通，位线和数据线接通； Yj=0时，位线与数据线断开。 T7,T8是数据存入或读出存储内容的控制通道。
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图 6-11 六管 NMOS静态存储单元
T
4
T
3
T
2
T
1
T
6
T
5
T
7
T
8
X
i
行 选 择
B
位 线
B
位 线
D
数 据 线
D
数 据 线
Y
j
列 选 择
Q
Q
+ V
D D
行 选 择位 线位 线数 据 线数 据 线列 选 择
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双极型 RAM的优点是速度快，但功耗大，集成度不高，大容量 RAM一般都是 MOS型的。存储单元有六管 CMOS或六管 NMOS组成，如图 6-11所示。
T1,T2,T3,T4构成基本 RS触发器,T5,T6为门控管，由行译码器输出控制其导通或截止。当 Xi
为 1时,T5,T6导通，触发器输出与位线连接；当
Xi 为 0时,T5,T6截止，触发器输出与位线断开。
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T7,T8是门控管,由列译码器输出控制其导通或截止,每一列的位线接若干个存储单元,
通过门控管 T7,T8和数据线相连 。 当 Yj=1时,
T7,T8导通,位线和数据线接通； Yj=0时,
位线与数据线断开 。 T7,T8是数据存入或读出存储内容的控制通道 。
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6.3,2 动态 RAM
动态 RAM与静态 RAM的区别在于：信息的存储单元是由门控管和电容组成。用电容上是否存储电荷表示存 1或存 0。为防止因电荷泄漏而丢失信息，需要周期性地对这种存储器的内容进行重写，
称为刷新。动态 MOS存储单元电路主要是三管和单管结构。
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1.三管动态存储单元
三管动态 MOS存储单元如图 6-12所示 。 T2为存储管,T3为读门控管,T1为写门控管,T4为同一列公用的 预充电管 。 代码以电荷的形式存储在 T2管的栅极电容 C中,C上的电压控制 T2管的状态 。
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读出数据,输入预充电脉冲，
T4通,CD充电到 VDD，读数据线置 1。读选择线置 1,若 C上原来有电荷,T2,T3通,CD
放电，数据线输出 0。若 C上没电荷,T2止,CD无放电回路，读数据线为 1，相当反码输出。经读放大器放大并反相后输出即为读出数据。
V
D D
T
4
预 充
T
3
读 选 择 线
T
2
读数据线充写数据线充
T
1
C
D
C
写 选 择 线图
6 - 1 2
三 管 动 态
M O S
存 储 单 元预 充读 选 择 线读数据线充写数据线充写 选 择 线图 三 管 动 态存 储 单 元
2009-7-31 东北大学信息学院 51
写入数据,令写选择线为高电平,T1导通，当写入 1时，数据线为高电平，
通过 T1对 C充电,1信号便存到 C上。
V
D D
T
4
预 充
T
3
读 选 择 线
T
2
读数据线充写数据线充
T
1
C
D
C
写 选 择 线图
6 - 1 2
三 管 动 态
M O S
存 储 单 元预 充读 选 择 线读数据线充写数据线充写 选 择 线图 三 管 动 态存 储 单 元
2009-7-31 东北大学信息学院 52
三管电路的读、写选择线和数据线是分开的，刷新操作需要通过外围电路控制，所以电路比较复杂，
存储单元与外围电路的连线也较多。
图 6-13是单管动态 MOS存储单元电路,由门控管 T
和 CS构成 。 写入信息时,字线为高电平,T导通,
对电容 CS充电,相当于写入 1信息 。 读出信息时,
字线仍为高电平,T导通 CS上信号电压 VS经过 T对
C0提供电荷,CS上的电荷将在 CS,C0上重新分配,
读出电压 VR为：
S
S
S
R VCC
CV
0
2009-7-31 东北大学信息学院 53
因为 C0>>CS，所以读出电压比 VS小得多，而且每读一次,CS上电荷要少很多，造成破坏性读出。所以通常要求将读出的数据重新写入原单元。
2.单管动态存储单元
C
0
C
s
T
A
字 线数据线图
6 - 1 3
单 管 动 态
M O S
存 储 单 元
2009-7-31 东北大学信息学院 54
单管电路的结构简单，但需要使用较灵敏的读出放大器，而且每次读出后必须刷新，因而外围控制电路比较复杂。
动态存储单元的电路结构比静态存储单元的结构简单，所以可达到很高的集成度。但不如静态存储器使用方便，速度也比静态存储器慢得多。
2009-7-31 东北大学信息学院 55
6.3.3 集成 RAM简介
图 6-14是 Intel公司的 MOS型静态 2114的结构图 。
1024× 4位 RAM。 可以选择 4位的字 1024个 。 采用 X、
Y双向译码方式 。 4096个存储单元排列成 64行 × 64
列矩阵,64列中每四列为一组,分别由 16根 Y译码输出线控制 。 即每一根译码输出线控制存储矩阵中四列的数据输入,输出通路,读写操作在
（ 读 /写信号 ） 和 （ 选片信号 ） 的控制下进行 。
WR/
CS
2009-7-31 东北大学信息学院 56
当 =0且 =1时,
实现读出操作,当
=0且 =0时执行写操作 。
正确使用 2114 RAM
的关键是掌握各种信号的时序关系 。 不作详细介绍 。
CS WR/
CS
WR/
图 6-14 2114RAM1024× 4位存储器结构图行地址译码器
6 4
×
6 4
存 储 矩 阵
I / O
电 路列 地 址 译 码 器
读 写 控 制
A
6
A
7
A
8
A
9
A
0
A
1
A
2
A
3
A
4
A
5
X
0
X
6 3
B
0
B
6 3
Y
0
Y
1 5
C S
R / W
行地址译码器
×
存 储 矩 阵电 路列 地 址 译 码 器
读 写 控 制
2009-7-31 东北大学信息学院 57
6.3.4 RAM的扩展
RAM的种类很多，存储容量有大有小。当一片
RAM不能满足存储容量需要时，就需要将若干片
RAM组合起来，构成满足存储容量要求的存储器。
RAM的扩展分为位扩展和字扩展两种。
1,位扩展
字数满足要求，而位数不够时，应采用位扩展。
2009-7-31 东北大学信息学院 58
实现位扩展的原则是：
①多个单片 RAM的 I/O端并行输出。
② 多个 RAM的 CS接到一起,作为 RAM的片选端 （ 同时被选中 ） ；
③ 地址端对应接到一起,作为 RAM的地址输入端 。
④ 多个单片 RAM的 R/W端接到一起,作为 RAM的读 /
写控制端 （ 读 /写控制端只能有一个 ） ；
2009-7-31 东北大学信息学院 59
图 6-15是用 4片 256× 1位的 RAM扩展成
256× 4位的 RAM的接线图。
图 6-15 RAM位扩展接线图
R / W
2 5 6
×
1
位
R A M
( 1 )
A
0
A
1
A
7
R / W C S
2 5 6
×
1
位
R A M
( 2 )
A
0
A
1
A
7
R / W C S
2 5 6
×
1
位
R A M
( 3 )
A
0
A
1
A
7
R / W C S
2 5 6
×
1
位
R A M
( 4 )
A
0
A
1
A
7
R / W
C S
A
0
A
1
A
7
I / O
1
I / O
2
I / O
3
I / O
4
C S
2009-7-31 东北大学信息学院 60
2.字扩展
在 RAM的数据位的位数足够，而字数达不到要求时，需要进行字扩展。字数增加，地址线数就得相应增加。如 256× 8位 RAM的地址线数为 8条，而
1024× 8位 RAM的地址线数为 10条（接线见图 6-
16）。
实现字扩展的原则是：
① 多个单片 RAM的 I/O端并接,作为 RAM的 I/O端,
2009-7-31 东北大学信息学院 61
② 多片构成字扩展之后,每次访问只能选中一片,
选中哪一片,由字扩展后多出的地址线决定 。 多出的地址线经输出低有效的译码器译码,接至各片 RAM的 CS端；
③ 地址端对应接到一起,作为低位地址输入端 。
④ R/W端接到一起作为 RAM的读 /写控制端 （ 读写控制端只能有一个 ） ；
2009-7-31 东北大学信息学院 62
图 6-16 RAM的字扩展接法
R / W
A
0
A
1
A
7
2 5 6
×
8
位
R A M
( 1 )
A
0
A
1
A
7
R / W C S
I / O
1
I / O
8
I / O
4
2 5 6
×
8
位
R A M
( 2 )
A
0
A
1
A
7
R / W C S
I / O
1
I / O
8
I / O
4
2 5 6
×
8
位
R A M
( 3 )
A
0
A
1
A
7
R / W C S
I / O
1
I / O
8
I / O
4
2 5 6
×
8
位
R A M
( 4 )
A
0
A
1
A
7
R / W C S
I / O
1
I / O
8
I / O
4
A
8
A
9
F
0
F
1
F
2
F
3
2
线
- 4
线译 码 器
/
0
1
7
× 位
( )
0 1
7
/
I /
1
I /
8
I /
4
× 位
( )
0 1
7
/
I /
1
I /
8
I /
4
× 位
( )
0 1
7
/
I /
1
I /
8
I /
4
× 位
( )
0 1
7
/
I /
1
I /
8
I /
4
8
9
0
1
2
3
线 线译 码 器
2009-7-31 东北大学信息学院 63
[例 6-1] 试用 1024× 4位 RAM实现 4096× 8位存储器 。
解,4096× 8位存储器需 1024× 4位 RAM的芯片数片一片存储容量总存储器容量 8
41 0 2 4
84 0 9 6?
C
2009-7-31 东北大学信息学院 64
根据 2n =字数,求得 4096个字的地址线数 n=12，
两片 1024× 4位 RAM并联实现了位扩展,达到 8
位的要求 。
地址线 A11,A10接译码器输入端,译码器的每一条输出线对应接到二片 1024× 4位 RAM的 CS 端 。
连接方式见图 6-17所示 。
2009-7-31 东北大学信息学院 65
图 6-17 RAM的字、位扩展
A
9
A
0
C S
8
8
A
9
I / O
A
0
C S
6
6
A
9
I / O
A
0
C S
4
4
A
9
I / O
A
0
C S
2
2
I / O
1 K × 4
A
0
C S
1
1
A
9
I / O
1 K ×
4
A
0
C S
3
3
A
9
I / O
1 K ×
4
A
0
C S
5
5
A
9
I / O
1 K ×
4
A
0
C S
7
7
A
9
I / O
译码器
A
1
1
A
1
0
A
1
1
A
1 0
A
1
1
A
1 0
A
1
1
A
1 0
A
1
1
A
1 0
A
0
A
9
D
0
D
7
地址总线数据总线
1 K ×
4
A
0 3
A
9
9
1 K ×
4
A
0 5
A
9
I
9
1 K ×
4
A
0 7
A
9
地址总线 数据总线
第 6章 半导体存储器
半导体存储器是一种由半导体器件构成的能够存储数据、运算结果、操作指令的逻辑部件。用于计算机的内存及数字系统存储部件。
6.1 概述
6.2 只读存储器
6.3 随机存取存储器
2009-7-31 东北大学信息学院 2
分成 TTL和 MOS存储器两大类 。 TTL型速度快,
MOS型工艺简单,集成度高,功耗低,成本低等特点 。
按存储信号的原理不同,
分为静态存储器和动态存储器两种 。
6.1 概述
6.1.1 半导体存储器的特点及分类按制造工艺不同分类：
2009-7-31 东北大学信息学院 3
静态存储器 是以触发器为基本单元来存储 0和 1的,
在不失电的情况下,触发器状态不会改变；
动态存储器 是用电容存储电荷的效应来存储二值信号的。电容漏电会导致信息丢失，因此要求定时对电容进行充电或放电。 称为刷新。动态存储器都为 MOS型。
按工作特点不同：
分成只读存储器,随机存取存储器 。
2009-7-31 东北大学信息学院 4
6.1.2 半导体存储器的主要技术指标：
半导体存储器有两个主要技术指标：存储容量和存取时间 。
1、存储容量：
存储器中存储单元个数叫存储容量，即存放二进制信息的多少。
2009-7-31 东北大学信息学院 5
存储器中二值代码都是以字的形式出现的。一个字的位数称做 字长 。例如,16位构成一个字，
该字的字长为 16位。一个存储单元只能存放一位二值代码，要存储字长为 16的一个字，就需要 16个存储单元。若存储器能够存储 1024个字，
就得有 1024× 16个存储单元。通常,存储容量应表示为字数乘以位数。
2009-7-31 东北大学信息学院 6
例如，某存储器能存储 1024个字,每个字 4位，
那它的存储容量就为 1024× 4=4096，即该存储器有 4096个存储单元。
存储器写入（存）或者读出（取）时，每次只能写入或读出一个字。若字长为 8位，每次必须选中 8个存储单元。选中哪些存储单元，
由地址译码器的输出来决定。即由地址码来决定。
2009-7-31 东北大学信息学院 7
地址码的位数 n与字数之间存在 2n=字数的关系 。 如果某存储器有十个地址输入端,
那它就能存 210=1024个字 。
2,存取周期
连续两次读（写）操作间隔的最短时间称为存取周期。
2009-7-31 东北大学信息学院 8
6.2 只读存储器
半导体只读存储器 (Read-only Memory,简称
ROM)是只能读不能写的存储器 。 通常用其存放固定的数据和程序,如计算机系统的引导程序,监控程序,函数表,字符等 。
只读存储器为非易失性存储器,去掉电源,
所存信息不会丢失 。
2009-7-31 东北大学信息学院 9
ROM按存储内容的写入方式，可分为固定
ROM,可编程序只读存储器，简称（ PROM)
和可擦除可编程只读存储器 (Erasable
Programmable Read Only Memory，简称
EPROM)。
固定 ROM,在制造时根据特定的要求做成固定的存储内容，出厂后，用户无法更改，只能读出。
2009-7-31 东北大学信息学院 10
PROM,存储内容可以由使用者编制写入,
但只能写入一次,一经写入就不能再更改 。
EPROM,存储内容可以改变,但 EPROM
所存内容的擦去或改写,需要专门的擦抹器和编程器实现 。 在工作时,也只能读出 。
E2PROM,可用电擦写方法擦写。
2009-7-31 东北大学信息学院 11
6.2.1 固定只读存储器 (ROM)
图 6-1 ROM结构图
ROM由地址译码器、存储矩阵、
输出和控制电路组成，如图 6-1
所示。
地址译码器存 贮 矩 阵
N × M
输 出 及 控 制 电 路数 据 输 出地址输入
W
0
W
N - 1
D
0
D
M - 1
2009-7-31 东北大学信息学院 12
图 6-2 (4× 4)的 NMOS固定 ROM
＆
＆
＆
＆
1
1
1 1 1 1
地 址 译 码 器存储矩阵输 出 电 路
D
3
D
2
D
1
D
0
D
3
D
2
D
1
D
0
W
0
W
1
W
2
W
3
A
0
A
1
字线
+ V
D D
地址译码器存储矩阵输出电路字线
2009-7-31 东北大学信息学院 13
图 6-2是一个 4× 4位的 NMOS固定 ROM。
地址译码器：有两根地址输入线 A1和 A0，共有 4个地址号，每个地址存放一个 4位二进制信息；
译码器输出线,W0,W1,W2,W3称为字线，
由输入的地址代码 A1A0确定选中哪条字线。
被选中的数据经过输出缓冲器输出。
2009-7-31 东北大学信息学院 14
存储矩阵：是 NMOS管的或门阵列。一个字有 4位信息，故有四条数据线
输出又称为位线。它是字 × 位结构。存储矩阵实际上是一个编码器，工作时编码内容不变。位线经过反相后输出，即为 ROM的输出端 D0,D1,D2,D3。
,,,,3210 DDDD
2009-7-31 东北大学信息学院 15
每根字线和位线的交叉处是一个存储单元,
共有 16个单元 。 交叉处有 NMOS管的存储单元存储,1”,无 NMOS管的存储单元存储,0”。 例如,当地址 A1A0=00时,则
W0=1（ W1,W2,W3均为 0）,此时选中 0
号地址使第一行的两个 NMOS管导通,
2009-7-31 东北大学信息学院 16
经输出电路反相后,
输出 D3D2D1D0=0101。
因此,选中一个地址,
该行的存储内容输出 。
四个地址存储的内容如表 6-1所示 。
1
1
0
0
D0
1
0
1
1
D2
0
1
0
1
D1
0
1
0
1
D3
内 容
0 0
0 1
1 0
1 1
A1 A0
地 址表 6-1 ROM中的信息表
1,0,0 1302 DDDD
2009-7-31 东北大学信息学院 17
固定 ROM的编程是设计者根据要求确定存储内容,设计出存储矩阵,即哪些交叉点 （ 存储单元 ） 的信息为 1,哪些为 0。 为 1的制造管子,为 0的不需制造管子,画出存储矩阵编码图 。 通常,存储矩阵中有管子处,用
,码点,表示,由生产厂制作 。 图 6-2的存储矩阵简化编码图如图 6-3所示 。
2009-7-31 东北大学信息学院 18
位线与字线之间逻辑关系为：
D0=W0+W 1
D1=W1+W3
D2=W0+W2+W3
D3=W1+W3 图 6-3 ROM的符号矩阵
D
3
D
2
D
1
D
0
W
0
W
1
W
2
W
3
2009-7-31 东北大学信息学院 19
存储矩阵的输出和输入是或的关系,这种存储矩阵是或矩阵 。 地址译码器的输出和输入是与的关系,因此 ROM是一个多输入变量 （ 地址 ） 和多输出变量 （ 数据 ） 的与或逻辑阵列 。
2009-7-31 东北大学信息学院 20
6.2.2 可编程只读存储器 (PROM)
PROM和 ROM的区别在于 ROM由厂家编程，
PROM由用户编程。出厂时 PROM的内容全是 0或全是 1，使用时，用户可以根据需要编好代码，写入 PROM中。
2009-7-31 东北大学信息学院 21
图 6-4为一种 PROM的结构图，存储矩阵的存储单元由双极型三极管和熔断丝组成。存储容量为 32× 8位，存储矩阵是 32行 × 8列，出厂时每个发射极的熔断丝都是连通的，写入时,VCC=+12V电源，某位写入 1时，该数据线为 1，稳压管 DW击穿,T2导通，读出时，
VCC=+5V=低于稳压管的击穿电压,T2截止，
熔断丝连通,T1管导通，输出为 0；熔断丝断开,T1截止，读出 1。
2009-7-31 东北大学信息学院 22
图 6-4 32字 × 8位熔断丝结构 PROM
地址译码读写控制读写控制读写控制电路
A
0
A
1
A
2
A
3
A
4
存 储 矩 阵熔 断 丝
W
0
W
3 1
D
0
D
1
D
7
D
0
D
1
D
7
位 线
C S 片 选
+ V
C C
+ V
C C
+ V
C
C
+ V
C C
+ V
C C
D
W
T
2
T
1
R
C
R
C
R
C
这种电路存储内容全部为 0。如果想使某单元改写为
1，需要使熔断丝通过大电流，使它烧断。一经烧断，
再不能恢复。
2009-7-31 东北大学信息学院 23
地址译码器输出线为高电平有效,32根字线分别接 32
行的多发射极晶体管的基极,地址译码受选片信号控制,当 CS=0时,选中该芯片能够工作,输入地址有效,
译码输出线中某一根为高电平,选中一个地址 。 当
CS=1时,译码输出全部为低电平,此片存储单元不工作 。
读写控制电路供读出和写入之用。在写入时,VCC接
+12V电源，某位写入 1时，该数据线为 1，写入回路中的稳压管 DW击穿,T2导通，
2009-7-31 东北大学信息学院 24
选中单元的熔断丝通过足够大的电流而烧断；
若输入数据为 0,写入电路中相对应的 T2管不导通,该位对应的熔断丝仍为连通状态,存储的 0
信息不变 。 读出时,VCC接 +5V电源,低于稳压管的击穿电压,所有 T2管都截止,如被选中的某位熔断丝是连通的,T1管导通,输出为 0；如果熔断丝是断开的,T1截止,读出 1信号 。
2009-7-31 东北大学信息学院 25
6.2.3 可擦可编程只读存储器 (EPROM)
可擦除可编程存储器又可以分为：光可擦除可编程存储器 UVEPROM(Ultra— Violet Ereasable
Programmable Read－ Only Memory)
电可擦除可编程存储器 E2 PROM (Electrical
Ereasable Programmable Read－ Only Memory)
快闪存储器 (Flash Memory)等。
2009-7-31 东北大学信息学院 26
1,光可擦除可编程存储器 EPROM
光可擦除可编程存储器 EPROM( 通常简称
EPROM)是采用浮栅技术生产的可编程存储器,
它的存储单元多采用 N沟道叠栅 M0S管 (Stacked
－ gate Injuction Metal － Oxide －
Semiconductor),简称 SIM0S管,其结构及符号如图 6-5所示 。
2009-7-31 东北大学信息学院 27
除控制栅 Gc外，还有一个浮栅 Gf,Gc用于控制读出和写入,Gf用于长期保存注入电荷。 Gf没有电荷时，
在 Gc上加入正常的高电平能够使漏 -源之间产生导电沟道,SIM0S管导通。反之，在浮置栅上注入了负电荷以后，必须在控制栅上加入更高的电压才能抵消注入电荷的影响而形成导电沟道，因此在栅极加上正常的高电平信号时 SIMOS管将不会导通。
2009-7-31 东北大学信息学院 28
G
C
G
f
D
S
S
G
C
G
f
D
S i O
2
N
+
N
+
P
图 6-5 SIMOS管的结构和符号
2009-7-31 东北大学信息学院 29
当漏一源间加以较高的电压
(约 +20~+25V)时,将发生雪崩击穿现象 。 如果同时在控制栅上加以高压脉冲 (幅度约 +25V,宽度约 50mS),则在栅极电场的作用下,一些速度较高的电子便穿越 SiO2
层到达浮置栅,被浮置栅俘获而形成注入电荷 。 浮置栅上注入了电荷的 SIM0S管,
相当于写入了 1,未注入电荷的相当于存入了 0。
当移去外加电压后,浮栅上的电子没有放电回路,
能够长期保存 。 当用紫外线或 X射线照射时,浮栅上的电子形成光电流而泄放,恢复写入前的状态 。
照射一般需要 15到 20 分钟 。
为便于照射擦除,芯片的封装外壳装有透明的石英盖板 。 所以 EPROM的写入和擦除一般需要专用的编程器 。 不太方便 。
2009-7-31 东北大学信息学院 30
2,E2 PROM
采用了一种叫做 Flotox（ Floating gateＴ unnel
Oxide）的浮栅隧道氧化层的 MOS管，简称
Flotox管。 Flotox管与 SIMOS管相似,它也属于
N沟道增强型的 MOS管,并且有两个栅极一一控制栅 Gc和浮置栅 Gf，其结构及符号如图 6-6所示。
G
C
G
f
D
S
S
G
C
G
f
D
S i O
2
N
+
N
+
P
隧 道区
G
C
D
1
S
1
T
1
T
2
W
i
（ 字 线 ）
B
j
（ 位 线 ）
图 6-6 Flotox管结构及符号 图 6-7 Flotox管存储单元
2009-7-31 东北大学信息学院 31
Flotox管的浮置栅与漏区之间有一个氧化层极薄的隧道区 。 当隧道区的电场强度大到一定程度时,便在漏区和浮置栅之间出现导电隧道,电子可以双向通过,形成电流 。 这种现象称为隧道效应 。
加到控制栅 Gc和漏极 D上的电压是通过浮置栅一漏极间的电容和浮置栅一控制栅间的电容分压加到隧道区上的 。
为了使加到隧道区上的电压尽量大,需要尽可能减小浮置栅和漏区间的电容,因而要求把隧道区的面积作得非常小 。
2009-7-31 东北大学信息学院 32
为了提高擦,写的可靠性,并保护隧道区超薄氧化层,在 E2PROM的存储单元中除Ｆ lotox管以外还附加了一个选通管,如图 6-7,T2为普通的 N沟道增强型 MOS管 (也称选通管 )。 根据浮置栅上是否充有负电荷来区分单元的 1或 0状态 。 由于存储单元用了两只 MOS管 。 限制了 E2PROM集成度的提高 。
2009-7-31 东北大学信息学院 33
3,快闪存储器 (Flash Memory)
快闪存储器吸收了 EPROM结构简单,编程可靠的优点,又保留了 PROM用隧道效应擦除的快捷特性,而且集成度可以作得很高 。 图 6-8是快闪存储器采用的叠栅 MOS管的结构示意图及符号 。 其结构与 SIMOS管相似,二者区别在于快闪存储器中 MOS管浮置栅与衬底间氧化层的厚度不到 SIMOS管中的一半 。
2009-7-31 东北大学信息学院 34
G
C
G
f
D
S
S
G
C
G
f
D
S i O
2
N
+
N
+
P
隧 道 区
G
C
D
S
W
i
（ 字 线 ）
（ 位 线 ）
B
j
V
S
S
图 6-8 快闪存储器中的 MOS管及单元电路
（ a） （ b）
2009-7-31 东北大学信息学院 35
而且浮置栅一源区间的电容要比浮置栅一控制栅间的电容小得多。当控制栅和源极间加上电压时,大部分电压都将降在浮置栅与源极之间的电容上。快闪存储器的存储单元就是用这样一只单管组成的,如图 6-8（ b）所示。
2009-7-31 东北大学信息学院 36
快闪存储器糅合了 PROM的特点,具有集成度高,容量大,成本低和使用方便优点 。 产品的集成度在逐年提高,有人推测,在不久的将来,快闪存储器很可能成为较大容量磁性存储器 (例如 PC机中的软磁盘和硬磁盘等 )的替代产品 。
2009-7-31 东北大学信息学院 37
[例 6-1]试用 ROM设计一个能实现函数 y=x2的运算表电路,x的取值范围为 0~15的正整数 。
解：因为自变量 x的取值范围为 0~15的正整数,所以应用 4 位 二 进 制 正 整 数,用
B=B3B2B1B0表示,而 y的最大值是 =225,可以用 8位二进制数 Y=Y7Y6Y5Y4Y3Y2Y1Y0表示 。
根据 y=x2的关系可列出
Y7,Y6,Y5,Y4,Y3,Y2,Y1、
Y0
与 B3,B2,B1,B0之间的关系如表 6-2所示 。 根据表 6-2可以写出 Y的表达式：
Y7=∑（ 12,13,14,15）
Y6=∑（ 8,9,10,11,14,15）
Y5=∑（ 6,7,10,11,13,15）
Y4=∑（ 4,5,7,9,11,12）
Y3=∑（ 3,5,11,13）
Y2=∑（ 2,6,10,14）
Y1=0
Y0=∑（ 1,3,5,7,9,11,13，
15）
2009-7-31 东北大学信息学院 38
0
1
4
9
16
25
36
49
64
81
100
121
144
169
196
225
十进制数注
0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 1
0 0 0 0 0 1 0 0
0 0 0 0 1 0 0 1
0 0 0 1 0 0 0 0
0 0 0 1 1 0 0 1
0 0 1 0 0 1 0 0
0 0 1 1 0 0 0 1
0 1 0 0 0 0 0 0
0 1 0 1 0 0 0 1
0 1 1 0 0 1 0 0
0 1 1 1 1 0 0 1
1 0 0 1 0 0 0 0
1 0 1 0 1 0 0 1
1 1 0 0 0 1 0 0
1 1 1 0 0 0 0 1
Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
输 出
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
B3 B2 B1 B0
输 入表6
-
2[
例6
-
1]
的真值表
2009-7-31 东北大学信息学院 39
根据表达式画出 ROM存储点阵如下图 。
图 6-9 [例 6-1]ROM点阵图
W
0
W
1
W
2
W
3
W
4
W
5
W
6
W
7
W
8
W
9
W
1 0
W
1 1
W
1 2
W
1 3
W
1 4
W
1 5
B
3
B
2
B
1
B
0
与门阵列地址译码器或门阵列存储矩阵
Y
7
Y
6
Y
5
Y
4
Y
3
Y
2
Y
1
Y
0
1
1
1
1
2009-7-31 东北大学信息学院 40
6.3 随机存取存储器
随 机 存 取 存 储 器 RAM （ Random Access
Memory） 可随时从任一指定地址存入 （ 写入 ）
或取出 （ 读出 ） 信息 。 在计算机中,RAM用作内存储器和高速缓冲存储器 。 RAM分为静态 RAM和动态 RAM；静态 RAM又分为双极型和 MOS型 。
2009-7-31 东北大学信息学院 41
6.3.1 静态 RAM
1、双极型 RAM存储单元
图 6-10是射极读写存储单元电路，图中 T1,T2为多发射极晶体管，与 R1,R2构成触发器。一对发射极与行地址译码器的输出线（字线） Z信号相接；另一对发射极接到互补的数据线（位线） D和 D,再转接到读写电路。
2009-7-31 东北大学信息学院 42
保持状态,Z为低电平
0.3V,D和 D为 1.5V或
0.7V，状态不变。
读出,字线为 +3V，导通管发射极电流从位线流出。检测一根位线上是否有电流，可读出存储单元的状态。
图 6-10 射极读写存储单元数据线
D
T2T1
VCC（ 3~3.5V）
R2R1
数据线
D
字线 Z
Q Q
2009-7-31 东北大学信息学院 43
写入,字线为 +3V，写入 1,1信号经写入放大器后给出 D=1,D =0信号，使 T1止,T2通，触发器置 1。
2、静态 MOS型 RAM（图 6-11 六 MOS管组成存储单元）
T1,T2,T3,T4基本 RS触发器,T5,T6为门控管，
当 Xi为 1时,T5,T6导通，触发器输出与位线连接；当
Xi为 0时,T5,T6截止，触发器输出与位线断开。 T7、
T8门控管，当 Yj=1时,T7,T8导通，位线和数据线接通； Yj=0时，位线与数据线断开。
2009-7-31 东北大学信息学院 44
T7,T8是数据存入或读出存储内容的控制通道。
T1,T2,T3,T4基本 RS触发器,T5,T6为门控管，当
Xi为 1时,T5,T6导通，触发器输出与位线连接；当
Xi为 0时,T5,T6截止，触发器输出与位线断开。 T7、
T8门控管，当 Yj=1时,T7,T8导通，位线和数据线接通； Yj=0时，位线与数据线断开。 T7,T8是数据存入或读出存储内容的控制通道。
2009-7-31 东北大学信息学院 45
图 6-11 六管 NMOS静态存储单元
T
4
T
3
T
2
T
1
T
6
T
5
T
7
T
8
X
i
行 选 择
B
位 线
B
位 线
D
数 据 线
D
数 据 线
Y
j
列 选 择
Q
Q
+ V
D D
行 选 择位 线位 线数 据 线数 据 线列 选 择
2009-7-31 东北大学信息学院 46
双极型 RAM的优点是速度快，但功耗大，集成度不高，大容量 RAM一般都是 MOS型的。存储单元有六管 CMOS或六管 NMOS组成，如图 6-11所示。
T1,T2,T3,T4构成基本 RS触发器,T5,T6为门控管，由行译码器输出控制其导通或截止。当 Xi
为 1时,T5,T6导通，触发器输出与位线连接；当
Xi 为 0时,T5,T6截止，触发器输出与位线断开。
2009-7-31 东北大学信息学院 47
T7,T8是门控管,由列译码器输出控制其导通或截止,每一列的位线接若干个存储单元,
通过门控管 T7,T8和数据线相连 。 当 Yj=1时,
T7,T8导通,位线和数据线接通； Yj=0时,
位线与数据线断开 。 T7,T8是数据存入或读出存储内容的控制通道 。
2009-7-31 东北大学信息学院 48
6.3,2 动态 RAM
动态 RAM与静态 RAM的区别在于：信息的存储单元是由门控管和电容组成。用电容上是否存储电荷表示存 1或存 0。为防止因电荷泄漏而丢失信息，需要周期性地对这种存储器的内容进行重写，
称为刷新。动态 MOS存储单元电路主要是三管和单管结构。
2009-7-31 东北大学信息学院 49
1.三管动态存储单元
三管动态 MOS存储单元如图 6-12所示 。 T2为存储管,T3为读门控管,T1为写门控管,T4为同一列公用的 预充电管 。 代码以电荷的形式存储在 T2管的栅极电容 C中,C上的电压控制 T2管的状态 。
2009-7-31 东北大学信息学院 50
读出数据,输入预充电脉冲，
T4通,CD充电到 VDD，读数据线置 1。读选择线置 1,若 C上原来有电荷,T2,T3通,CD
放电，数据线输出 0。若 C上没电荷,T2止,CD无放电回路，读数据线为 1，相当反码输出。经读放大器放大并反相后输出即为读出数据。
V
D D
T
4
预 充
T
3
读 选 择 线
T
2
读数据线充写数据线充
T
1
C
D
C
写 选 择 线图
6 - 1 2
三 管 动 态
M O S
存 储 单 元预 充读 选 择 线读数据线充写数据线充写 选 择 线图 三 管 动 态存 储 单 元
2009-7-31 东北大学信息学院 51
写入数据,令写选择线为高电平,T1导通，当写入 1时，数据线为高电平，
通过 T1对 C充电,1信号便存到 C上。
V
D D
T
4
预 充
T
3
读 选 择 线
T
2
读数据线充写数据线充
T
1
C
D
C
写 选 择 线图
6 - 1 2
三 管 动 态
M O S
存 储 单 元预 充读 选 择 线读数据线充写数据线充写 选 择 线图 三 管 动 态存 储 单 元
2009-7-31 东北大学信息学院 52
三管电路的读、写选择线和数据线是分开的，刷新操作需要通过外围电路控制，所以电路比较复杂，
存储单元与外围电路的连线也较多。
图 6-13是单管动态 MOS存储单元电路,由门控管 T
和 CS构成 。 写入信息时,字线为高电平,T导通,
对电容 CS充电,相当于写入 1信息 。 读出信息时,
字线仍为高电平,T导通 CS上信号电压 VS经过 T对
C0提供电荷,CS上的电荷将在 CS,C0上重新分配,
读出电压 VR为：
S
S
S
R VCC
CV
0
2009-7-31 东北大学信息学院 53
因为 C0>>CS，所以读出电压比 VS小得多，而且每读一次,CS上电荷要少很多，造成破坏性读出。所以通常要求将读出的数据重新写入原单元。
2.单管动态存储单元
C
0
C
s
T
A
字 线数据线图
6 - 1 3
单 管 动 态
M O S
存 储 单 元
2009-7-31 东北大学信息学院 54
单管电路的结构简单，但需要使用较灵敏的读出放大器，而且每次读出后必须刷新，因而外围控制电路比较复杂。
动态存储单元的电路结构比静态存储单元的结构简单，所以可达到很高的集成度。但不如静态存储器使用方便，速度也比静态存储器慢得多。
2009-7-31 东北大学信息学院 55
6.3.3 集成 RAM简介
图 6-14是 Intel公司的 MOS型静态 2114的结构图 。
1024× 4位 RAM。 可以选择 4位的字 1024个 。 采用 X、
Y双向译码方式 。 4096个存储单元排列成 64行 × 64
列矩阵,64列中每四列为一组,分别由 16根 Y译码输出线控制 。 即每一根译码输出线控制存储矩阵中四列的数据输入,输出通路,读写操作在
（ 读 /写信号 ） 和 （ 选片信号 ） 的控制下进行 。
WR/
CS
2009-7-31 东北大学信息学院 56
当 =0且 =1时,
实现读出操作,当
=0且 =0时执行写操作 。
正确使用 2114 RAM
的关键是掌握各种信号的时序关系 。 不作详细介绍 。
CS WR/
CS
WR/
图 6-14 2114RAM1024× 4位存储器结构图行地址译码器
6 4
×
6 4
存 储 矩 阵
I / O
电 路列 地 址 译 码 器
读 写 控 制
A
6
A
7
A
8
A
9
A
0
A
1
A
2
A
3
A
4
A
5
X
0
X
6 3
B
0
B
6 3
Y
0
Y
1 5
C S
R / W
行地址译码器
×
存 储 矩 阵电 路列 地 址 译 码 器
读 写 控 制
2009-7-31 东北大学信息学院 57
6.3.4 RAM的扩展
RAM的种类很多，存储容量有大有小。当一片
RAM不能满足存储容量需要时，就需要将若干片
RAM组合起来，构成满足存储容量要求的存储器。
RAM的扩展分为位扩展和字扩展两种。
1,位扩展
字数满足要求，而位数不够时，应采用位扩展。
2009-7-31 东北大学信息学院 58
实现位扩展的原则是：
①多个单片 RAM的 I/O端并行输出。
② 多个 RAM的 CS接到一起,作为 RAM的片选端 （ 同时被选中 ） ；
③ 地址端对应接到一起,作为 RAM的地址输入端 。
④ 多个单片 RAM的 R/W端接到一起,作为 RAM的读 /
写控制端 （ 读 /写控制端只能有一个 ） ；
2009-7-31 东北大学信息学院 59
图 6-15是用 4片 256× 1位的 RAM扩展成
256× 4位的 RAM的接线图。
图 6-15 RAM位扩展接线图
R / W
2 5 6
×
1
位
R A M
( 1 )
A
0
A
1
A
7
R / W C S
2 5 6
×
1
位
R A M
( 2 )
A
0
A
1
A
7
R / W C S
2 5 6
×
1
位
R A M
( 3 )
A
0
A
1
A
7
R / W C S
2 5 6
×
1
位
R A M
( 4 )
A
0
A
1
A
7
R / W
C S
A
0
A
1
A
7
I / O
1
I / O
2
I / O
3
I / O
4
C S
2009-7-31 东北大学信息学院 60
2.字扩展
在 RAM的数据位的位数足够，而字数达不到要求时，需要进行字扩展。字数增加，地址线数就得相应增加。如 256× 8位 RAM的地址线数为 8条，而
1024× 8位 RAM的地址线数为 10条（接线见图 6-
16）。
实现字扩展的原则是：
① 多个单片 RAM的 I/O端并接,作为 RAM的 I/O端,
2009-7-31 东北大学信息学院 61
② 多片构成字扩展之后,每次访问只能选中一片,
选中哪一片,由字扩展后多出的地址线决定 。 多出的地址线经输出低有效的译码器译码,接至各片 RAM的 CS端；
③ 地址端对应接到一起,作为低位地址输入端 。
④ R/W端接到一起作为 RAM的读 /写控制端 （ 读写控制端只能有一个 ） ；
2009-7-31 东北大学信息学院 62
图 6-16 RAM的字扩展接法
R / W
A
0
A
1
A
7
2 5 6
×
8
位
R A M
( 1 )
A
0
A
1
A
7
R / W C S
I / O
1
I / O
8
I / O
4
2 5 6
×
8
位
R A M
( 2 )
A
0
A
1
A
7
R / W C S
I / O
1
I / O
8
I / O
4
2 5 6
×
8
位
R A M
( 3 )
A
0
A
1
A
7
R / W C S
I / O
1
I / O
8
I / O
4
2 5 6
×
8
位
R A M
( 4 )
A
0
A
1
A
7
R / W C S
I / O
1
I / O
8
I / O
4
A
8
A
9
F
0
F
1
F
2
F
3
2
线
- 4
线译 码 器
/
0
1
7
× 位
( )
0 1
7
/
I /
1
I /
8
I /
4
× 位
( )
0 1
7
/
I /
1
I /
8
I /
4
× 位
( )
0 1
7
/
I /
1
I /
8
I /
4
× 位
( )
0 1
7
/
I /
1
I /
8
I /
4
8
9
0
1
2
3
线 线译 码 器
2009-7-31 东北大学信息学院 63
[例 6-1] 试用 1024× 4位 RAM实现 4096× 8位存储器 。
解,4096× 8位存储器需 1024× 4位 RAM的芯片数片一片存储容量总存储器容量 8
41 0 2 4
84 0 9 6?
C
2009-7-31 东北大学信息学院 64
根据 2n =字数,求得 4096个字的地址线数 n=12，
两片 1024× 4位 RAM并联实现了位扩展,达到 8
位的要求 。
地址线 A11,A10接译码器输入端,译码器的每一条输出线对应接到二片 1024× 4位 RAM的 CS 端 。
连接方式见图 6-17所示 。
2009-7-31 东北大学信息学院 65
图 6-17 RAM的字、位扩展
A
9
A
0
C S
8
8
A
9
I / O
A
0
C S
6
6
A
9
I / O
A
0
C S
4
4
A
9
I / O
A
0
C S
2
2
I / O
1 K × 4
A
0
C S
1
1
A
9
I / O
1 K ×
4
A
0
C S
3
3
A
9
I / O
1 K ×
4
A
0
C S
5
5
A
9
I / O
1 K ×
4
A
0
C S
7
7
A
9
I / O
译码器
A
1
1
A
1
0
A
1
1
A
1 0
A
1
1
A
1 0
A
1
1
A
1 0
A
1
1
A
1 0
A
0
A
9
D
0
D
7
地址总线数据总线
1 K ×
4
A
0 3
A
9
9
1 K ×
4
A
0 5
A
9
I
9
1 K ×
4
A
0 7
A
9
地址总线 数据总线
