1
时序逻辑电路数字电子电路 基础
2
触发器的描述方法
特性表（状态转换表）、特性方程、状态转换图
)(0
1
约束条件?
SR
QRSQ nn
RS触发器的 特性方程
0 1
S=1,R=0
S=0,R=1
S=?,R=0S=0,R=?
RS触发器的 状态转换图
R － S 触发器状态转换表输入信号 现在状态 下一个状态
R
n
S
n
Q
n
Q
n + 1
0 0 0 0
1 1
0 0 1 0
1 0
0 1 0 1
1 1
0 1 1
1
不允许
3
§ 1 概 述组合逻辑电路,如译码器,全加器,数据选择器时序逻辑电路,（ 简称时序电路 ） 任意时刻的输出信号不仅取决于该时刻的输入信号,而且还取决于电路原来的状态,即与以前的输入信号有关,如触发器,寄存器,
计数器和移位寄存器等
4
时序电路结构图输入输出
q1
qk
z1
zr
z1
z2
zm
x1
x2
xn
内部输入内部输出组合逻辑电路触发器特点,包含组合逻辑电路和记忆（存储）电路；
在电路的结构上，具有反馈。
5
),,,(
),,,(
),,,(
2121
212122
212111
knmm
kn
kn
qqqxxxfy
qqqxxxfy
qqqxxxfy
输出方程
),,,(
),,,(
),,,(
2121
212122
212111
knrr
kn
kn
qqqxxxgz
qqqxxxgz
qqqxxxgz
驱动方程
6
),,,(
),,,(
),,,(
2121
1
21212
1
2
21211
1
1
n
k
nn
rk
n
k
n
k
nn
r
n
n
k
nn
r
n
qqqzzzhq
qqqzxzhq
qqqzzzhq
状态方程的方法又叫时序机时序电路逻辑功能变量）的逻辑函数描述和电路状态（状态器的次态，用输入信号表示每个触发的现态，
发器表示存储电路中每个触
＋＋＋ 11
2
1
1
21
,
,
n
k
nn
n
k
nn
qqq
qqq
7
根据记忆电路中存储单元状态变化的特点将时序电路分为：
同步时序电路,所有存储电路中存储单元状态的变化都是在同一时钟信号操作下同时发生的。
异步时序电路,存储单元状态的变化不是同时发生的。
可能有公共的时钟信号，也可能没有公共的时钟信号。
按照输出信号的不同,分为：
米利 （ Mealy） 型电路,某时刻的输出是该时刻的输入和电路状态的函数穆尔 （ Moore） 型电路,某时刻的输出仅是该时刻电路状态的函数,与该时刻的输入无关,如同步计数器 。
8
§ 2 时序逻辑电路的分析根据其逻辑图分析出该电路实现的功能分析步骤
1,从给定的逻辑图中写出每个触发器的驱动方程 （ 即写出存储电路中每个触发器输入信号的逻辑表达式 ） ；
2,将驱动方程代入触发器的特性方程,得出每个触发器的状态方程；
3,根据逻辑电路写出电路的输出方程 。
9
触发器的 驱动方程时序电路的 状态方程
JK触发器的状态方程时序电路的 输出方程整理得
x
1
J
1K
C1
Q1 1
1Q
1
J
1K
C1
Q2 2
2Q
&
&
11
J1
J2
K1
K2
时钟
z
21QxQz?
122
121
,
,
QxKxJ
xKxQJ
nnn QKQJQ 1
nnnnnn
nnnnnn
QQxQxQ
QxQQxQ
212
1
2
112
1
1
)
)(
12
1
2
12
1
1
nnnn
nnnn
QQxQ
QQxQ
（
例
10
两个触发器可以有四种状态 Q1Q2=00,01,10,11,将 n时刻的现在状态和 n时刻的现在输入代入 时序电路的状态方程和输出方程,可得到 n+1下一时刻的状态和 n时刻的输出,从而列出代码形式的状态表下一个状态
Q 1
n + 1
Q 2
n + 1
输出 z
n
现在状态
Q 1
n
Q 2
n
x= 0 x= 1 x= 0 x= 1
00 00 01 0 0
01 00 10 0 0
10 00 11 0 0
11 00 11 0 1
状态转换表
)
)(
12
1
2
12
1
1
nnnn
nnnn
QQxQ
QQxQ
（
21QxQz?
输出方程状态方程
11
S00 S01 S10 S111/0
输入 x/输出 z
1/0 1/0
0/00/0
1/1
0/0
0/0
状态图逻辑功能,1111序列检测器,每当检测到输入序列为连续 4
个和 4个以上的 1时,电路的输出 z为 1；否则,输出 z为 0
用 S00,S01,S10,S11分别表示四种状态 Q1Q2=00,01,10,11
下一个状态 S (t j + 1 ) 输出 z (t j ) 现在状态
S (t j ) x= 0 x= 1 x= 0 x= 1
S 00 S 00 S 01 0 0
S 01 S 00 S 10 0 0
S 10 S 00 S 11 0 0
S 11 S 00 S 11 0 1
12
§ 3 寄存器时 序逻辑电路寄存器和移位寄存器计数器顺序脉冲发生器分析设计
13
3.1 数码寄存器
Q3 Q2 Q1 Q0
& & & &
Q Q
D
Q Q
D
Q Q
D
Q Q
D
A0A1A2A3
CLR
取数脉冲接收脉冲
( CP )
寄存器是计算机的主要部件之一,它用来暂时存放数据或指令。采用任何一种类型的触发器均可构成寄存器。每个触发器存放一位二进制数或一个逻辑变量，由 n个触发器构成的寄存器可存放 n位二进制数或 n个逻辑变量的值。
四位数码寄存器
14
1 2 3 4 5 6 7 1098
14 13 12 11151617181920
1Q 1D 2D 2Q 3Q 3D 4D 4Q GND输出控制时钟VCC 5D6D7D8D 5Q6Q7Q8Q
7 4 L S 3 7 4
低电平有效正边沿触发八 D寄存器,三态输出共输出控制共时钟
15
3.2 移位寄存器所谓,移位,，就是将寄存器所存各位数据，
在每个移位脉冲的作用下，向左或向右移动一位。
根据移位方向,常把它分成三种：
寄存器左移
(a)
寄存器右移
(b)
寄存器双向移位
(c)
16
根据移位数据的输入－输出方式,又可将它分为四种：
FF FF FF FF
FF FF FF FF
FF FF FF FF
FF FF FF FF
串入－串出串入－并出并入－串出并入－并出
串 行输 入 － 串 行输 出
串 行输 入 － 并 行输 出
并 行输 入 － 串 行输 出
并 行输 入 － 并 行输 出,
17
SD
Q
Q D
Q
Q D
Q
Q D
Q
Q D
& & & &
A0A1A2A3
RD
CLR
LOAD
移位脉冲
CP
0串行输出数 据 预 置
3 2 1 0
存数脉冲清零脉冲四位并入 - 串出的左移寄存器初始状态,设 A3A2A1A0 ＝ 1011
在存数脉冲作用下,Q3Q2Q1Q0 ＝ 1011 。
D0 ＝ 0
D1 ＝ Q0
D2 ＝ Q1
D3 ＝ Q2
移位脉冲串行输出
18
D0 ＝ 0
D1 ＝ Q0
D2 ＝ Q1
D3 ＝ Q2
Q
Q D
Q
Q D
Q
Q D
Q
Q D
移位脉冲
CP
0串行输出 3 2 1 0
1 0 1 1 0 1 1 0
0 1 1 0 1 1 0 0
1 1 0 0 1 0 0 0
1 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0
Q3Q2Q1Q0 D3D2D1D0
设初态 Q3Q2Q1Q0 ＝ 1011
用波形图表示如下：
Q3
Q2
Q1
Q0
CP
1
1
0
1
0
0
1
1
0
0
1
1
0
0
0
0
0
0
0
0
0
0
0
1
19
四位串入 - 串出的左移寄存器：
D0 ＝ L
D1 ＝ Q0
D2 ＝ Q1
D3 ＝ Q2
四位串入 - 串出的右移寄存器：
D1 ＝ Q2
D2 ＝ Q3
D3 ＝ R
D0 ＝ Q1
Q
Q D
Q
Q D
Q
Q D
Q
Q D
CP
串行输出 3 2 1 0
串行输入
Q
D
Q
Q3 D
Q
D
Q
D
CP
串行输出Q1Q2 Q0
串行输入双向移位寄存器的构成,只要设置一个控制端 S，
当 S＝ 0 时左移；而当 S＝ 1时右移即可。集成组件电路 74LS194就是这样的多功能移位寄存器。
20
R— 右移串行输入
L— 左移串行输入
A,B,C,D—
并行输入
VCC QA QB QC QD S1 S0CP
QA QB QC QD CP S1
S0CLR
LDCBAR
A B C DR LCLR GND
74LS194
1516 14 13 12 11 10 9
1 2 3 4 5 6 7 8
0
1
1
1
1
0 0
0 1
1 0
1 1
直接清零保 持右移 (从 QA向 QD移动 )
左移 (从 QD向 QA移动 )
并行输入
CLR CP S1 S0 功 能
21
3.3 寄存器应用举例例,数据传送方式变换电路
D6
D5
D4
D3
D2
D1
D0
并行输入串行输出数据传送方式变换电路
1,实现方法
(1),因为有 7位并行输入，故需使用两片 74LS194；
(2),用最高位 QD2作为它的串行输出端。
22
2,具体电路
&
G1
S0
S1
CP1
QA1QB1QC1QD1 S0
S1
CP2
QA2QB2QC2QD2
R1 R2A1 B1 C1 D1 A2 B2 C2 D2
D0 D1 D2 D3 D4 D5 D6
+5V
+5V
CP
启动脉冲移位脉冲
&
G2
串行输出并行输入
74LS194 (1) 74LS194 (2)
23
寄存器各输出端状态
QA1QB1QC1QD1QA2QB2QC2 QD2 寄存器工作方式
0 D0 D1 D2 D3 D4 D5 D6
1 0 D0 D1 D2 D3 D4 D5
1 1 0 D0 D1 D2 D3 D4
1 1 1 0 D0 D1 D2 D3
1 1 1 1 0 D0 D1 D2
1 1 1 1 1 0 D0 D1
1 1 1 1 1 1 0 D0
CP
并行输入 ( S1S0=11)
并行输入 ( S1S0=11)
右移 ( S1S0=01)
右移 ( S1S0=01)
右移 ( S1S0=01)
右移 ( S1S0=01)
右移 ( S1S0=01)
3.工作效果在电路中，“右移输入”端接 ＋ 5V。
24
集成移位寄存器简介并行输入－并行输出 ( 双向 )
74LS194,74LS198,74LS299，等。
并行输入－串行输出
74LS165,74LS166，等。
串行输入－并行输出
74LS164，等。
串行输入－串行输出
74LS91，等。
25
§ 4 计数器的分析
4.1 计数器的功能和分类
1,计数器的作用记忆输入脉冲的个数；用于定时、分频、产生节拍脉冲及进行数字运算等等。
2,计数器的分类按工作方式分,同步计数器和异步计数器。
按功能分,加法计数器、减法计数器和可逆计数器。
按计数器的计数容量 (或称模数 )来分,各种不同的计数器，如二进制计数器、十进制计数器、二－十进制计数器等等。
26
4.2 异步计数器异步计数器的特点,在异步计数器内部，有的触发器直接受输入计数脉冲控制，有的触发器则是把其它触发器的输出信号作为自己的时钟脉冲,因此各个触发器状态变换的时间先后不一，故被称为,异步计数器,。
有异步二进制计数器和异步十进制计数器，常用的异步二进制计数器有 4位,7位,12和 14位。
27
QA
1
J
1K
C1
A QB
1
J
1K
C1
B QC1
J
1K
C1
C Q
D1J
1K
C1
D
计数脉冲一,四位二进制加法计数器
nnnn QQKQJQ 1
二进制加法规则,每一位如果是 1，则再加 1 时应变为 0，同时向高位发出进位信号，使高位翻转。由 1变为 0，对应为下降沿，而触发器为下降沿触发，因此只要将低位触发器的 Q端接到高位触发器的时钟输入端。每一级输出状态的改变发生在上一级的下降沿（如果为上升沿触发，则每一级触发器的进位脉冲应由 端输出）。Q
28
二进制加法计数二进制输出 计数脉冲数目 Q D Q C Q B Q A
十进制数
0 0 0 0 0 0
1 0 0 0 1 1
2 0 0 1 0 2
3 0 0 1 1 3
4 0 1 0 0 4
5 0 1 0 1 5
6 0 1 1 0 6
7 0 1 1 1 7
8 1 0 0 0 8
9 1 0 0 1 9
10 1 0 1 0 10
11 1 0 1 1 11
12 1 1 0 0 12
13 1 1 0 1 13
14 1 1 1 0 14
15 1 1 1 1 15
29
QA
QB
QC
QD
计数脉冲二进制加法计数器波形图（时序图）
1 2 3 4 5 6 11 12 13 14 15 167 8 9 10
30
0 0 0 0
0 0 0 1
0 0 1 0 0 0 1 1
1 1 1 0
1 0 0 0
1 1 1 1
1 1 0 1
0 1 0 1
0 1 1 1
0 1 1 0
1 0 0 11 0 1 0
0 1 0 0
1 0 1 11 1 0 0
二进制加法计数器状态转换图
31
四位二进制加法计数器（用 D触发器构成 ）
nnn QDQ 1
1
D
C1
A
1D
C1
B
1D
C1
C
1D
C1
D
计数脉冲
AQ BQ CQ
DQ
上升沿触发
32
二,四位二进制减法计数器
nnnn QQKQJQ 1
AQ BQ CQ DQ1
J
1K
C
1
A
1
J
1K
C
1
B
1
J
1K
C
1
C
1
J
1K
C
1
D
计数脉冲二进制减法规则,若低位触发器为 0，则再输入一个减法计数脉冲后应变为 1，同时向高位发出借位信号，使高位翻转。
由 0变为 1，对应为上升沿，而触发器为下降沿触发，因此只要将低位触发器的 端接到高位触发器的时钟输入端。
每一级输出状态的改变发生在上一级的上升沿（如果为上升沿触发，则每一级触发器的进位脉冲应由 Q端输出）。
Q
33
二进制减法计数二进制输出 计数脉冲数目 Q D Q C Q B Q A
十进制数字
0 1 1 1 1 15
1 1 1 1 0 14
2 1 1 0 1 13
3 1 1 0 0 12
4 1 0 1 1 11
5 1 0 1 0 10
6 1 0 0 1 9
7 1 0 0 0 8
8 0 1 1 1 7
9 0 1 1 0 6
10 0 1 0 1 5
11 0 1 0 0 4
12 0 0 1 1 3
13 0 0 1 0 2
14 0 0 0 1 1
15 0 0 0 0 0
34
4.3 同步计数器同步计数器的特点,在同步计数器内部，各个触发器都受同一时钟脉冲 —— 输入计数脉冲的控制，因此，它们状态的更新几乎是同时的，故被称为,同步计数器,。
一、三位二进制同步加法计数器
Q2
Q2 J2
K2 Q1
Q1 J1
K1 Q0
Q0 J0
K0
&
计数脉冲
CP
二进制加法运算规则,对一个多位二进制而言，
最低位每次加 1都改变状态，而第 i位（除最低位外）仅有当以下各位皆为 1时才改变状态
35
分析步骤,
1,先列写控制端的逻辑表达式：
J2 = K2 = Q1Q0
J1 = K1 = Q0
J0 = K0 = 1
Q0,来一个 CP，它就翻转一次；
Q1：当 Q0＝ 1时，它可翻转一次；
Q2：只有当 Q1Q0＝ 11时，它才能翻转一次。
三位二进制同步加法计数器
Q2
Q2 J2
K2 Q1
Q1 J1
K1 Q0
Q0 J0
K0
&
计数脉冲
CP
36
2,再列写状态转换表，分析其状态转换过程。
2 0 0 1 0 0 1 1 1 1 0 1 0
1 0 0 0 0 0 0 0 1 1 0 0 1
3 0 1 0 0 0 0 0 1 1 0 1 1
4 0 1 1 1 1 1 1 1 1 1 0 0
5 1 0 0 0 0 0 0 1 1 1 0 1
6 1 0 1 0 0 1 1 1 1 1 1 0
7 1 1 0 0 0 0 0 1 1 1 1 1
8 1 1 1 1 1 1 1 1 1 0 0 0
CP Q2 Q1 Q0 J2＝ K2＝ J1＝ K1＝ J0＝ 1 K0＝ 1 Q2 Q1 Q0
Q1Q0 Q1Q0 Q0Q0
原状态 控 制 端 下状态,,,
37
CP
Q0
Q1
Q2
3,波形图
Q0的输出的波形的频率是 CP的 1/2。
Q1的输出的波形的频率是 CP的 1/4。
Q2的输出的波形的频率是 CP的 1/8。
二分频四分频八分频
38
四位二进制同步加法计数器计数脉冲
CBADD
BACC
QQQKJ
QQKJ
ABB
AA
QKJ
KJ
1
触发器的激励函数
1
J
1K
C
1
QA
A
1
J
1K
C
1
QB
B
1
J
1K
C
1
QC
C
1
J
1K
C
1
QD
D
& &
39
4.4 任意进制计数器的分析
Q2
Q2 J2
K2 Q1
Q1 J1
K1 Q0
Q0 J0
K0 计数脉冲
CP
1,写出控制端的逻辑表达式。
J2 = Q1Q0,K2 ＝ 1
J1 = K1 ＝ 1
J0 = Q2,K0 ＝ 1
例：
分析步骤：
40
2,再列写状态转换表，分析其状态转换过程：
1 0 0 0 0 1 1 1 1 1 0 0 1
2 0 0 1 0 1 1 1 1 1 0 1 0
3 0 1 0 0 1 1 1 1 1 0 1 1
4 0 1 1 1 1 1 1 1 1 1 0 0
5 1 0 0 0 1 1 1 0 1 0 0 0
CP Q2 Q1 Q0 J2 = K2 = J1 = K1 = J0 = K0 = Q2 Q1 Q0
Q1Q0 1 11
原状态 控 制 端 下状态,,,
1Q2
Q2
Q2 J2
K2 Q1
Q1 J1
K1 Q0
Q0 J0
K0 计数脉冲
CP
所分析的电路为 异步五进制加法计数器 。
41
另有三种状态 111,110,101不在计数循环内，
如果这些状态经若干个时钟脉冲能够进入计数循环，称为能够 自行启动 。
4,检验其能否自动启动？
CP Q2 Q1 Q0 J2 = K2 = J1 = K1 = J0 = K0 = Q2 Q1 Q0
Q1Q0 1 11
原状态 控 制 端 下状态,,,
1Q2
1 1 1 1 1 1 1 0 1 0 0 0
1 1 0 0 1 1 1 0 1 0 1 0
1 0 1 0 1 1 1 0 1 0 1 0
结论,经检验，可以自动启动。
3,还可以用波形图显示状态转换表 ( 略 )
42
0 0 0
1 0 0 0 1 1
0 0 1
0 1 0
1 01
1 1 0
1 1 1
5,画状态转换图。
Q2 Q1 Q0
43
用触发器构成的计数器电路的分析首先写出触发器的控制端的逻辑表达式再列写计数器的状态转换表获得计数器的模 (即进制数 )
最后需检验计数器的可靠性
44
§ 5.4 计数器的设计计数器的设计方法很多，大抵可分为两类：一是根据要求用触发器 ( Flop-Flip)构成，
再就是利用具有特定功能的中规模集成组件适当连接而成。
例 用四位二进制计数器构成十六位二进制计数器
OC
QA QB QC QD
CP
T P
Ⅰ Ⅱ Ⅲ Ⅳ
OC
QA QB QC QD
CP
T P OC
QA QB QC QD
CP
T P OC
QA QB QC QD
CP
T P1
Q1 Q2 Q3Q0 Q5 Q6 Q7Q4 Q9 Q10Q11Q8 Q13Q14Q15Q12
计数脉冲
45
利用集成功能组件设计计数电路一、中规模计数器组件介绍及其应用
1,二 - 五 - 十进制计数器 74LS90
74LS90 内部含有两个独立的 计数电路,一个是模 2 计数器 (CPA为其时钟,QA为其输出端 )，
另一个是模 5 计数器 (CPB为其时钟,QDQCQB
为其输出端 )。
外部时钟 CP是先送到 CPA还 是先送到 CPB，在
QDQCQBQA这四个输出端会形成不同的码制。
(1) 74LS90的结构和工作原理简介
46
QCQAJ
K
QBJ
K
J
K QD
QDJ
K
CPA CPB
R 0(1) R 0(2) R
9(2)R 9(1)
QA QB QC QD
74LS 90原理电路图
47
CPA
CPB R 0(1) R 0(2) R 9(2)R 9(1)
NC
NC VCC
QA QD QB QCGND
1 2 3 4 5 6 7
14 13 12 11 10 9 8
QA QD QB
QC
R 9(2)
R 9(1)R 0(2)R 0(1)
CPB
CPA 74LS90
74LS 90管脚分布图
48
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS90
R 0(1) R 0(2) R 9(1) R 9(2) QD QC QB QA
X X 1 1 1 0 0 1
1 1 0 X 0 0 0 0
1 1 X 0 0 0 0 0
0 X 0 X
0 X X 0
X 0 0 X
X 0 X 0
计数状态
74LS 90功能表归纳：
1,74LS 90在“计数状态”或“清零状态”时，均要求 R 9(1)和 R 9(2)中至少有一个必须为,0”。
2,只有在 R0(1)和 R0(2)同时为,1”时，它才进入
“清零状态”；否则 它必定处于“计数状态”。
49
情况一,计数时钟先进入 CPA时的计数编码。
CPA
CP
CPB
QB
QD
QC
QA
2 5
QD QC QB
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
QD QC QB CPB QA
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
0 0 0 0
结论,上述连接方式形成 8421 码 。
0 0
1 1
0 2
1 3
0 4
1 5
0 6
1 7
0 8
1 9
0 0
十进制数
50
情况 二,计数时钟先进入 CPB时的计数编码。
CPA
CP
QA
2
CPB
QB
QD
QC
5
QD QC QB
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
结论,上述连接方式形成
5421 码。
0 0 0 0
QA QD QC QB CPA
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
0 0 0 0
0
1
2
3
4
5
6
7
8
9
0 0 0
十进制数
51
例 1,构成 BCD码 六进制计数器。
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS90
方法：令 R0(1) = QB,
R0(2) = QC
CP
(2) 74LS90的应用
QD QC QB QA
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
0 1 0 1 5
0110? 0000
52
例 2,用两片 74LS 90构成 36 进制 8421码 计数器。
QD QC QB QA
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
0 1 0 1 5
0 1 1 0 6
0 1 1 1 7
1 0 0 0 8
1 0 0 1 9
0 0 0 0 0
十进制数 问题分析：
从右面的状态转换表 中可以看到：个位片的
QD可以给十位片提供计数脉冲信号。
1,如何解决片间 进位问题？
2,如何满足,36 进制,的要求？
当出现 (0011 0110— 36)
状态时，个位十位同时清零。
53
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS 90(十位 )
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS 90(个位 )
&
& CP
用两片 74LS 90构成 36 进制 8421码 计数器
54
例 3,用 74LS 90构成 5421
码的 六 进制计数器。
0 0 0 0 0
QA QD QC QB
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
1 0 0 0 5
1 0 0 1 6
1 0 1 0 7
1 0 1 1 8
1 1 0 0 9
0 0 0 0 0
十进制数至此结束在此状态下清零异步清零，此状态出现时间极短，不能计入计数循环。
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)R 0(2)R 0(1)
74LS90
CP计数脉冲
55
8421码制下,
在 QDQCQBQA ＝ 0110 时清零同为六进制计数器，两种码制不同接法的 比较,
5421码制下：
在 QAQDQCQB ＝ 1001 时清零
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)R 0(2)R 0(1)
74LS90
CP计数脉冲
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS90
CP 计数脉冲
56
2,四位二进制同步计数器 74LS163
前面所讲述的 74LS 90其清零方式通常称为,异步清零,，即只要 Q 0(1) = Q 0(2) = 1，
不管有无时钟信号，输出端立即为 0；而且它的计数方式是异步的，即 CP不是同时送到每个触发器。
下面将要讲述的 74LS163，不但 计数方式是同步的，而且它的清零方式 也是同步的：
即使控制端 CLR＝ 0，清零目的真正实现还需等待下一个时钟脉冲的上升沿到来以后才能够变为现实。这就是,同步清零,的含义。
57
16 15 14 13 12 11 10
1 2 3 4 5 6 7 8
9
QA
QD
QD
QCQBQA
QB QC
VCC
T
T
P
P
CP A
A B
B C
C D
D
CLR LOADENABLE
RC
串行进位输出允许允许
GND时钟清除输出数据输入置入
74LS163
74LS 163 管脚图
(1) 74LS163 的介绍
58
T
PRC A B C D
QBQCQDQA LO
AD
CLR
74LS163
74LS163功能表
1 1 1 1 计 数
0 1 1 1 X 保 持
1 0 1 1 X 保持 ( RC=0 )
X X 0 1 并 行 输 入
X X X 0 清 零
P T LOAD CLR CP 功 能
59
清除置入
A
B
C
D
时钟允许 P
允许 T
QA
QB
QC
QD
串行进位输出输出数据输入
60
例 1,用一片 74LS163
构成六进制计数器。
QD QC QB QA
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
六个稳态准备清零：
使 CLR＝ 0
T
PRC A B C D
QBQCQDQA LO
AD
CLR
74LS163
&
+5V
CP
(2) 74LS163 的应用
61
在 QDQCQBQA＝ 0110 时立即清零 。
比较 用 74LS 90与 用 74LS 163构成六进制计数器,
在 QDQCQBQA＝ 0101 时准备清零 。
T
PRC A B C D
QBQCQDQA LO
AD
CLR
74LS163
&
+5V
CP
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS90
CP 计数脉冲
62
例 2,用 74LS163构成二十四进制计数器。
(1),需要两片 74LS163；
(2),为了提高运算速度，使用同步计数方式。
T
PRC A B C D
QBQCQDQA LO
AD
CLR
74LS163
T
PRC A B C D
QBQCQDQA LO
AD
CLR
74LS163
+5V
+5V
,,,,
CPCLR
应该在 QDQCQBQA QDQCQBQA
＝ 0001 0111 时准备清零。
,,,,
QDQCQBQA QDQCQBQA,,,,CLR =
时序逻辑电路数字电子电路 基础
2
触发器的描述方法
特性表（状态转换表）、特性方程、状态转换图
)(0
1
约束条件?
SR
QRSQ nn
RS触发器的 特性方程
0 1
S=1,R=0
S=0,R=1
S=?,R=0S=0,R=?
RS触发器的 状态转换图
R － S 触发器状态转换表输入信号 现在状态 下一个状态
R
n
S
n
Q
n
Q
n + 1
0 0 0 0
1 1
0 0 1 0
1 0
0 1 0 1
1 1
0 1 1
1
不允许
3
§ 1 概 述组合逻辑电路,如译码器,全加器,数据选择器时序逻辑电路,（ 简称时序电路 ） 任意时刻的输出信号不仅取决于该时刻的输入信号,而且还取决于电路原来的状态,即与以前的输入信号有关,如触发器,寄存器,
计数器和移位寄存器等
4
时序电路结构图输入输出
q1
qk
z1
zr
z1
z2
zm
x1
x2
xn
内部输入内部输出组合逻辑电路触发器特点,包含组合逻辑电路和记忆（存储）电路；
在电路的结构上，具有反馈。
5
),,,(
),,,(
),,,(
2121
212122
212111
knmm
kn
kn
qqqxxxfy
qqqxxxfy
qqqxxxfy
输出方程
),,,(
),,,(
),,,(
2121
212122
212111
knrr
kn
kn
qqqxxxgz
qqqxxxgz
qqqxxxgz
驱动方程
6
),,,(
),,,(
),,,(
2121
1
21212
1
2
21211
1
1
n
k
nn
rk
n
k
n
k
nn
r
n
n
k
nn
r
n
qqqzzzhq
qqqzxzhq
qqqzzzhq
状态方程的方法又叫时序机时序电路逻辑功能变量）的逻辑函数描述和电路状态（状态器的次态，用输入信号表示每个触发的现态，
发器表示存储电路中每个触
＋＋＋ 11
2
1
1
21
,
,
n
k
nn
n
k
nn
qqq
qqq
7
根据记忆电路中存储单元状态变化的特点将时序电路分为：
同步时序电路,所有存储电路中存储单元状态的变化都是在同一时钟信号操作下同时发生的。
异步时序电路,存储单元状态的变化不是同时发生的。
可能有公共的时钟信号，也可能没有公共的时钟信号。
按照输出信号的不同,分为：
米利 （ Mealy） 型电路,某时刻的输出是该时刻的输入和电路状态的函数穆尔 （ Moore） 型电路,某时刻的输出仅是该时刻电路状态的函数,与该时刻的输入无关,如同步计数器 。
8
§ 2 时序逻辑电路的分析根据其逻辑图分析出该电路实现的功能分析步骤
1,从给定的逻辑图中写出每个触发器的驱动方程 （ 即写出存储电路中每个触发器输入信号的逻辑表达式 ） ；
2,将驱动方程代入触发器的特性方程,得出每个触发器的状态方程；
3,根据逻辑电路写出电路的输出方程 。
9
触发器的 驱动方程时序电路的 状态方程
JK触发器的状态方程时序电路的 输出方程整理得
x
1
J
1K
C1
Q1 1
1Q
1
J
1K
C1
Q2 2
2Q
&
&
11
J1
J2
K1
K2
时钟
z
21QxQz?
122
121
,
,
QxKxJ
xKxQJ
nnn QKQJQ 1
nnnnnn
nnnnnn
QQxQxQ
QxQQxQ
212
1
2
112
1
1
)
)(
12
1
2
12
1
1
nnnn
nnnn
QQxQ
QQxQ
（
例
10
两个触发器可以有四种状态 Q1Q2=00,01,10,11,将 n时刻的现在状态和 n时刻的现在输入代入 时序电路的状态方程和输出方程,可得到 n+1下一时刻的状态和 n时刻的输出,从而列出代码形式的状态表下一个状态
Q 1
n + 1
Q 2
n + 1
输出 z
n
现在状态
Q 1
n
Q 2
n
x= 0 x= 1 x= 0 x= 1
00 00 01 0 0
01 00 10 0 0
10 00 11 0 0
11 00 11 0 1
状态转换表
)
)(
12
1
2
12
1
1
nnnn
nnnn
QQxQ
QQxQ
（
21QxQz?
输出方程状态方程
11
S00 S01 S10 S111/0
输入 x/输出 z
1/0 1/0
0/00/0
1/1
0/0
0/0
状态图逻辑功能,1111序列检测器,每当检测到输入序列为连续 4
个和 4个以上的 1时,电路的输出 z为 1；否则,输出 z为 0
用 S00,S01,S10,S11分别表示四种状态 Q1Q2=00,01,10,11
下一个状态 S (t j + 1 ) 输出 z (t j ) 现在状态
S (t j ) x= 0 x= 1 x= 0 x= 1
S 00 S 00 S 01 0 0
S 01 S 00 S 10 0 0
S 10 S 00 S 11 0 0
S 11 S 00 S 11 0 1
12
§ 3 寄存器时 序逻辑电路寄存器和移位寄存器计数器顺序脉冲发生器分析设计
13
3.1 数码寄存器
Q3 Q2 Q1 Q0
& & & &
Q Q
D
Q Q
D
Q Q
D
Q Q
D
A0A1A2A3
CLR
取数脉冲接收脉冲
( CP )
寄存器是计算机的主要部件之一,它用来暂时存放数据或指令。采用任何一种类型的触发器均可构成寄存器。每个触发器存放一位二进制数或一个逻辑变量，由 n个触发器构成的寄存器可存放 n位二进制数或 n个逻辑变量的值。
四位数码寄存器
14
1 2 3 4 5 6 7 1098
14 13 12 11151617181920
1Q 1D 2D 2Q 3Q 3D 4D 4Q GND输出控制时钟VCC 5D6D7D8D 5Q6Q7Q8Q
7 4 L S 3 7 4
低电平有效正边沿触发八 D寄存器,三态输出共输出控制共时钟
15
3.2 移位寄存器所谓,移位,，就是将寄存器所存各位数据，
在每个移位脉冲的作用下，向左或向右移动一位。
根据移位方向,常把它分成三种：
寄存器左移
(a)
寄存器右移
(b)
寄存器双向移位
(c)
16
根据移位数据的输入－输出方式,又可将它分为四种：
FF FF FF FF
FF FF FF FF
FF FF FF FF
FF FF FF FF
串入－串出串入－并出并入－串出并入－并出
串 行输 入 － 串 行输 出
串 行输 入 － 并 行输 出
并 行输 入 － 串 行输 出
并 行输 入 － 并 行输 出,
17
SD
Q
Q D
Q
Q D
Q
Q D
Q
Q D
& & & &
A0A1A2A3
RD
CLR
LOAD
移位脉冲
CP
0串行输出数 据 预 置
3 2 1 0
存数脉冲清零脉冲四位并入 - 串出的左移寄存器初始状态,设 A3A2A1A0 ＝ 1011
在存数脉冲作用下,Q3Q2Q1Q0 ＝ 1011 。
D0 ＝ 0
D1 ＝ Q0
D2 ＝ Q1
D3 ＝ Q2
移位脉冲串行输出
18
D0 ＝ 0
D1 ＝ Q0
D2 ＝ Q1
D3 ＝ Q2
Q
Q D
Q
Q D
Q
Q D
Q
Q D
移位脉冲
CP
0串行输出 3 2 1 0
1 0 1 1 0 1 1 0
0 1 1 0 1 1 0 0
1 1 0 0 1 0 0 0
1 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0
Q3Q2Q1Q0 D3D2D1D0
设初态 Q3Q2Q1Q0 ＝ 1011
用波形图表示如下：
Q3
Q2
Q1
Q0
CP
1
1
0
1
0
0
1
1
0
0
1
1
0
0
0
0
0
0
0
0
0
0
0
1
19
四位串入 - 串出的左移寄存器：
D0 ＝ L
D1 ＝ Q0
D2 ＝ Q1
D3 ＝ Q2
四位串入 - 串出的右移寄存器：
D1 ＝ Q2
D2 ＝ Q3
D3 ＝ R
D0 ＝ Q1
Q
Q D
Q
Q D
Q
Q D
Q
Q D
CP
串行输出 3 2 1 0
串行输入
Q
D
Q
Q3 D
Q
D
Q
D
CP
串行输出Q1Q2 Q0
串行输入双向移位寄存器的构成,只要设置一个控制端 S，
当 S＝ 0 时左移；而当 S＝ 1时右移即可。集成组件电路 74LS194就是这样的多功能移位寄存器。
20
R— 右移串行输入
L— 左移串行输入
A,B,C,D—
并行输入
VCC QA QB QC QD S1 S0CP
QA QB QC QD CP S1
S0CLR
LDCBAR
A B C DR LCLR GND
74LS194
1516 14 13 12 11 10 9
1 2 3 4 5 6 7 8
0
1
1
1
1
0 0
0 1
1 0
1 1
直接清零保 持右移 (从 QA向 QD移动 )
左移 (从 QD向 QA移动 )
并行输入
CLR CP S1 S0 功 能
21
3.3 寄存器应用举例例,数据传送方式变换电路
D6
D5
D4
D3
D2
D1
D0
并行输入串行输出数据传送方式变换电路
1,实现方法
(1),因为有 7位并行输入，故需使用两片 74LS194；
(2),用最高位 QD2作为它的串行输出端。
22
2,具体电路
&
G1
S0
S1
CP1
QA1QB1QC1QD1 S0
S1
CP2
QA2QB2QC2QD2
R1 R2A1 B1 C1 D1 A2 B2 C2 D2
D0 D1 D2 D3 D4 D5 D6
+5V
+5V
CP
启动脉冲移位脉冲
&
G2
串行输出并行输入
74LS194 (1) 74LS194 (2)
23
寄存器各输出端状态
QA1QB1QC1QD1QA2QB2QC2 QD2 寄存器工作方式
0 D0 D1 D2 D3 D4 D5 D6
1 0 D0 D1 D2 D3 D4 D5
1 1 0 D0 D1 D2 D3 D4
1 1 1 0 D0 D1 D2 D3
1 1 1 1 0 D0 D1 D2
1 1 1 1 1 0 D0 D1
1 1 1 1 1 1 0 D0
CP
并行输入 ( S1S0=11)
并行输入 ( S1S0=11)
右移 ( S1S0=01)
右移 ( S1S0=01)
右移 ( S1S0=01)
右移 ( S1S0=01)
右移 ( S1S0=01)
3.工作效果在电路中，“右移输入”端接 ＋ 5V。
24
集成移位寄存器简介并行输入－并行输出 ( 双向 )
74LS194,74LS198,74LS299，等。
并行输入－串行输出
74LS165,74LS166，等。
串行输入－并行输出
74LS164，等。
串行输入－串行输出
74LS91，等。
25
§ 4 计数器的分析
4.1 计数器的功能和分类
1,计数器的作用记忆输入脉冲的个数；用于定时、分频、产生节拍脉冲及进行数字运算等等。
2,计数器的分类按工作方式分,同步计数器和异步计数器。
按功能分,加法计数器、减法计数器和可逆计数器。
按计数器的计数容量 (或称模数 )来分,各种不同的计数器，如二进制计数器、十进制计数器、二－十进制计数器等等。
26
4.2 异步计数器异步计数器的特点,在异步计数器内部，有的触发器直接受输入计数脉冲控制，有的触发器则是把其它触发器的输出信号作为自己的时钟脉冲,因此各个触发器状态变换的时间先后不一，故被称为,异步计数器,。
有异步二进制计数器和异步十进制计数器，常用的异步二进制计数器有 4位,7位,12和 14位。
27
QA
1
J
1K
C1
A QB
1
J
1K
C1
B QC1
J
1K
C1
C Q
D1J
1K
C1
D
计数脉冲一,四位二进制加法计数器
nnnn QQKQJQ 1
二进制加法规则,每一位如果是 1，则再加 1 时应变为 0，同时向高位发出进位信号，使高位翻转。由 1变为 0，对应为下降沿，而触发器为下降沿触发，因此只要将低位触发器的 Q端接到高位触发器的时钟输入端。每一级输出状态的改变发生在上一级的下降沿（如果为上升沿触发，则每一级触发器的进位脉冲应由 端输出）。Q
28
二进制加法计数二进制输出 计数脉冲数目 Q D Q C Q B Q A
十进制数
0 0 0 0 0 0
1 0 0 0 1 1
2 0 0 1 0 2
3 0 0 1 1 3
4 0 1 0 0 4
5 0 1 0 1 5
6 0 1 1 0 6
7 0 1 1 1 7
8 1 0 0 0 8
9 1 0 0 1 9
10 1 0 1 0 10
11 1 0 1 1 11
12 1 1 0 0 12
13 1 1 0 1 13
14 1 1 1 0 14
15 1 1 1 1 15
29
QA
QB
QC
QD
计数脉冲二进制加法计数器波形图（时序图）
1 2 3 4 5 6 11 12 13 14 15 167 8 9 10
30
0 0 0 0
0 0 0 1
0 0 1 0 0 0 1 1
1 1 1 0
1 0 0 0
1 1 1 1
1 1 0 1
0 1 0 1
0 1 1 1
0 1 1 0
1 0 0 11 0 1 0
0 1 0 0
1 0 1 11 1 0 0
二进制加法计数器状态转换图
31
四位二进制加法计数器（用 D触发器构成 ）
nnn QDQ 1
1
D
C1
A
1D
C1
B
1D
C1
C
1D
C1
D
计数脉冲
AQ BQ CQ
DQ
上升沿触发
32
二,四位二进制减法计数器
nnnn QQKQJQ 1
AQ BQ CQ DQ1
J
1K
C
1
A
1
J
1K
C
1
B
1
J
1K
C
1
C
1
J
1K
C
1
D
计数脉冲二进制减法规则,若低位触发器为 0，则再输入一个减法计数脉冲后应变为 1，同时向高位发出借位信号，使高位翻转。
由 0变为 1，对应为上升沿，而触发器为下降沿触发，因此只要将低位触发器的 端接到高位触发器的时钟输入端。
每一级输出状态的改变发生在上一级的上升沿（如果为上升沿触发，则每一级触发器的进位脉冲应由 Q端输出）。
Q
33
二进制减法计数二进制输出 计数脉冲数目 Q D Q C Q B Q A
十进制数字
0 1 1 1 1 15
1 1 1 1 0 14
2 1 1 0 1 13
3 1 1 0 0 12
4 1 0 1 1 11
5 1 0 1 0 10
6 1 0 0 1 9
7 1 0 0 0 8
8 0 1 1 1 7
9 0 1 1 0 6
10 0 1 0 1 5
11 0 1 0 0 4
12 0 0 1 1 3
13 0 0 1 0 2
14 0 0 0 1 1
15 0 0 0 0 0
34
4.3 同步计数器同步计数器的特点,在同步计数器内部，各个触发器都受同一时钟脉冲 —— 输入计数脉冲的控制，因此，它们状态的更新几乎是同时的，故被称为,同步计数器,。
一、三位二进制同步加法计数器
Q2
Q2 J2
K2 Q1
Q1 J1
K1 Q0
Q0 J0
K0
&
计数脉冲
CP
二进制加法运算规则,对一个多位二进制而言，
最低位每次加 1都改变状态，而第 i位（除最低位外）仅有当以下各位皆为 1时才改变状态
35
分析步骤,
1,先列写控制端的逻辑表达式：
J2 = K2 = Q1Q0
J1 = K1 = Q0
J0 = K0 = 1
Q0,来一个 CP，它就翻转一次；
Q1：当 Q0＝ 1时，它可翻转一次；
Q2：只有当 Q1Q0＝ 11时，它才能翻转一次。
三位二进制同步加法计数器
Q2
Q2 J2
K2 Q1
Q1 J1
K1 Q0
Q0 J0
K0
&
计数脉冲
CP
36
2,再列写状态转换表，分析其状态转换过程。
2 0 0 1 0 0 1 1 1 1 0 1 0
1 0 0 0 0 0 0 0 1 1 0 0 1
3 0 1 0 0 0 0 0 1 1 0 1 1
4 0 1 1 1 1 1 1 1 1 1 0 0
5 1 0 0 0 0 0 0 1 1 1 0 1
6 1 0 1 0 0 1 1 1 1 1 1 0
7 1 1 0 0 0 0 0 1 1 1 1 1
8 1 1 1 1 1 1 1 1 1 0 0 0
CP Q2 Q1 Q0 J2＝ K2＝ J1＝ K1＝ J0＝ 1 K0＝ 1 Q2 Q1 Q0
Q1Q0 Q1Q0 Q0Q0
原状态 控 制 端 下状态,,,
37
CP
Q0
Q1
Q2
3,波形图
Q0的输出的波形的频率是 CP的 1/2。
Q1的输出的波形的频率是 CP的 1/4。
Q2的输出的波形的频率是 CP的 1/8。
二分频四分频八分频
38
四位二进制同步加法计数器计数脉冲
CBADD
BACC
QQQKJ
QQKJ
ABB
AA
QKJ
KJ
1
触发器的激励函数
1
J
1K
C
1
QA
A
1
J
1K
C
1
QB
B
1
J
1K
C
1
QC
C
1
J
1K
C
1
QD
D
& &
39
4.4 任意进制计数器的分析
Q2
Q2 J2
K2 Q1
Q1 J1
K1 Q0
Q0 J0
K0 计数脉冲
CP
1,写出控制端的逻辑表达式。
J2 = Q1Q0,K2 ＝ 1
J1 = K1 ＝ 1
J0 = Q2,K0 ＝ 1
例：
分析步骤：
40
2,再列写状态转换表，分析其状态转换过程：
1 0 0 0 0 1 1 1 1 1 0 0 1
2 0 0 1 0 1 1 1 1 1 0 1 0
3 0 1 0 0 1 1 1 1 1 0 1 1
4 0 1 1 1 1 1 1 1 1 1 0 0
5 1 0 0 0 1 1 1 0 1 0 0 0
CP Q2 Q1 Q0 J2 = K2 = J1 = K1 = J0 = K0 = Q2 Q1 Q0
Q1Q0 1 11
原状态 控 制 端 下状态,,,
1Q2
Q2
Q2 J2
K2 Q1
Q1 J1
K1 Q0
Q0 J0
K0 计数脉冲
CP
所分析的电路为 异步五进制加法计数器 。
41
另有三种状态 111,110,101不在计数循环内，
如果这些状态经若干个时钟脉冲能够进入计数循环，称为能够 自行启动 。
4,检验其能否自动启动？
CP Q2 Q1 Q0 J2 = K2 = J1 = K1 = J0 = K0 = Q2 Q1 Q0
Q1Q0 1 11
原状态 控 制 端 下状态,,,
1Q2
1 1 1 1 1 1 1 0 1 0 0 0
1 1 0 0 1 1 1 0 1 0 1 0
1 0 1 0 1 1 1 0 1 0 1 0
结论,经检验，可以自动启动。
3,还可以用波形图显示状态转换表 ( 略 )
42
0 0 0
1 0 0 0 1 1
0 0 1
0 1 0
1 01
1 1 0
1 1 1
5,画状态转换图。
Q2 Q1 Q0
43
用触发器构成的计数器电路的分析首先写出触发器的控制端的逻辑表达式再列写计数器的状态转换表获得计数器的模 (即进制数 )
最后需检验计数器的可靠性
44
§ 5.4 计数器的设计计数器的设计方法很多，大抵可分为两类：一是根据要求用触发器 ( Flop-Flip)构成，
再就是利用具有特定功能的中规模集成组件适当连接而成。
例 用四位二进制计数器构成十六位二进制计数器
OC
QA QB QC QD
CP
T P
Ⅰ Ⅱ Ⅲ Ⅳ
OC
QA QB QC QD
CP
T P OC
QA QB QC QD
CP
T P OC
QA QB QC QD
CP
T P1
Q1 Q2 Q3Q0 Q5 Q6 Q7Q4 Q9 Q10Q11Q8 Q13Q14Q15Q12
计数脉冲
45
利用集成功能组件设计计数电路一、中规模计数器组件介绍及其应用
1,二 - 五 - 十进制计数器 74LS90
74LS90 内部含有两个独立的 计数电路,一个是模 2 计数器 (CPA为其时钟,QA为其输出端 )，
另一个是模 5 计数器 (CPB为其时钟,QDQCQB
为其输出端 )。
外部时钟 CP是先送到 CPA还 是先送到 CPB，在
QDQCQBQA这四个输出端会形成不同的码制。
(1) 74LS90的结构和工作原理简介
46
QCQAJ
K
QBJ
K
J
K QD
QDJ
K
CPA CPB
R 0(1) R 0(2) R
9(2)R 9(1)
QA QB QC QD
74LS 90原理电路图
47
CPA
CPB R 0(1) R 0(2) R 9(2)R 9(1)
NC
NC VCC
QA QD QB QCGND
1 2 3 4 5 6 7
14 13 12 11 10 9 8
QA QD QB
QC
R 9(2)
R 9(1)R 0(2)R 0(1)
CPB
CPA 74LS90
74LS 90管脚分布图
48
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS90
R 0(1) R 0(2) R 9(1) R 9(2) QD QC QB QA
X X 1 1 1 0 0 1
1 1 0 X 0 0 0 0
1 1 X 0 0 0 0 0
0 X 0 X
0 X X 0
X 0 0 X
X 0 X 0
计数状态
74LS 90功能表归纳：
1,74LS 90在“计数状态”或“清零状态”时，均要求 R 9(1)和 R 9(2)中至少有一个必须为,0”。
2,只有在 R0(1)和 R0(2)同时为,1”时，它才进入
“清零状态”；否则 它必定处于“计数状态”。
49
情况一,计数时钟先进入 CPA时的计数编码。
CPA
CP
CPB
QB
QD
QC
QA
2 5
QD QC QB
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
QD QC QB CPB QA
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
0 0 0 0
结论,上述连接方式形成 8421 码 。
0 0
1 1
0 2
1 3
0 4
1 5
0 6
1 7
0 8
1 9
0 0
十进制数
50
情况 二,计数时钟先进入 CPB时的计数编码。
CPA
CP
QA
2
CPB
QB
QD
QC
5
QD QC QB
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
结论,上述连接方式形成
5421 码。
0 0 0 0
QA QD QC QB CPA
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
0 0 0 0
0
1
2
3
4
5
6
7
8
9
0 0 0
十进制数
51
例 1,构成 BCD码 六进制计数器。
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS90
方法：令 R0(1) = QB,
R0(2) = QC
CP
(2) 74LS90的应用
QD QC QB QA
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
0 1 0 1 5
0110? 0000
52
例 2,用两片 74LS 90构成 36 进制 8421码 计数器。
QD QC QB QA
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
0 1 0 1 5
0 1 1 0 6
0 1 1 1 7
1 0 0 0 8
1 0 0 1 9
0 0 0 0 0
十进制数 问题分析：
从右面的状态转换表 中可以看到：个位片的
QD可以给十位片提供计数脉冲信号。
1,如何解决片间 进位问题？
2,如何满足,36 进制,的要求？
当出现 (0011 0110— 36)
状态时，个位十位同时清零。
53
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS 90(十位 )
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS 90(个位 )
&
& CP
用两片 74LS 90构成 36 进制 8421码 计数器
54
例 3,用 74LS 90构成 5421
码的 六 进制计数器。
0 0 0 0 0
QA QD QC QB
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
1 0 0 0 5
1 0 0 1 6
1 0 1 0 7
1 0 1 1 8
1 1 0 0 9
0 0 0 0 0
十进制数至此结束在此状态下清零异步清零，此状态出现时间极短，不能计入计数循环。
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)R 0(2)R 0(1)
74LS90
CP计数脉冲
55
8421码制下,
在 QDQCQBQA ＝ 0110 时清零同为六进制计数器，两种码制不同接法的 比较,
5421码制下：
在 QAQDQCQB ＝ 1001 时清零
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)R 0(2)R 0(1)
74LS90
CP计数脉冲
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS90
CP 计数脉冲
56
2,四位二进制同步计数器 74LS163
前面所讲述的 74LS 90其清零方式通常称为,异步清零,，即只要 Q 0(1) = Q 0(2) = 1，
不管有无时钟信号，输出端立即为 0；而且它的计数方式是异步的，即 CP不是同时送到每个触发器。
下面将要讲述的 74LS163，不但 计数方式是同步的，而且它的清零方式 也是同步的：
即使控制端 CLR＝ 0，清零目的真正实现还需等待下一个时钟脉冲的上升沿到来以后才能够变为现实。这就是,同步清零,的含义。
57
16 15 14 13 12 11 10
1 2 3 4 5 6 7 8
9
QA
QD
QD
QCQBQA
QB QC
VCC
T
T
P
P
CP A
A B
B C
C D
D
CLR LOADENABLE
RC
串行进位输出允许允许
GND时钟清除输出数据输入置入
74LS163
74LS 163 管脚图
(1) 74LS163 的介绍
58
T
PRC A B C D
QBQCQDQA LO
AD
CLR
74LS163
74LS163功能表
1 1 1 1 计 数
0 1 1 1 X 保 持
1 0 1 1 X 保持 ( RC=0 )
X X 0 1 并 行 输 入
X X X 0 清 零
P T LOAD CLR CP 功 能
59
清除置入
A
B
C
D
时钟允许 P
允许 T
QA
QB
QC
QD
串行进位输出输出数据输入
60
例 1,用一片 74LS163
构成六进制计数器。
QD QC QB QA
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
六个稳态准备清零：
使 CLR＝ 0
T
PRC A B C D
QBQCQDQA LO
AD
CLR
74LS163
&
+5V
CP
(2) 74LS163 的应用
61
在 QDQCQBQA＝ 0110 时立即清零 。
比较 用 74LS 90与 用 74LS 163构成六进制计数器,
在 QDQCQBQA＝ 0101 时准备清零 。
T
PRC A B C D
QBQCQDQA LO
AD
CLR
74LS163
&
+5V
CP
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS90
CP 计数脉冲
62
例 2,用 74LS163构成二十四进制计数器。
(1),需要两片 74LS163；
(2),为了提高运算速度，使用同步计数方式。
T
PRC A B C D
QBQCQDQA LO
AD
CLR
74LS163
T
PRC A B C D
QBQCQDQA LO
AD
CLR
74LS163
+5V
+5V
,,,,
CPCLR
应该在 QDQCQBQA QDQCQBQA
＝ 0001 0111 时准备清零。
,,,,
QDQCQBQA QDQCQBQA,,,,CLR =
