3．多路选择器（Multiplexers）
（参考书页P72－77）
可用于构成总线和交换机等。
多输入，单输出（多路开关）。从一组数据源选择一个送到输出。
74153框图
利用与门作门控。
利用传输门4－1多路选择器
使能端用于扩展。
可利用使能并行控制多个多路选择器构成多位的多路选择器。
用多路选择器实现组合逻辑。
多路选择器的结构是与或逻辑，由地址选择数据。如把地址的所有组合作为最小项看，则也可认为数据选择最小项求和。因任何逻辑函数均表示为最小项之和的形式，所以，逻辑结构为选择求积和的多路选择器可被用实现组合逻辑电路。与译码器实现组合逻辑原理相同，但不用附加或门。
方法1：对于n个选择输入端情况，将n个变量接选择端，对应最小项真值表为1的数据输入端接1，其它接0。可实现n变量逻辑函数。
例：用8－1多路选择器实现逻辑函数：
AB
C
00
01
11
10
0
0
1
1
1
1
1
1
0
1
方法2：可用有n个选择输入端的多路选择器实现n＋1变量的逻辑函数。
原理：函数输出总能表示为0，1，和第n＋1输入变量的原与补四种形式之一对n个输入变量最小项求积和的形式。
例：用4－1多路选择器实现三变量函数。
输入
X Y Z
输出
F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
1 F＝Z
1
0 F＝Z
0
0 F＝0
1
1 F＝1
例：用8－1多路选择器实现四变量函数。
A B C D
F
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
0
F＝D
0
1 F＝D
1
0 F＝D
0
0 F＝0
0
0 F＝0
0
1 F＝D
1
1 F＝1
1
1 F＝1
多路选择器的扩展。（自学）
数据分路器。（Demultiplexer）
多路选择器的逆操作。从单数据源接受信息，传送到2n个可能的输出。特定输出的选择有n条输入选择线控制。
例：1－4分路器。
仔细审察发现，1－4分路器与带使能端的2－4译码器等同。对于译码器，输入为S1、S2，E为使能。对于分路器，E为数据源，S1、S2为选择变量。两种电路完全相同，应用不同。因此称为译码/分路器。
二进加法器（Binary Adder）
（ 参考书页p138－140）（p47－48）
层次化设计。
半加器：完成二个位的加法。（不包括进位）。
全加器：完成三个位的加法（包括进位）。
两个半加器完成一个全加。
半加器输入
X Y
输出
C S
0 0
0 1
1 0
1 1
0 0
0 1
0 1
1 0
全加器输入
X Y Z
输出
C S
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0
0 1
0 1
1 0
0 1
1 0
1 0
1 1
经卡诺图化简得：
脉动（串行）进位多位加法器
（Binary Ripple Carry Adder）
电路特点：简单。层次化设计的优点。用标准方法需九位输入的真值表。
电路缺点：延时大（2n＋2（加延时））。
超前进位（并行）加法器
（Carry Lookahead Adder）
提高速度思路：延时主要由进位产生，当输入和进位已确定，则各级进位已由组合逻辑确定，找出产生进位的最小延时逻辑。
把全加器分为二部分：FPA（Partial full adder）和进位线。
FPA中只根据AB便可产生本级的P与G，P决定前级给本级的进位是否下传，G决定本级进位是否产生。
第I＋1级进位逻辑方程可表示为：
四位加法器各级进位逻辑可逐步叠代得：
可以发现，各级进位均可用首级进位与前级P、G的积或运算表示，因此可用二级与或逻辑代替实现，替代逻辑的延时是固定的，即二级门延时。原逻辑进位延时为2n。
依此方法，可逐级产生进位输出，但在高位会产生扇入问题，因此选四位组，并产生组片PG信号，以便扩展用。
自学书页P139－140，加法器扩展。
二进减法器（略）
二进加减器（略）
二进乘法器（略）
二进除法器（略）
算术逻辑单元（自学P145）
累加器（自学P149）
BCD加法器（略）
数值比较器（P134－137）
层次化结构。
分析逻辑图，由四个一位比较器构成。
分析（A＝B）o：由功能表得知：（A＝B）o对应Ai＝Bi。
图中P0P1P2P3分别对应为Ai＝Bi情况。
（A＝B）o＝P0P1P2P3。
分析（A>B）o：由功能表得知：（A>B）o对应六种情况。最后输出是或非，要找出所有不是A>B的情况求和。图中由上向下与门输出为：
1． A3<B3
2． A3=B3，A2<B2。
3． A3=B3，A2＝B2，A1<B1。
4． A3=B3，A2＝B2，A1＝B1，A0<B0。
5．
A3=B3，A2＝B2，A1＝B1，A0＝B0，（A<B）I。
6．
A3=B3，A2＝B2，A1＝B1，A0＝B0，（A＝B）I。
分析（A<B）o：（略）
比较扩展（串行、并行）（自学）。
奇偶校验器（Parity Check）
（书页77－80）
检验传输错误。奇校验使接受端无错传输时，传输码连同校验位1的个数总为奇。
传输前 （总数为奇） 传输后（无错）
信息码 偶 奇 偶 奇
P9 1 1 1 0
奇监督位 1 0 门控 1 1
无错传输输出接受门控总为1，反之为0。
检验电路。（不进位加）
异或检奇。奇入出为1。偶入出为0。
校验扩展
3．5组合逻辑电路实现方法与手段小规模门电路实现。
中规模器件实现。
译码器，多路选择器，运算器等
迭代递推层次化设计。
（自学P52－54）
例：加法器，校验器等。
3．6组合逻辑中的竞争冒险
（Race Hazard）
险象的产生门延时,
2,门的二个或二个以上输入信号同时发生变化。
临界竞争（产生错误有害）
非临界竞争（无害）。
过渡险象（临时错误）
本质险象（永久错误）
险象类型静态险象（返回原态）：
动态险象（不返回原态）：
静态险象引起动态险象
函数险象：函数本身固有。只允许一信号变化可避免。
逻辑险象：不合适逻辑设计导致。
险象的消除
1．代数法消除
当B＝C＝1时,
填加BC项，得：
当B＝C＝1时,
2．卡诺图法搭接
两方格群有一小边相接，则有险象。
添搭接块消除。
3．取样脉冲法
（参考书页P72－77）
可用于构成总线和交换机等。
多输入，单输出（多路开关）。从一组数据源选择一个送到输出。
74153框图
利用与门作门控。
利用传输门4－1多路选择器
使能端用于扩展。
可利用使能并行控制多个多路选择器构成多位的多路选择器。
用多路选择器实现组合逻辑。
多路选择器的结构是与或逻辑，由地址选择数据。如把地址的所有组合作为最小项看，则也可认为数据选择最小项求和。因任何逻辑函数均表示为最小项之和的形式，所以，逻辑结构为选择求积和的多路选择器可被用实现组合逻辑电路。与译码器实现组合逻辑原理相同，但不用附加或门。
方法1：对于n个选择输入端情况，将n个变量接选择端，对应最小项真值表为1的数据输入端接1，其它接0。可实现n变量逻辑函数。
例：用8－1多路选择器实现逻辑函数：
AB
C
00
01
11
10
0
0
1
1
1
1
1
1
0
1
方法2：可用有n个选择输入端的多路选择器实现n＋1变量的逻辑函数。
原理：函数输出总能表示为0，1，和第n＋1输入变量的原与补四种形式之一对n个输入变量最小项求积和的形式。
例：用4－1多路选择器实现三变量函数。
输入
X Y Z
输出
F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
1 F＝Z
1
0 F＝Z
0
0 F＝0
1
1 F＝1
例：用8－1多路选择器实现四变量函数。
A B C D
F
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
0
F＝D
0
1 F＝D
1
0 F＝D
0
0 F＝0
0
0 F＝0
0
1 F＝D
1
1 F＝1
1
1 F＝1
多路选择器的扩展。（自学）
数据分路器。（Demultiplexer）
多路选择器的逆操作。从单数据源接受信息，传送到2n个可能的输出。特定输出的选择有n条输入选择线控制。
例：1－4分路器。
仔细审察发现，1－4分路器与带使能端的2－4译码器等同。对于译码器，输入为S1、S2，E为使能。对于分路器，E为数据源，S1、S2为选择变量。两种电路完全相同，应用不同。因此称为译码/分路器。
二进加法器（Binary Adder）
（ 参考书页p138－140）（p47－48）
层次化设计。
半加器：完成二个位的加法。（不包括进位）。
全加器：完成三个位的加法（包括进位）。
两个半加器完成一个全加。
半加器输入
X Y
输出
C S
0 0
0 1
1 0
1 1
0 0
0 1
0 1
1 0
全加器输入
X Y Z
输出
C S
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0
0 1
0 1
1 0
0 1
1 0
1 0
1 1
经卡诺图化简得：
脉动（串行）进位多位加法器
（Binary Ripple Carry Adder）
电路特点：简单。层次化设计的优点。用标准方法需九位输入的真值表。
电路缺点：延时大（2n＋2（加延时））。
超前进位（并行）加法器
（Carry Lookahead Adder）
提高速度思路：延时主要由进位产生，当输入和进位已确定，则各级进位已由组合逻辑确定，找出产生进位的最小延时逻辑。
把全加器分为二部分：FPA（Partial full adder）和进位线。
FPA中只根据AB便可产生本级的P与G，P决定前级给本级的进位是否下传，G决定本级进位是否产生。
第I＋1级进位逻辑方程可表示为：
四位加法器各级进位逻辑可逐步叠代得：
可以发现，各级进位均可用首级进位与前级P、G的积或运算表示，因此可用二级与或逻辑代替实现，替代逻辑的延时是固定的，即二级门延时。原逻辑进位延时为2n。
依此方法，可逐级产生进位输出，但在高位会产生扇入问题，因此选四位组，并产生组片PG信号，以便扩展用。
自学书页P139－140，加法器扩展。
二进减法器（略）
二进加减器（略）
二进乘法器（略）
二进除法器（略）
算术逻辑单元（自学P145）
累加器（自学P149）
BCD加法器（略）
数值比较器（P134－137）
层次化结构。
分析逻辑图，由四个一位比较器构成。
分析（A＝B）o：由功能表得知：（A＝B）o对应Ai＝Bi。
图中P0P1P2P3分别对应为Ai＝Bi情况。
（A＝B）o＝P0P1P2P3。
分析（A>B）o：由功能表得知：（A>B）o对应六种情况。最后输出是或非，要找出所有不是A>B的情况求和。图中由上向下与门输出为：
1． A3<B3
2． A3=B3，A2<B2。
3． A3=B3，A2＝B2，A1<B1。
4． A3=B3，A2＝B2，A1＝B1，A0<B0。
5．
A3=B3，A2＝B2，A1＝B1，A0＝B0，（A<B）I。
6．
A3=B3，A2＝B2，A1＝B1，A0＝B0，（A＝B）I。
分析（A<B）o：（略）
比较扩展（串行、并行）（自学）。
奇偶校验器（Parity Check）
（书页77－80）
检验传输错误。奇校验使接受端无错传输时，传输码连同校验位1的个数总为奇。
传输前 （总数为奇） 传输后（无错）
信息码 偶 奇 偶 奇
P9 1 1 1 0
奇监督位 1 0 门控 1 1
无错传输输出接受门控总为1，反之为0。
检验电路。（不进位加）
异或检奇。奇入出为1。偶入出为0。
校验扩展
3．5组合逻辑电路实现方法与手段小规模门电路实现。
中规模器件实现。
译码器，多路选择器，运算器等
迭代递推层次化设计。
（自学P52－54）
例：加法器，校验器等。
3．6组合逻辑中的竞争冒险
（Race Hazard）
险象的产生门延时,
2,门的二个或二个以上输入信号同时发生变化。
临界竞争（产生错误有害）
非临界竞争（无害）。
过渡险象（临时错误）
本质险象（永久错误）
险象类型静态险象（返回原态）：
动态险象（不返回原态）：
静态险象引起动态险象
函数险象：函数本身固有。只允许一信号变化可避免。
逻辑险象：不合适逻辑设计导致。
险象的消除
1．代数法消除
当B＝C＝1时,
填加BC项，得：
当B＝C＝1时,
2．卡诺图法搭接
两方格群有一小边相接，则有险象。
添搭接块消除。
3．取样脉冲法
