第5章 通用时序电路模块及应用
5.5 移存型计数器计数器的一个很重要的应用是产生定时控制信号。比如，在产品加工流水生产线上，为完成产品的加工，就需要在产品加工周期中在特定的时间向特定的加工设备发出控制信号。在较复杂的数字系统中，控制单元也需要按规定的时序和间隔对各逻辑模块发出系列定时控制信号以使系统调同工作。
可利用环形计数器产生定时信号。
环形计数器（Ring Counter）。
环形计数器产生周期为n的相互循环延时一个时钟周期的一组n个单个脉冲信号。
例：n＝16环形计数器波形图。（正沿同步）
利用环形计数器输出信号这一特性，通过对环形计数器输出的选择和加工，可以在一个信号循环周期中得到所需的定时信号。周期的长短可通过n的大小控制。
用二进计数器和译码器构成环形计数器例：译码器输出端0－10按序输出周期为11的单脉冲波形。
此法构成环形计数器存在缺陷：
其输出信号含有毛刺，不适于用于控制信号。产生原因是由于计数器输出（即译码器译码输入）信号存在二个或二个以上信号同时发生变化从而导致竞争冒险出现所致。
采用移位寄存器构成环形计数器可以克服这一缺陷。
用移位寄存器构成环形计数器构成：将n位移位寄存器的最后一级输出接回第一级的输入。起始单个触发器置1。
这种形式的环形计数器必须设置启动信号或附加启动电路。
不需译码电路，输出没有毛刺，但其所用触发器较多。
另有一种寄存器构成的计数器，称为扭环计数器（Twisted－ring counter），也称约翰逊计数器（Johnson counter）。扭环计数器与环形计数器相比，其产生相同数量的定时控制信号电路所用触发器较少，且输出译码简单，输出信号也没有毛刺。
用移位寄存器构成扭环计数器构成：与环形计数器结构基本相同，区别是接回第一级的输入是最后一级输出的反变量。
另外，工作启动时是将所有的触发器置0。
例：6D触发器构成扭环计数器
扭环计数器波形。
周期是2n。经过n个时钟由左至右从全0态逐渐变为全1态，再经过n个时钟从全1态逐渐变为全0态。
输出波形为周期为n的对称方波，这个特点可使其用于需方波输出的分频电路。
12状态扭环计数器状态转换表和状态译码。
序号
X6 X5 X4X3 X2 X1
状态译码
0
1
2
3
4
5
6
7
8
9
10
11
0 0 0 0 0 0
0 0 0 0 0 1
0 0 0 0 1 1
0 0 0 1 1 1
0 0 1 1 1 1
0 1 1 1 1 1
1 1 1 1 1 1
1 1 1 1 1 0
1 1 1 1 0 0
1 1 1 0 0 0
1 1 0 0 0 0
1 0 0 0 0 0
/X6·/X1
/X2·X1
/X3·X2
/X4·X3
/X5·X4
/X6·X5
X6·X1
X2·/X1
X3·/X2
X4·/X3
X5·/X4
X6·/X5
2n个独立状态，按序状态译码可得到周期为2n的相互循环延时一个时钟周期的系列定时脉冲信号。
与环形计数器相比，相同周期所用触发器数量少了一倍。
所有状态译码函数均只需二个相邻触发器的输出，译码电路简单。
状态按序变化时，只有一个触发器状态改变，所以译码电路二输入变量不可能出现同时变化的情况，因而译码无毛刺。
将译码输出求或，可得在一个周期中的所需定时波形。
附：求状态译码函数。例F3：
X6 X5 X4X3 X2 X1＝0 0 0 1 1 1，F3＝1。
X6 X5 X4X3 X2 X1＝其他工作态，F3＝0。
X6 X5 X4X3 X2 X1＝非工作态，F3＝d（任意项）。
X3 X2 X1
X6 X5 X4
000 001 011 010 100 101 111 110
000
001
011
010
100
101
111
110
0 0 0 d d d 1 d
d d d d d d 0 d
d d d d d d 0 d
d d d d d d d d
0 d d d d d d d
d d d d d d d d
0 d d d 0 d 0 0
0 d d d d d d d
5.6 多序列计数器具有可以控制的多种序列计数能力，例如，前面介绍的可控加减计数器。
可采用同步或异步时序电路的设计方法构造出可控多种任意序列计数器。
5.7 集成电路计数器在TTL，CMOS，ECL等集成电路序列中有多种集成计数器。
主要区别：
电路形式：同步和异步；
计数功能：位数、进制、加减等；
加载、清0等操作方式（同步和异步）；
工作电压、传播延时和工作速度等。
选用时，应仔细阅读器件数据手册。可网查。
TTL集成电路序列中主要中规模集成计数器：
表5.16 TTL主要中规模集成电路计数器同步
异步
功能
型号
功能
型号
4位二进
4位二进加减
10 进
10 进加减
8位加减
161，163，561，669，691，693．
169，191，193，569，697，699．
160，162，560，668，690，692．
168，190，192，568，696，698．
867，869．
4 位二进双4位二进
10 位双10 位
69，93，177，197，293．
393．
68，90，176，196，290．
390，490．
例：集成电路计数器74161。
4位、同步、二进、加法。
P T L R C
功能
1 1 1 1
0 1
0 1 1 1
0 1 1
0
同步计数同步加载保持（进位有效）
保持（进位为0）
直接清0
功能表。
由功能表可知：正沿计数；R端异步清0；L端时钟正沿同步加载；在非清0和加载情况下，P、T端控制计数器操作。P、T＝1，同步计数。T＝0，P＝?，保持且进位为0。T＝1、P＝0，且进位输出有效。
集成计数器的级联
计数过程：
使能控制首片计数。
每片计满Oc＝1。
每片P＝1，计数必要条件；只有T＝1才可计数；T＝0，不计数，且Oc＝0。
前片中只要有1片未计满，其Oc＝0，即可经传递本片T＝0不计数。
Oc是逐级传递的。进位信号的传输导致计数器的最高计数频率降低。
改善计数频率级的联方式。
进位输出信号Oc不受P端控制：P＝0，不计数，但计满Oc＝1可输出。
除首片外，前片计满本片T＝1，只要首片计满P＝1，本片即刻可计数。提高计数频率。
5.7 计数器应用举例计数器广泛应用于各类数字系统中。
与序列变化有关的记录、信号产生、及控制等逻辑都可以或必须以计数器作为基础构造。
5.7.1数字钟构成：用计数器对一标准时间基准脉冲信号计数并按人们习惯的方式显示。
例：同步时序逻辑构成数字钟。
时、分、秒计数器级联并附加译码显示。
分秒计数器模为60，时计数模为12。
级联计数器对秒脉冲同步计数。当秒计达59时，其Oc输出1，使能分计数器。当分、秒计数器均达59时，二计数器的Oc均为1，经与门使能时计数器。
加载使能可预置各计数器的初值。
各计数器均为2位二－十进制码输出并七段译码显示。
模60计数器构成：
二片相同二－十同步计数器级联；
个位直接二－十计数；
十位用二－十构成模6 计数。
0－59，同步加计数。
59时，个位Oc和十位Qa、Qc为1，与门输出为1，经倒相激活十位同步清0,下一个时钟，个位返0，十位同步清0，59变00。
模12计数器构成：
十位
Q
个位
Qd Qc Qb Qa
序号
0
0
0
0
0
0
0
0
0
1
1
1
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
0 0 0 0
0 0 0 1
0 0 1 0
1
2
3
4
5
6
7
8
9
10
11
12
状态转换表：
变化规律：
个位：十位0，1－9计数；十位1，0－2计数；计数12，下态返1。
十位：计数为9、10、11，下态为1。
构成：
根据变化规律个位用模12 计数器。十位只有0、1二态，用一单D触发器。
由状态表，触发器D端的激励函数,
其中 。
计数12，个位计数器下态应返1，采用加载方式。当计数至12，使个位2－10计数器呈加载态，加载数据为0001。加载激励函数为：
（计数12）
逻辑图：
5.7.2分频器与数字分数比率乘法器分频器：将输入脉冲的频率按比率降低的逻辑电路。输入频率与输出频率之比称为分频比。
任何模N计数器可实现分频比为整数N的脉冲分频。
可将计数器附加组合逻辑电路构成分频比为分数的分频器。下面介绍一种用模为2n计数器构成分频比为分数的可编程分频器。
设输入频率为Fi，输出频率为Fo，分频比为B/2n。其中B为比率常数，值为<2n的任意二进制数，即B＝（Bn－1，…，B1，B0）。
则分数分频器输出与输入频率关系为：
分数分频电路的构成：
分数分频逻辑电路由三部分组成：
1．n位二进计数器；
2．与阵电路；
3．选择合成电路。
如记时钟信号为Clock，计数器中各触发器的输出按序由低至高依次记为Q1、Q2、…、Qn，则与阵电路将时钟信号与计数器中各触发器的输出进行下列与逻辑运算，并产生系列输出信号Pn、Pn－1、…、P2、P1。
…
分数分频器与阵定时波形图：
对于上述分频电路，观察与阵定时波形可以发现，在其2n的时钟周期中，与阵电路输出Pi产生2i－1个脉冲串。即，P1产生1个脉冲，P2产生2个脉冲，P3产生4个脉冲，P4产生8个脉冲，依此类推。
分频电路与阵各输出脉冲串的另一重要特点是输出脉冲与时钟脉冲波形相同，时间同步，但决不重叠。所以，由输入数据B的各位对与阵输出信号P选择求和的合成电路输出Y为：
因此，通过选择输入二进制常数B，可在2n个时钟周期中，在分频电路输出得到范围在0－2n－1之中任意所指定的脉冲数，从而实现分数比例为B/2n的脉冲分频。
例如，为实现11/16的分频，可采用四位二进计数器，并选B=(1011)2,则有：
如令计数器输出变量为（Q4，Q3，Q2，Q1），则有：
积项
积项
积项
于是有，
上式说明，在计数器状态变化16个时钟周期中，状态为1、3，4，5，7，8，9，11，12，13，15的11个时钟脉冲会在输出Y中出现，而状态为0、2、6、10、14对应的时钟脉冲将在输出Y中被消去。
注意到，这种分频器的输出脉冲间隔是不均匀的。
由于这种分频电路输出脉冲的个数是输入脉冲个数乘以一个分数比率，所以称之为数字分数比率乘法器（Digital Fractional Rate Multiplier）
5.7.3脉冲分配器
在数字系统中，为对各模块根据时序要求进行控制，需同步于时钟，产生多个在特定时间出现的脉冲信号，这样的电路称之为脉冲分配器。脉冲分配器可用计数器附加译码器构成。为避免译码信号产生毛刺和减少使用触发器的数量，可采用移存型环形环计数器或扭环计数器附加译码器构成，这些在5.5节中都已详述，这里不再重复。
5.7.4产生序列信号序列信号是根据需要产生同步于时钟的串行周期二进制序列脉冲信号，可用计数器附加组合逻辑电路构成。
序列信号的一种产生方法是用二进计数器加多路选择器构成。
所需序列信号数据置于多路选择器数据输入端，二进计数器输出接多路选择器地址输入端。计数器在时钟的作用下周期顺序产生多路选择器的地址信号，序列数据则按序周期被接至多路选择器输出端形成予定的周期串行序列信号。
上述序列信号产生器中多路选择器的数据输入端数决定了序列信号的周期，如需产生周期很长的序列信号，可将多路选择器换成存储器。使用时，予先将序列数据存入存储器，在时钟的作用下，计数器的输出对存储器顺序寻址，在存储器数据输出端便随着予存数据的顺序读出得到预定的序列信号。序列信号的最大周期取决于存储器的最大容量。
由于二进计数器的多个输出信号存在同时变化的情况，所以上述序列信号产生器的输出信号可能存在毛刺。避免这一缺陷的方法是采用反馈移存型序列信号产生器。反馈移存型序列信号产生器原理请参看5.3.4节。
5.7.5数字系统的微操作控制
复杂数字系统的基本构成为数据处理与时序控制两大部分。在时序控制逻辑中，为产生对数据处理单元操作的序列控制信号，计数器是不可或缺的基本模块。详细请参考有关书籍。
原理应用：ttl，设计库，pld，分析
74161逻辑图
5.5 移存型计数器计数器的一个很重要的应用是产生定时控制信号。比如，在产品加工流水生产线上，为完成产品的加工，就需要在产品加工周期中在特定的时间向特定的加工设备发出控制信号。在较复杂的数字系统中，控制单元也需要按规定的时序和间隔对各逻辑模块发出系列定时控制信号以使系统调同工作。
可利用环形计数器产生定时信号。
环形计数器（Ring Counter）。
环形计数器产生周期为n的相互循环延时一个时钟周期的一组n个单个脉冲信号。
例：n＝16环形计数器波形图。（正沿同步）
利用环形计数器输出信号这一特性，通过对环形计数器输出的选择和加工，可以在一个信号循环周期中得到所需的定时信号。周期的长短可通过n的大小控制。
用二进计数器和译码器构成环形计数器例：译码器输出端0－10按序输出周期为11的单脉冲波形。
此法构成环形计数器存在缺陷：
其输出信号含有毛刺，不适于用于控制信号。产生原因是由于计数器输出（即译码器译码输入）信号存在二个或二个以上信号同时发生变化从而导致竞争冒险出现所致。
采用移位寄存器构成环形计数器可以克服这一缺陷。
用移位寄存器构成环形计数器构成：将n位移位寄存器的最后一级输出接回第一级的输入。起始单个触发器置1。
这种形式的环形计数器必须设置启动信号或附加启动电路。
不需译码电路，输出没有毛刺，但其所用触发器较多。
另有一种寄存器构成的计数器，称为扭环计数器（Twisted－ring counter），也称约翰逊计数器（Johnson counter）。扭环计数器与环形计数器相比，其产生相同数量的定时控制信号电路所用触发器较少，且输出译码简单，输出信号也没有毛刺。
用移位寄存器构成扭环计数器构成：与环形计数器结构基本相同，区别是接回第一级的输入是最后一级输出的反变量。
另外，工作启动时是将所有的触发器置0。
例：6D触发器构成扭环计数器
扭环计数器波形。
周期是2n。经过n个时钟由左至右从全0态逐渐变为全1态，再经过n个时钟从全1态逐渐变为全0态。
输出波形为周期为n的对称方波，这个特点可使其用于需方波输出的分频电路。
12状态扭环计数器状态转换表和状态译码。
序号
X6 X5 X4X3 X2 X1
状态译码
0
1
2
3
4
5
6
7
8
9
10
11
0 0 0 0 0 0
0 0 0 0 0 1
0 0 0 0 1 1
0 0 0 1 1 1
0 0 1 1 1 1
0 1 1 1 1 1
1 1 1 1 1 1
1 1 1 1 1 0
1 1 1 1 0 0
1 1 1 0 0 0
1 1 0 0 0 0
1 0 0 0 0 0
/X6·/X1
/X2·X1
/X3·X2
/X4·X3
/X5·X4
/X6·X5
X6·X1
X2·/X1
X3·/X2
X4·/X3
X5·/X4
X6·/X5
2n个独立状态，按序状态译码可得到周期为2n的相互循环延时一个时钟周期的系列定时脉冲信号。
与环形计数器相比，相同周期所用触发器数量少了一倍。
所有状态译码函数均只需二个相邻触发器的输出，译码电路简单。
状态按序变化时，只有一个触发器状态改变，所以译码电路二输入变量不可能出现同时变化的情况，因而译码无毛刺。
将译码输出求或，可得在一个周期中的所需定时波形。
附：求状态译码函数。例F3：
X6 X5 X4X3 X2 X1＝0 0 0 1 1 1，F3＝1。
X6 X5 X4X3 X2 X1＝其他工作态，F3＝0。
X6 X5 X4X3 X2 X1＝非工作态，F3＝d（任意项）。
X3 X2 X1
X6 X5 X4
000 001 011 010 100 101 111 110
000
001
011
010
100
101
111
110
0 0 0 d d d 1 d
d d d d d d 0 d
d d d d d d 0 d
d d d d d d d d
0 d d d d d d d
d d d d d d d d
0 d d d 0 d 0 0
0 d d d d d d d
5.6 多序列计数器具有可以控制的多种序列计数能力，例如，前面介绍的可控加减计数器。
可采用同步或异步时序电路的设计方法构造出可控多种任意序列计数器。
5.7 集成电路计数器在TTL，CMOS，ECL等集成电路序列中有多种集成计数器。
主要区别：
电路形式：同步和异步；
计数功能：位数、进制、加减等；
加载、清0等操作方式（同步和异步）；
工作电压、传播延时和工作速度等。
选用时，应仔细阅读器件数据手册。可网查。
TTL集成电路序列中主要中规模集成计数器：
表5.16 TTL主要中规模集成电路计数器同步
异步
功能
型号
功能
型号
4位二进
4位二进加减
10 进
10 进加减
8位加减
161，163，561，669，691，693．
169，191，193，569，697，699．
160，162，560，668，690，692．
168，190，192，568，696，698．
867，869．
4 位二进双4位二进
10 位双10 位
69，93，177，197，293．
393．
68，90，176，196，290．
390，490．
例：集成电路计数器74161。
4位、同步、二进、加法。
P T L R C
功能
1 1 1 1
0 1
0 1 1 1
0 1 1
0
同步计数同步加载保持（进位有效）
保持（进位为0）
直接清0
功能表。
由功能表可知：正沿计数；R端异步清0；L端时钟正沿同步加载；在非清0和加载情况下，P、T端控制计数器操作。P、T＝1，同步计数。T＝0，P＝?，保持且进位为0。T＝1、P＝0，且进位输出有效。
集成计数器的级联
计数过程：
使能控制首片计数。
每片计满Oc＝1。
每片P＝1，计数必要条件；只有T＝1才可计数；T＝0，不计数，且Oc＝0。
前片中只要有1片未计满，其Oc＝0，即可经传递本片T＝0不计数。
Oc是逐级传递的。进位信号的传输导致计数器的最高计数频率降低。
改善计数频率级的联方式。
进位输出信号Oc不受P端控制：P＝0，不计数，但计满Oc＝1可输出。
除首片外，前片计满本片T＝1，只要首片计满P＝1，本片即刻可计数。提高计数频率。
5.7 计数器应用举例计数器广泛应用于各类数字系统中。
与序列变化有关的记录、信号产生、及控制等逻辑都可以或必须以计数器作为基础构造。
5.7.1数字钟构成：用计数器对一标准时间基准脉冲信号计数并按人们习惯的方式显示。
例：同步时序逻辑构成数字钟。
时、分、秒计数器级联并附加译码显示。
分秒计数器模为60，时计数模为12。
级联计数器对秒脉冲同步计数。当秒计达59时，其Oc输出1，使能分计数器。当分、秒计数器均达59时，二计数器的Oc均为1，经与门使能时计数器。
加载使能可预置各计数器的初值。
各计数器均为2位二－十进制码输出并七段译码显示。
模60计数器构成：
二片相同二－十同步计数器级联；
个位直接二－十计数；
十位用二－十构成模6 计数。
0－59，同步加计数。
59时，个位Oc和十位Qa、Qc为1，与门输出为1，经倒相激活十位同步清0,下一个时钟，个位返0，十位同步清0，59变00。
模12计数器构成：
十位
Q
个位
Qd Qc Qb Qa
序号
0
0
0
0
0
0
0
0
0
1
1
1
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
0 0 0 0
0 0 0 1
0 0 1 0
1
2
3
4
5
6
7
8
9
10
11
12
状态转换表：
变化规律：
个位：十位0，1－9计数；十位1，0－2计数；计数12，下态返1。
十位：计数为9、10、11，下态为1。
构成：
根据变化规律个位用模12 计数器。十位只有0、1二态，用一单D触发器。
由状态表，触发器D端的激励函数,
其中 。
计数12，个位计数器下态应返1，采用加载方式。当计数至12，使个位2－10计数器呈加载态，加载数据为0001。加载激励函数为：
（计数12）
逻辑图：
5.7.2分频器与数字分数比率乘法器分频器：将输入脉冲的频率按比率降低的逻辑电路。输入频率与输出频率之比称为分频比。
任何模N计数器可实现分频比为整数N的脉冲分频。
可将计数器附加组合逻辑电路构成分频比为分数的分频器。下面介绍一种用模为2n计数器构成分频比为分数的可编程分频器。
设输入频率为Fi，输出频率为Fo，分频比为B/2n。其中B为比率常数，值为<2n的任意二进制数，即B＝（Bn－1，…，B1，B0）。
则分数分频器输出与输入频率关系为：
分数分频电路的构成：
分数分频逻辑电路由三部分组成：
1．n位二进计数器；
2．与阵电路；
3．选择合成电路。
如记时钟信号为Clock，计数器中各触发器的输出按序由低至高依次记为Q1、Q2、…、Qn，则与阵电路将时钟信号与计数器中各触发器的输出进行下列与逻辑运算，并产生系列输出信号Pn、Pn－1、…、P2、P1。
…
分数分频器与阵定时波形图：
对于上述分频电路，观察与阵定时波形可以发现，在其2n的时钟周期中，与阵电路输出Pi产生2i－1个脉冲串。即，P1产生1个脉冲，P2产生2个脉冲，P3产生4个脉冲，P4产生8个脉冲，依此类推。
分频电路与阵各输出脉冲串的另一重要特点是输出脉冲与时钟脉冲波形相同，时间同步，但决不重叠。所以，由输入数据B的各位对与阵输出信号P选择求和的合成电路输出Y为：
因此，通过选择输入二进制常数B，可在2n个时钟周期中，在分频电路输出得到范围在0－2n－1之中任意所指定的脉冲数，从而实现分数比例为B/2n的脉冲分频。
例如，为实现11/16的分频，可采用四位二进计数器，并选B=(1011)2,则有：
如令计数器输出变量为（Q4，Q3，Q2，Q1），则有：
积项
积项
积项
于是有，
上式说明，在计数器状态变化16个时钟周期中，状态为1、3，4，5，7，8，9，11，12，13，15的11个时钟脉冲会在输出Y中出现，而状态为0、2、6、10、14对应的时钟脉冲将在输出Y中被消去。
注意到，这种分频器的输出脉冲间隔是不均匀的。
由于这种分频电路输出脉冲的个数是输入脉冲个数乘以一个分数比率，所以称之为数字分数比率乘法器（Digital Fractional Rate Multiplier）
5.7.3脉冲分配器
在数字系统中，为对各模块根据时序要求进行控制，需同步于时钟，产生多个在特定时间出现的脉冲信号，这样的电路称之为脉冲分配器。脉冲分配器可用计数器附加译码器构成。为避免译码信号产生毛刺和减少使用触发器的数量，可采用移存型环形环计数器或扭环计数器附加译码器构成，这些在5.5节中都已详述，这里不再重复。
5.7.4产生序列信号序列信号是根据需要产生同步于时钟的串行周期二进制序列脉冲信号，可用计数器附加组合逻辑电路构成。
序列信号的一种产生方法是用二进计数器加多路选择器构成。
所需序列信号数据置于多路选择器数据输入端，二进计数器输出接多路选择器地址输入端。计数器在时钟的作用下周期顺序产生多路选择器的地址信号，序列数据则按序周期被接至多路选择器输出端形成予定的周期串行序列信号。
上述序列信号产生器中多路选择器的数据输入端数决定了序列信号的周期，如需产生周期很长的序列信号，可将多路选择器换成存储器。使用时，予先将序列数据存入存储器，在时钟的作用下，计数器的输出对存储器顺序寻址，在存储器数据输出端便随着予存数据的顺序读出得到预定的序列信号。序列信号的最大周期取决于存储器的最大容量。
由于二进计数器的多个输出信号存在同时变化的情况，所以上述序列信号产生器的输出信号可能存在毛刺。避免这一缺陷的方法是采用反馈移存型序列信号产生器。反馈移存型序列信号产生器原理请参看5.3.4节。
5.7.5数字系统的微操作控制
复杂数字系统的基本构成为数据处理与时序控制两大部分。在时序控制逻辑中，为产生对数据处理单元操作的序列控制信号，计数器是不可或缺的基本模块。详细请参考有关书籍。
原理应用：ttl，设计库，pld，分析
74161逻辑图
