第四章
时序电路（Sequental Circuits）
（书页P159－161）
4．1 概述时序电路的定义：
电路任何一时刻的输出值不仅与该时刻输入变量的取值有关，而且与输入变量的输入序列有关，即与输入变量的历史情况有关，我们称之为时序电路。
例：电梯工作过程。
电梯下一步动作由二个因素决定：
当前状态（即楼层和过去动作的历史）。
2．各层输入信号。
电梯必须有记住当前所处状态的能力。
描述时序过程的基本要素：
当前态，下（次）态，输入，状态转移。
例：计数器，累加器。
为使电路能时序工作，必需有能记忆信息的电路以记忆电路状态和构造出能时序工作的系统结构。
学习内容：
记忆存储二进制信息的基本器件：锁存器和触发器。
描述时序电路的方法：
函数表达式、状态表、状态图和时序图。
时序电路分析和设计。
本章的内容是深入了解所有计算机和数字系统的工作原理以及设计的知识基础。
时序电路的结构
时序电路的状态记忆电路所存储的二进制信息称为时序电路的电路状态（State）,用S表示。
记tn 时刻的电路状态为当前态或现态(Present State),简记PS。
tn+1时刻的电路状态为电路的下一个状态或次态 （Next State），简记 NS。
如记忆电路的输出Q为k维，电路状态S的个数记为p，则有。
时序时电路逻辑函数方程组描述：（与t有关）
输出函数（输出方程）
激励函数（激励方程）
3,次态函数（状态方程）
外部输入变量
内部输入变量或状态变量
内部输出变量或记忆电路次态激励变量
时序电路外部输出变量时序电路类型同步时序电路 ( Synchronous Circuit )。
钟控同步时序电路
仅当时钟脉冲到来时，由触发器所代表的时序电路状态才根据内部输出的激励从一种状态改变为另一种状态，
异步时序电路( Asynchronous Circuit )。
脉冲型（Pulsed asynchronous circuit）
电位型（Level asynchronous circuit）。
异步时序电路的特性高度取决于逻辑门的传输延时和和输入时序，比较复杂的异步时序电路设计是相当困难的。在实际，一般总是尽可能地采用同步时序电路。在某些情况下，采用异步时序电路设计则是必需。例如，构成记忆电路的触发器就是电平型异步时序电路。
Mealy型和Moore型电路输出方式的不同。两种电路可以相互转换，并实现同样功能，采用Mealy型，电路状态的数目较少，记忆电路简单，采用Moore型，电路的输出方程简单，对应的输出组合逻辑电路简单。
有些时序电路的状态变量就是输出变量，它们是Moore型电路的特例。例计数器。
没有外部输入变量的时序电路称为自主时序电路。
信息存储要求：既能在任意长的时间内存储逻辑0或1值，还能在需要时可方便地改变其存储内容。在具有延时的实际电路中合理的应用反馈便可使电路进入有逻辑意义的稳定状态。
图4.3 信息存储逻辑结构如有Y = y,反馈连接，电路可进入并保持稳定状态，并有Y = y = 0或1两种情况,实现记忆。如果组合电路延时给出,则电路进入非稳定状态或无逻辑意义状态。
用或非门或与非门代替驱动器或倒相器，可实现能改变存储内容的单元存储电路，称之为锁存器（Latch）。利用锁存器便可进一步构造出用于存储与记忆的各种类型高性能触发器（Flip－Flops）。
4.2锁存器与触发器（参考书页P82－98）
4.21锁存器
S
R
Q
1
0
1
0
Set state
0
0
1
0
0
1
0
1
Reset state
0
0
0
1
1
1
0
0
Undefined
SR锁存器
（a）逻辑图 （b）功能表图4.4 或非门构成SR锁存器
SR高有效。常0，同为0，保持原态。S置1，R置0。应用中SR不同时变化，避免同时为1。同时为1，无逻辑意义。
图4.5 SR锁存器特性逻辑模拟
锁存器
S
R
Q
0
1
1
0
Set state
1
1
1
0
1
0
0
1
Reset state
1
1
0
1
0
0
1
1
Undefined
（a）逻辑图 （b）功能表图4.6与非门构成 锁存器
SR低有效。常1。同时为1，保持原态。S置1，R置0。应用中SR避免同时为0。SR同时为0，无逻辑意义。
带输入控制SR锁存器 （钟控）
C
S
R
Next state of Q
0
X
X
No change
1
0
0
No change
1
0
1
Q=0;Reset state
1
1
0
Q=1;Set state
1
1
1
Undefined
（a）逻辑图 （b）功能表图4.7 输入控制SR锁存器
此电路非常重要，其是构成触发器的基础。
有时称之为SR触发器，不严格。
D锁存器为消除输入同时为1。
C
D
Next state of Q
0
X
No change
1
0
Q=0;Reset state
1
1
Q=1;Set state
（a）逻辑图 （b）功能表图4.8 D锁存器
传输门D锁存器用于VLSI电路。（补）
图4.9 传输门D锁存器
C=1,数据D串至Q，C＝0，保持Q，与外界断开。
锁存器各种类型的不同取决于控制输入的腿数和改变状态的方式不同。锁存器可直接用于逻辑电路，但主要用于构造触发器。
4.22触发器当锁存器被用于时序电路的存储器件时将产生严重问题。在其使能期间电路状态将连续变化，不能“记住”次态并处于稳态。其原因是锁存器在被激活期间，输出跟随输入变化，即锁存器是透明的。
解决问题的关键是防止“透明”。即要使记忆电路在使能与不使能时，输出与输入均是断开的。这种能实现在保持“不透明”的条件下，由控制信号作用存入新的信息电路称之为触发器。
由于记忆电路的状态被控制输入的瞬间变化所控制，因而称之为触发器。
用锁存器实现触发器的两种方法：
主从触发器（master－slave flip－flop）
控制脉冲出现时，控制其状态，控制脉冲消失时，改变其状态。（一个脉冲，分二步走）。
边沿触发器（edge－triggered flip－flop）
仅在时钟跳变时被触发，其它时间（包括脉冲期间）非使能。
主从触发器
主从SR触发器主 从
图4.10 SR主从触发器
输入C＝0，从锁存器使能，Q＝Y。
输入C＝1，主锁存器使能，Y受控SR。从锁存器非使能，Q不受SR影响。
输入C返0，主锁存器非使能，与SR绝缘。从锁存器使能，Y当前值COPY传送至Q。
图4.11 SR主从触发器逻辑模拟消除SR触发器不确定态，将主从SR触发器改进为主从JK触发器。
主从JK触发器
(a)
J
K
Next state of Q
0
0
Q
0
1
0
1
0
1
1
1
(b)
图4.12 主从JK触发器当J＝K＝1时，时钟总把Q的补触发锁存。
正常情况下。主从触发器确保了时序电路的正常工作。但仍有缺陷：整体上，输入输出不透明，但在C＝1期间，主锁存器仍透明，如此时由于干扰或线路延时，主锁存器锁存了错误信息，在C返回0时，仍将会把错误信息传至触发器输出。例下图所示情况。
图4.13 主从触发器J端干扰产生错误情况触发器原为0，当JK＝01，主SR＝00，则 Q＝Y＝0，触发器应维持0不变。当J有如图干扰，在JK＝11期间，SR＝10，则Y＝1。当干扰过去，JK恢复01，则SR＝00，Y保持1，在脉冲后沿结束时。Q＝Y＝1。结果与jk指令不符，为避免这类错误，边沿触发器应运而生。
边沿触发器边沿触发器忽略输入控制脉冲的常态电平，仅在时钟信号的跳变沿被触发改变。有正沿或负沿触发。
例：正边沿型D触发器。
构成：两级锁存。
主锁存：D锁存器从锁存：SR锁存器。
图4.14 正边沿型D触发器工作原理：
C＝常0。D锁存打开透明，Y随D变化；从锁存关闭，输出保持原态。
C正跳。D锁存关闭，Y保持跳变时D值；从锁存打开，将Y拷贝至Q。
C保持1。D锁存关闭，输出与输入隔离，输出保持不变。
C负跳。D锁存打开，Y开始随D值变化；从锁存关闭，输出Q仍保持不变。
C保持0。同1。
构成边沿触发器的电路手段：（略）
维持阻塞型触发器（TTL电路中常用）
利用传输延时实现边沿型触发利用传输门实现边沿型触发（CMOS电路）
4.23锁存器与触发器的逻辑符号表示（书页94）
图4.15 锁存器与触发器的标准符号
三种触发方式：电平；脉冲；边沿。
注意正负触发。
注意输出变化与输入触发相对时间关系。
一般，在同一时序电路中选用同一类型的触发器，使所有触发器在同一时钟沿改变。如有不同类型触发器，可用倒相器使其同步。有时电路需要，可能采用不同类型的触发器。
触发器的直接输入
当系统加电时，触发器起始可任意状态，直接输入用于在系统时钟正常工作前初始化。
S
R
C
J
K
Q
0
1
X
X
X
1
0
1
0
X
X
X
0
1
0
0
X
X
X
Undefined
1
1
↑
0
0
No change
1
1
↑
0
1
0
1
1
1
↑
1
0
1
0
1
1
↑
1
1
Complement
（a）逻辑符号 （b）功能表
非同步，与时钟无关。
有正负有效。
下标表示不同触发器。
4.24锁存器与触发器的动态特性（书页P92）
输入信号宽度为保证电平触发锁存器可靠翻转所需输入信号宽度。
建立时间（setup time）
时钟信号到达前，输入信号比须先于到达并维持时间。
保持时间（hold time）
时钟信号到达后，输入信号须继续保持的时间。
传输延时时间
（propagation delay time）
触发沿到输出数据稳定时间。
5．最高时钟频率。
4．25 触发器的类型及逻辑描述。
（书页 P95－99）
触发器电路结构类型：
电位型；主从型；边沿型。
触发器逻辑类型：
SR；JK；D；T。
触发器描述方法：
功能表；状态转换表；状态方程；激励表；状态转换图。
同一电路结构可构成不同逻辑功能的触发器，同一逻辑功能触发器可由不同电路结构构成。
1．SR触发器功能表
约束条件SR＝0
状态转换表
SR触发器Qn+1卡诺图
SnRn
Qn
00
01
11
10
0
0
0
×
1
1
1
0
×
1
状态方程（由卡诺图得）
激励表
激励表非常重要有用，其说明了触发器发生各种状态改变情况下对输入端所需的激励。
状态转换图
直观的描述触发器状态转换情况。
2．JK触发器
JnKn
Qn
00
01
11
10
0
0
0
1
1
1
1
0
0
1
D触发器
Dn
Qn
0
1
0
0
1
1
0
1
T触发器
Tn
Qn
0
1
0
0
1
1
1
0
4．26触发器逻辑功能的转换方法：（1）函数法。
（2）激励表法。
例：D JK
函数法。
激励表法。
例：D T
函数法。
激励表法。
例：JK D
函数法。
（2）激励表法。
J＝D
K＝
例：JK T。
函数法。
激励表法。
时序电路（Sequental Circuits）
（书页P159－161）
4．1 概述时序电路的定义：
电路任何一时刻的输出值不仅与该时刻输入变量的取值有关，而且与输入变量的输入序列有关，即与输入变量的历史情况有关，我们称之为时序电路。
例：电梯工作过程。
电梯下一步动作由二个因素决定：
当前状态（即楼层和过去动作的历史）。
2．各层输入信号。
电梯必须有记住当前所处状态的能力。
描述时序过程的基本要素：
当前态，下（次）态，输入，状态转移。
例：计数器，累加器。
为使电路能时序工作，必需有能记忆信息的电路以记忆电路状态和构造出能时序工作的系统结构。
学习内容：
记忆存储二进制信息的基本器件：锁存器和触发器。
描述时序电路的方法：
函数表达式、状态表、状态图和时序图。
时序电路分析和设计。
本章的内容是深入了解所有计算机和数字系统的工作原理以及设计的知识基础。
时序电路的结构
时序电路的状态记忆电路所存储的二进制信息称为时序电路的电路状态（State）,用S表示。
记tn 时刻的电路状态为当前态或现态(Present State),简记PS。
tn+1时刻的电路状态为电路的下一个状态或次态 （Next State），简记 NS。
如记忆电路的输出Q为k维，电路状态S的个数记为p，则有。
时序时电路逻辑函数方程组描述：（与t有关）
输出函数（输出方程）
激励函数（激励方程）
3,次态函数（状态方程）
外部输入变量
内部输入变量或状态变量
内部输出变量或记忆电路次态激励变量
时序电路外部输出变量时序电路类型同步时序电路 ( Synchronous Circuit )。
钟控同步时序电路
仅当时钟脉冲到来时，由触发器所代表的时序电路状态才根据内部输出的激励从一种状态改变为另一种状态，
异步时序电路( Asynchronous Circuit )。
脉冲型（Pulsed asynchronous circuit）
电位型（Level asynchronous circuit）。
异步时序电路的特性高度取决于逻辑门的传输延时和和输入时序，比较复杂的异步时序电路设计是相当困难的。在实际，一般总是尽可能地采用同步时序电路。在某些情况下，采用异步时序电路设计则是必需。例如，构成记忆电路的触发器就是电平型异步时序电路。
Mealy型和Moore型电路输出方式的不同。两种电路可以相互转换，并实现同样功能，采用Mealy型，电路状态的数目较少，记忆电路简单，采用Moore型，电路的输出方程简单，对应的输出组合逻辑电路简单。
有些时序电路的状态变量就是输出变量，它们是Moore型电路的特例。例计数器。
没有外部输入变量的时序电路称为自主时序电路。
信息存储要求：既能在任意长的时间内存储逻辑0或1值，还能在需要时可方便地改变其存储内容。在具有延时的实际电路中合理的应用反馈便可使电路进入有逻辑意义的稳定状态。
图4.3 信息存储逻辑结构如有Y = y,反馈连接，电路可进入并保持稳定状态，并有Y = y = 0或1两种情况,实现记忆。如果组合电路延时给出,则电路进入非稳定状态或无逻辑意义状态。
用或非门或与非门代替驱动器或倒相器，可实现能改变存储内容的单元存储电路，称之为锁存器（Latch）。利用锁存器便可进一步构造出用于存储与记忆的各种类型高性能触发器（Flip－Flops）。
4.2锁存器与触发器（参考书页P82－98）
4.21锁存器
S
R
Q
1
0
1
0
Set state
0
0
1
0
0
1
0
1
Reset state
0
0
0
1
1
1
0
0
Undefined
SR锁存器
（a）逻辑图 （b）功能表图4.4 或非门构成SR锁存器
SR高有效。常0，同为0，保持原态。S置1，R置0。应用中SR不同时变化，避免同时为1。同时为1，无逻辑意义。
图4.5 SR锁存器特性逻辑模拟
锁存器
S
R
Q
0
1
1
0
Set state
1
1
1
0
1
0
0
1
Reset state
1
1
0
1
0
0
1
1
Undefined
（a）逻辑图 （b）功能表图4.6与非门构成 锁存器
SR低有效。常1。同时为1，保持原态。S置1，R置0。应用中SR避免同时为0。SR同时为0，无逻辑意义。
带输入控制SR锁存器 （钟控）
C
S
R
Next state of Q
0
X
X
No change
1
0
0
No change
1
0
1
Q=0;Reset state
1
1
0
Q=1;Set state
1
1
1
Undefined
（a）逻辑图 （b）功能表图4.7 输入控制SR锁存器
此电路非常重要，其是构成触发器的基础。
有时称之为SR触发器，不严格。
D锁存器为消除输入同时为1。
C
D
Next state of Q
0
X
No change
1
0
Q=0;Reset state
1
1
Q=1;Set state
（a）逻辑图 （b）功能表图4.8 D锁存器
传输门D锁存器用于VLSI电路。（补）
图4.9 传输门D锁存器
C=1,数据D串至Q，C＝0，保持Q，与外界断开。
锁存器各种类型的不同取决于控制输入的腿数和改变状态的方式不同。锁存器可直接用于逻辑电路，但主要用于构造触发器。
4.22触发器当锁存器被用于时序电路的存储器件时将产生严重问题。在其使能期间电路状态将连续变化，不能“记住”次态并处于稳态。其原因是锁存器在被激活期间，输出跟随输入变化，即锁存器是透明的。
解决问题的关键是防止“透明”。即要使记忆电路在使能与不使能时，输出与输入均是断开的。这种能实现在保持“不透明”的条件下，由控制信号作用存入新的信息电路称之为触发器。
由于记忆电路的状态被控制输入的瞬间变化所控制，因而称之为触发器。
用锁存器实现触发器的两种方法：
主从触发器（master－slave flip－flop）
控制脉冲出现时，控制其状态，控制脉冲消失时，改变其状态。（一个脉冲，分二步走）。
边沿触发器（edge－triggered flip－flop）
仅在时钟跳变时被触发，其它时间（包括脉冲期间）非使能。
主从触发器
主从SR触发器主 从
图4.10 SR主从触发器
输入C＝0，从锁存器使能，Q＝Y。
输入C＝1，主锁存器使能，Y受控SR。从锁存器非使能，Q不受SR影响。
输入C返0，主锁存器非使能，与SR绝缘。从锁存器使能，Y当前值COPY传送至Q。
图4.11 SR主从触发器逻辑模拟消除SR触发器不确定态，将主从SR触发器改进为主从JK触发器。
主从JK触发器
(a)
J
K
Next state of Q
0
0
Q
0
1
0
1
0
1
1
1
(b)
图4.12 主从JK触发器当J＝K＝1时，时钟总把Q的补触发锁存。
正常情况下。主从触发器确保了时序电路的正常工作。但仍有缺陷：整体上，输入输出不透明，但在C＝1期间，主锁存器仍透明，如此时由于干扰或线路延时，主锁存器锁存了错误信息，在C返回0时，仍将会把错误信息传至触发器输出。例下图所示情况。
图4.13 主从触发器J端干扰产生错误情况触发器原为0，当JK＝01，主SR＝00，则 Q＝Y＝0，触发器应维持0不变。当J有如图干扰，在JK＝11期间，SR＝10，则Y＝1。当干扰过去，JK恢复01，则SR＝00，Y保持1，在脉冲后沿结束时。Q＝Y＝1。结果与jk指令不符，为避免这类错误，边沿触发器应运而生。
边沿触发器边沿触发器忽略输入控制脉冲的常态电平，仅在时钟信号的跳变沿被触发改变。有正沿或负沿触发。
例：正边沿型D触发器。
构成：两级锁存。
主锁存：D锁存器从锁存：SR锁存器。
图4.14 正边沿型D触发器工作原理：
C＝常0。D锁存打开透明，Y随D变化；从锁存关闭，输出保持原态。
C正跳。D锁存关闭，Y保持跳变时D值；从锁存打开，将Y拷贝至Q。
C保持1。D锁存关闭，输出与输入隔离，输出保持不变。
C负跳。D锁存打开，Y开始随D值变化；从锁存关闭，输出Q仍保持不变。
C保持0。同1。
构成边沿触发器的电路手段：（略）
维持阻塞型触发器（TTL电路中常用）
利用传输延时实现边沿型触发利用传输门实现边沿型触发（CMOS电路）
4.23锁存器与触发器的逻辑符号表示（书页94）
图4.15 锁存器与触发器的标准符号
三种触发方式：电平；脉冲；边沿。
注意正负触发。
注意输出变化与输入触发相对时间关系。
一般，在同一时序电路中选用同一类型的触发器，使所有触发器在同一时钟沿改变。如有不同类型触发器，可用倒相器使其同步。有时电路需要，可能采用不同类型的触发器。
触发器的直接输入
当系统加电时，触发器起始可任意状态，直接输入用于在系统时钟正常工作前初始化。
S
R
C
J
K
Q
0
1
X
X
X
1
0
1
0
X
X
X
0
1
0
0
X
X
X
Undefined
1
1
↑
0
0
No change
1
1
↑
0
1
0
1
1
1
↑
1
0
1
0
1
1
↑
1
1
Complement
（a）逻辑符号 （b）功能表
非同步，与时钟无关。
有正负有效。
下标表示不同触发器。
4.24锁存器与触发器的动态特性（书页P92）
输入信号宽度为保证电平触发锁存器可靠翻转所需输入信号宽度。
建立时间（setup time）
时钟信号到达前，输入信号比须先于到达并维持时间。
保持时间（hold time）
时钟信号到达后，输入信号须继续保持的时间。
传输延时时间
（propagation delay time）
触发沿到输出数据稳定时间。
5．最高时钟频率。
4．25 触发器的类型及逻辑描述。
（书页 P95－99）
触发器电路结构类型：
电位型；主从型；边沿型。
触发器逻辑类型：
SR；JK；D；T。
触发器描述方法：
功能表；状态转换表；状态方程；激励表；状态转换图。
同一电路结构可构成不同逻辑功能的触发器，同一逻辑功能触发器可由不同电路结构构成。
1．SR触发器功能表
约束条件SR＝0
状态转换表
SR触发器Qn+1卡诺图
SnRn
Qn
00
01
11
10
0
0
0
×
1
1
1
0
×
1
状态方程（由卡诺图得）
激励表
激励表非常重要有用，其说明了触发器发生各种状态改变情况下对输入端所需的激励。
状态转换图
直观的描述触发器状态转换情况。
2．JK触发器
JnKn
Qn
00
01
11
10
0
0
0
1
1
1
1
0
0
1
D触发器
Dn
Qn
0
1
0
0
1
1
0
1
T触发器
Tn
Qn
0
1
0
0
1
1
1
0
4．26触发器逻辑功能的转换方法：（1）函数法。
（2）激励表法。
例：D JK
函数法。
激励表法。
例：D T
函数法。
激励表法。
例：JK D
函数法。
（2）激励表法。
J＝D
K＝
例：JK T。
函数法。
激励表法。
