第5章 通用时序电路模块及应用
重要的时序电路模块（SEQUENTIAL CIRCUIT MODELS）是构成数字系统和计算机的重要组成部分，主要是寄存器和计数器。
寄存器常用于数字系统中数据的暂存和传输。计数器除用于计数外，还对时序电路操作序列的跟踪和控制发挥重要作用。它们同时都是构成CPU的重要基础模块。
通用时序电路模块由门电路与触发器组合构成，其特点是由多个或多级相同的单元电路构成。
这些模块可用于构造标准的TTL器件，也可作为VLSI设计库中的功能块。
5.1 寄存器 (Registers)
用于数据存储。可用各类触发器构成。
n位数据寄存器需用n个触发器。
寄存器必须附加组合逻辑电路以实现数据的保持、更新和移动。
5.1.1寄存器的输入与输出寄存器加载（loading）：并行或串行。
寄存器数据输出：并行和串行。并行输出寄存器所存数据可同时访问，而串行输出一次只能访问最低或最高位一位。
寄存器与寄存器外部的数据交换四种型式：并入并出；串入串出；并入串出；串入并出。串行数据操作须花费多个时钟周期，但只须一条数据传输线，并行数据操作只须一个时钟周期，但需要多条数据传输线。
5.1.2寄存器逻辑原理构成可以用任何类型触发器构成寄存器。
例：图5.1
D触发器构成。
并入并出。
共同时钟端，正沿触发加载数据。
外部清0控制信号：低有效，异步。
将控制信号和时钟信号合理配合使用，可根据所需对寄存器进行数据并行加载和置0操作符号表示图5.1(b)。
图5.1 n位寄存器构成逻辑原理图
5.1.3寄存器的并行加载寄存器加载控制(Load)：时钟门控;数据门控。
时钟门控:加载控制信号控制触发器同步时钟输入。图5.1（c）所示。
时钟门控的定时图如图5.1(d)所示。
时钟门控缺陷：
1．加载控制信号的改变必须限制在时钟的高电平期间（可靠）；
2．控制时钟使各触发器的时钟不同步，影响同步时序电路的系统工作。
推荐采用数据门控。
数据门控构成:图5.2。
图5.2 数据门控型加载控制n位寄存器数据门控是对触发器输入数据源进行控制。
例中加载信号控制外部输入数据和触发器原来存储数据二数据源对触发器数据端的接入。在触发脉冲的作用下，加载信号选择接入外部数据，寄存器执行加载新数据操作；选择接入触发器原存储数据，执行数据保持操作。
移位寄存器 (Shift Registers)
寄存器中触发器级连，在共同时钟作用下数据横向移动。
级连方式：左移；右移；双向。
数据可串入串出。
移位寄存器的触发器必须是边沿型。
5.2.1移位寄存器逻辑原理构成例：SR触发器、n位、右移、串入串出。
SO：数据串行输出端，
A、B：任选其一作数据控制，另一作串行数据输入。
输入（Tn）
A B
输出（Tn＋n）
SO
H H
H L
L
L
H
L
L
L
功能表
AB其一为0，作为数据输入的另一端数据输入被屏蔽，在n个时钟后，SO为0。
AB其一为1，在n个时钟后，SO端为另端数据。
例：1011串入串出4位移位寄存器过程。（补0）
串入数据
Q1Q2Q3Q4
时钟
1011
0000
初始
0101
1000
时钟T1后
0010
1100
时钟T2后
0001
0110
时钟T3后
0000
1011
时钟T4后
0000
0101
时钟T5后
0000
0010
时钟T6后
0000
0001
时钟T7后
0000
0000
时钟T8后
数据1011串入串出定时图：
波形形状保持不变。波形延时的时钟周期个数等于经过触发器的个数。
5.2.2通用移位寄存器具有多种功能，使用方便，常具有下列功能：
数据并行加载。
数据并行输出。
数据串行输入。
数据串行输出。
清0控制。
双向移动。
数据保持。
通用移位寄存器原理构成：
利用数据门控技术实现通用移位寄存器。
功能表 逻辑符号功能控制
S1 S2
操作
0 0
0 1
1 0
1 1
保持右移左移并行加载
5.2.3集成通用移位寄存器
在VLSI和ASIC数字系统芯片计算机辅助设计中，所用移位寄存器逻辑可自己构造或选用逻辑模块库。
用集成电路硬件实现自行设计的数字系统时，可以选用集成通用移位寄存器。
根据需要，区别选用。（单双向移位；数据、时钟禁止数据保持方式；同、异步数据加载等）。
SN7400系列标准TTL移位寄存器器件简介。
SN7491A
8位、串入串出移位寄存器。时钟正沿触发移位。串出互补输出。串入有A、B二端，可任选其一作串入数据源端口，另端作数据输入使能控制。注意到：器件的移位控制只能从外部控制其输入时钟；使数据控制线为0，输入8个时钟才可使寄存器清0。
SN74164
8位、串入、串/并出移位寄存器。时钟正沿触发移位。低电平异步清0。与SN7491A相同，串入也有A、B二端，使用方法亦同。
SN7496
5位串入、串/并出移位寄存器。时钟正沿触发移位。低电平异步清0。此器件的重要特点是具有异步予置功能。器件有5个外部予置数据输入端和1个予置使能端，当予置使能为高电平1时，为1的予置数据被置入对应触发器。注意：予置使能时，为0的予置数据不能置入对应触发器，其对应触发器此时保持不变。所以，如欲并行加载，应先行寄存器清0，再进行数据欲置。
SN74165
8位串入、串出移位寄存器。时钟正沿触发移位。无异步清0。寄存器具有并行数据输入端和并行加载功能。但要注意到，加载和移位控制是共用一个控制端口，且加载信号是负电平有效。这表明加载和移位操作是互补的。另外，寄存器的数据保持功能是采用时钟禁止方法实现的，因此器件具有单独的时钟禁止端口。
SN74179
4位串入、串/并出移位寄存器。时钟负沿触发移位。低电平异步清0。寄存器具有并行数据输入端和并行加载功能。此器件的特点是并行数据加载和数据保持都是同步型的。移位 和加载有单独控制端，移位控制优先加载。
SN74194
4位双向、串入、串/并出移位寄存器。时钟正沿触发移位。低电平异步清0。寄存器为同步并行加载，时钟禁止实现数据保持。寄存器有操作模式控制端口S0S1，控制寄存器的数据保持、左移、右移、数据并行加载四种操作。
（书页125，自学分析74194逻辑图）
5.3寄存器应用
5.3.1 寄存器应用于数据传输任何数字系统的任务都是对数据信息的传输、存储与处理。
为实现数据信息传输，须在数据发送端和接受端之间建立传输连线。
数据信息通常是按字节组织。
数据的传输分为并行与串行二种方式。
并行方式传输快捷，但需连线多，通常用于系统内部。
当系统内的逻辑模块或子系统之间距离较远，为减少连线，一般采用串行传输。例，计算机主机与键盘之间的数据交换。
为实现串行传输，数据发送端与接收端需要将数据进行并－串和串并转换。
寄存器在数据的串行与并行传输中都有重要应用。
三态寄存器用于双向数据总线传输当数字系统较为复杂时，如各逻辑模块之间的数据传输采用专用双向数据连线方式进行数据传输，随系统所含逻辑模块的增加，各模块之间连线数将会大大增加。例如，含有四个逻辑模块的系统需要有12组数据传输连线。这不仅使系统的控制变得非常复杂，而且使硬件实现时的布线也十分困难。为此，系统内部之间传输连接一般采用总线方式。
总线就是多个发端数据源和多个数据接受端共用一组数据传输连线，通过合理的电路控制实现任意二数据发端和收端的数据传输。控制方法是不让二个和二个以上的数据源同时占用共用数据连线进行数据传输。这样，各数据源的发送就必须分时进行，这是用时间代价换取了空间得益。由于系统中各逻辑模块一般采用同一个寄存器同时作为输入输出接口，所以各逻辑模块与总线的连接就是多个寄存器与总线的连接。我们称发出数据的寄存器为源寄存器，接受数据的寄存器为目的寄存器。
多寄存器之间的总线连接多路选择器
2.三态输出寄存器。
1.多路选择器实现的寄存器的总线连接。
多路选择器输出端为公共数据总线。
合理地控制S0、S1与加载信号L0、L1、L2，可以实现任意二寄存器之间的数据传输。
这种数据在总线上传输方向是单向的，称之为单向总线。
单向总线之缺陷：
1．需多组数据连线将各寄存器的数据输出连接到多路选择器。
数据传输通道中插入多路选择器会增加线路的延时。
利用三态寄存器和三态总线连接方式可克服上述缺陷。
三态寄存器就是在寄存器内的数据输出端加入三态门和增加三态使能控制信号端，并把寄存器的输出与输入相连为一组数据线。
（a）三态寄存器原理构成 （b）符号
这种结构使得通过控制寄存器的三态与加载使能信号，可使寄存器既能向共同的数据线输出数据，也能从数据线将数据输入寄存器。我们称具有这种结构寄存器的数据线为双向数据线。
将三态寄存器数据线互连接，构成三态数据总线，如下图所示。
正确地控制各三态寄存器的三态使能和加载信号，可以实现任意二寄存器之间的数据传输。也称这种总线为三态总线或双向总线。
三态总线比单向总线简捷，计算机和较大数字系统的内部一般采用三态总线互连。
注意，使用中，不能有二个源寄存器的数据同时输出到总线上。
例：具有双向数据线的寄存器SN74LS299。
8位、三态、可串/并加载双向移位寄存器。时钟正沿触发。低电平异步清0。
控制信号S0、S1，控制寄存器的保持、右移、左移、加载操作。
寄存器的输入输出数据线复用。
寄存器加载操作时，内部逻辑自动控制触发器的三态输出使能，可使数据加载操作时，外部数据的输入不与触发器的输出发生冲突。
寄存器增设三态控制信号，当其不同时为0时，各触发器的输出到数据端为三态，但并不影响寄存器的操作。当同时为0时，触发器的输出与数据输出端接通。
寄存器用于串行传输的串－并与并－串变换变换器应能按字节进行数据的发送与接收。
具有并入并出和移位功能的通用移位寄存器是实现串行传输中串－并与并－串变换的理想器件。
串－并变换器串－并变换器同步接收串入数据，每当一并行数据串行接收完毕，产生一指示信号，其功用为：
指示串行接收完毕。
用其输出并行数据。
做好后续串入数据的接收准备。
逻辑构成：（8位数据）
构造一具有并入－并出、清0及同步加载功能的9位移位寄存器。
串入S0和并入D0端短接。
构造8位标志码01111111，按序接并入数据端D1－D7。
设8位并行数据为d7d6d5d4d3d2d1d0，同步于时钟从SI端串入。并行码从Q0－Q7由高到低输出。
变换完毕指示信号为Q8低电平有效。Q8倒相后接加载端L。
工作过程：
变换起始清0，L＝/Q8=1，电路处于加载态。
第一个时钟后，串入数据第1 位d0与标志码构成的9位数据，按序同步加载置入移位寄存器，L＝/Q8=0，电路进入移位工作态。
每一时钟，寄存器接收一位新数据，原数据右移一位。经8个移位脉冲,8位并行数据被串行接收完毕，全部按序进入移位寄存器Q0－Q7。此时，并只有此时，移位寄存器的最后一位Q8的输出为0（此前8个时钟Q8均为1，因此L均为0，电路处移位工作态），L＝1，电路转加载工作态。因此Q8可作为串－并变换指示信号。
下一时钟，重复上述过程，如此循环往复。
如下表所示。
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 L
清0
1
2
3
4
5
6
7
8
0 0 0 0 0 0 0 0 0 1
d0 0 1 1 1 1 1 1 1 0
d1 d0 0 1 1 1 1 1 1 0
d2 d1 d0 1 1 1 1 1 1 0
d3 d2 d1 d0 1 1 1 1 1 0
d4 d3 d2 d1 d0 1 1 1 1 0
d5 d4 d3 d2 d1 d0 1 1 1 0
d6 d5 d4 d3 d2 d1 d0 1 1 0
d7 d6 d5 d4 d3 d2 d1 d0 0 1
并－串变换器并－串变换器将并行数据同步串行发送，每当并行数据串行发送完毕，产生一指示信号，其功用为：
指示串行发送完毕。
加载下一发送数据。
做好后续并数据的发送准备。
逻辑构成：（8位数据）
构造一具有并入－并出、清0及同步加载功能的9位移位寄存器。
串入SI接高电平1。
0与发送数据d7d6d5d4d3d2d1d0共9位按序接数据加载端D0－D8。
变换完毕指示信号(也为加载信号)。
Q8为串出端。
工作过程：
启动信号使电路进入加载态。
第一时钟后，数据0 d7d6d5d4d3d2d1d0被加载。d0输出。因此时Q0－Q6中含0，L＝0，电路进入移位态。
此后，7个时钟，发送后7位数据。
8个时钟后，8位数据发送完毕。此时，也仅此时，寄存器的前7位全为1（其它时钟期间，前7位必有0），有L＝1，因此其可作指示信号，并为加载下次发送数据做好准备。
此后，循环往复。如下表示。
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 L
1
2
3
4
5
6
7
8
0 d7 d6 d5 d4 d3 d2 d1 d0 0
1 0 d7 d6 d5 d4 d3 d2 d1 0
1 1 0 d7 d6 d5 d4 d3 d2 0
1 1 1 0 d7 d6 d5 d4 d3 0
1 1 1 1 0 d7 d6 d5 d4 0
1 1 1 1 1 0 d7 d6 d5 0
1 1 1 1 1 1 0 d7 d6 0
1 1 1 1 1 1 1 0 d7 1
5.3.2 寄存器构成串行加法器与累加器
逻辑构成及原理：（n位）
三个n位通用移位寄存器SRG（X）（加数）、SRG（Y）（被加数）、SRG（Z）（和），一个全加器（FA）和一个D触发器（进位寄存）如图连接。
将加数与被加数逐位移出相加，位和移入和寄存器，进位寄存，下位加用。N次操作完成。
工作过程：
清0（Clear）。（三寄存器、D触发器）。
加载（Load）。（加数、被加数）。
移位。（位加，位和移位存和寄存器，进位存D触发器）。
n个时钟完成二个n位二进数相加，结果寄存于和寄存器Z中。
与并行加法器相比：
串加比并加需用硬件少。串加只用一个全加器和2或3个移位寄存器，而并行加法器则需用n个全加器和辅助的进位电路，
完成n位数的相加，串加器需花费n个时钟周期，并加只用一个时钟周期。
采用那种方式要根据实际情况权衡选择。
串加器另种形式：
省去和寄存器，将结果逐位存入逐位空出的被加数寄存器中。
注意到，如将加数寄存器也省去，加数直接输入全加器，可实现串行累加。
5.3.3 用移位寄存器产生伪随机序列
在数字化电子技术的各个领域中，经常需要产生数字化的随机信号。比如，雷达性能测试中噪声的产生，通讯中的加密等。
经过深入的理论研究发现，将移位寄存器中各触发器的输出经过特定地组合逻辑加工后，再反馈接入移位寄存器的串行输入端，在同步时钟地的作用下，移位寄存器的串行与并行输出端可产生具有良好的随机特性的数字信号。
良好的随机特性是指随机信号具有尽量长的重复周期和良好的自相关特性。
用移位寄存器附加异或反馈网络可构成随机序列信号产生电路：线性反馈移位寄存器。
线性反馈移位寄存器的一般结构。
式中，Q为各级触发器的输出。C为各级的反馈系数，取值为0或1。
例：4位线性反馈移位寄存器。
当初始态为1111时，在同步时钟的作用下，Q4的输出以序列111100010011010为周期循环，周期为15个时钟周期。
其状态转移图如下。
观察发现：
除状态0000外，状态图包含了4 个触发器所有可能存在15个的状态。
在状态转移的同时每个触发器输出周期为15 ＝24－1的随机二进序列。
这是4个触发器构成线性反馈移位寄存器所能产生的最长序列，称之为M序列。由n个触发器构成的线性反馈移位寄存器产生M序列的长度为2n－1。
结论：
当线性反馈移位寄存器所含触发器的个数较多时，M序列的周期将很长。
由于序列中1和0出现的概率近似相等，且自相关函数的波形很窄，所以M序列近似随机序列，故称之为伪随机序列。
理论推算表明：
不是任意 n个触发器，都存在产生M序列的线性反馈构成；
存在M序列的线性反馈移位寄存器必须选择特定的触发器进行异或才能产生M序列；
对于给定的触发器个数n，可存在多个能产生M序列的异或反馈网络。
触发器个数n<=10可产生M序列解。
n
F
3
4
5
6
7
8
9
10
1.3,2.3。
1.4,3.4。
3.5,2.5,1.2.4.5,2.3.4.5。
1.6,1.2.5.6,2.4.6。
1.7,3.7,1.2.3.7,2.3.4.7。
1.3.5.8,1.2.3.8,2.3.4.8。
4.9,2.3.5.9,3.4.6.9。
3.10,7.10,1.3.4.10。
表中：n触发器个数。
F栏中的数字为触发器编号。
由所示编号触发器构成异或网络的线性反馈移位寄存器能产生M序列信号。例如，如用4触发器构成线性反馈移位寄存器，查表可知触发器编号为1、3和3、4。可得产生M序列的二个反馈函数，其为：
和
注意：当所有触发器状态都为0时，电路无法进入工作状态，需附加电路确保电路能自动进入工作状态。
有关线性反馈移位寄存器更详细深入的理论和应用可查阅有关资料与专著。
5.3.4 用移位寄存器产生给定序列移位寄存器附加反馈逻辑电路是构成。
称之为反馈移存型序列发生器。
设计过程：
根据欲产生序列确定构成移位寄存器的触发器个数。
导出电路的状态转换表。
求得反馈电路逻辑表达式。
画出逻辑图。
举例：
用反馈移存型序列发生器产生给定序列10111000，最右先出。
解：1.触发器个数（移位寄存器级数）。
序列周期为p＝8，电路应有8种状态，触发器个数n应满足2n>=p,所以n＝3。
2.导出带第一级触发器激励的移位寄存器状态转换表。
00010111000
序号
F
Q1Q2Q3
1
2
3
4
5
6
7
8
1
1
1
0
1
0
0
0
000
100
110
111
011
101
010
001
3．求F逻辑表达式。
Q2 Q3
Q1
00 01 11 10
0
1
0 1 0
1 0 0 1
4.逻辑图。
讨论：
因电路所有可能存在的8 个状态均出现在工作环中，不存在启动问题。
对于有些给定序列，用此法求激励函数时，会发现同一状态需二种不同激励，无法求激励函数。这是因为这种电路结构对于某些给定序列，电路状态有限而造成的。遇到这种情况，可以通过增加寄存器个数的办法解决。
5.3.5 用寄存器构成计数器用移位寄存器也可构成多种形式的计数器，这部分内容在计数器章节中再予以介绍。
重要的时序电路模块（SEQUENTIAL CIRCUIT MODELS）是构成数字系统和计算机的重要组成部分，主要是寄存器和计数器。
寄存器常用于数字系统中数据的暂存和传输。计数器除用于计数外，还对时序电路操作序列的跟踪和控制发挥重要作用。它们同时都是构成CPU的重要基础模块。
通用时序电路模块由门电路与触发器组合构成，其特点是由多个或多级相同的单元电路构成。
这些模块可用于构造标准的TTL器件，也可作为VLSI设计库中的功能块。
5.1 寄存器 (Registers)
用于数据存储。可用各类触发器构成。
n位数据寄存器需用n个触发器。
寄存器必须附加组合逻辑电路以实现数据的保持、更新和移动。
5.1.1寄存器的输入与输出寄存器加载（loading）：并行或串行。
寄存器数据输出：并行和串行。并行输出寄存器所存数据可同时访问，而串行输出一次只能访问最低或最高位一位。
寄存器与寄存器外部的数据交换四种型式：并入并出；串入串出；并入串出；串入并出。串行数据操作须花费多个时钟周期，但只须一条数据传输线，并行数据操作只须一个时钟周期，但需要多条数据传输线。
5.1.2寄存器逻辑原理构成可以用任何类型触发器构成寄存器。
例：图5.1
D触发器构成。
并入并出。
共同时钟端，正沿触发加载数据。
外部清0控制信号：低有效，异步。
将控制信号和时钟信号合理配合使用，可根据所需对寄存器进行数据并行加载和置0操作符号表示图5.1(b)。
图5.1 n位寄存器构成逻辑原理图
5.1.3寄存器的并行加载寄存器加载控制(Load)：时钟门控;数据门控。
时钟门控:加载控制信号控制触发器同步时钟输入。图5.1（c）所示。
时钟门控的定时图如图5.1(d)所示。
时钟门控缺陷：
1．加载控制信号的改变必须限制在时钟的高电平期间（可靠）；
2．控制时钟使各触发器的时钟不同步，影响同步时序电路的系统工作。
推荐采用数据门控。
数据门控构成:图5.2。
图5.2 数据门控型加载控制n位寄存器数据门控是对触发器输入数据源进行控制。
例中加载信号控制外部输入数据和触发器原来存储数据二数据源对触发器数据端的接入。在触发脉冲的作用下，加载信号选择接入外部数据，寄存器执行加载新数据操作；选择接入触发器原存储数据，执行数据保持操作。
移位寄存器 (Shift Registers)
寄存器中触发器级连，在共同时钟作用下数据横向移动。
级连方式：左移；右移；双向。
数据可串入串出。
移位寄存器的触发器必须是边沿型。
5.2.1移位寄存器逻辑原理构成例：SR触发器、n位、右移、串入串出。
SO：数据串行输出端，
A、B：任选其一作数据控制，另一作串行数据输入。
输入（Tn）
A B
输出（Tn＋n）
SO
H H
H L
L
L
H
L
L
L
功能表
AB其一为0，作为数据输入的另一端数据输入被屏蔽，在n个时钟后，SO为0。
AB其一为1，在n个时钟后，SO端为另端数据。
例：1011串入串出4位移位寄存器过程。（补0）
串入数据
Q1Q2Q3Q4
时钟
1011
0000
初始
0101
1000
时钟T1后
0010
1100
时钟T2后
0001
0110
时钟T3后
0000
1011
时钟T4后
0000
0101
时钟T5后
0000
0010
时钟T6后
0000
0001
时钟T7后
0000
0000
时钟T8后
数据1011串入串出定时图：
波形形状保持不变。波形延时的时钟周期个数等于经过触发器的个数。
5.2.2通用移位寄存器具有多种功能，使用方便，常具有下列功能：
数据并行加载。
数据并行输出。
数据串行输入。
数据串行输出。
清0控制。
双向移动。
数据保持。
通用移位寄存器原理构成：
利用数据门控技术实现通用移位寄存器。
功能表 逻辑符号功能控制
S1 S2
操作
0 0
0 1
1 0
1 1
保持右移左移并行加载
5.2.3集成通用移位寄存器
在VLSI和ASIC数字系统芯片计算机辅助设计中，所用移位寄存器逻辑可自己构造或选用逻辑模块库。
用集成电路硬件实现自行设计的数字系统时，可以选用集成通用移位寄存器。
根据需要，区别选用。（单双向移位；数据、时钟禁止数据保持方式；同、异步数据加载等）。
SN7400系列标准TTL移位寄存器器件简介。
SN7491A
8位、串入串出移位寄存器。时钟正沿触发移位。串出互补输出。串入有A、B二端，可任选其一作串入数据源端口，另端作数据输入使能控制。注意到：器件的移位控制只能从外部控制其输入时钟；使数据控制线为0，输入8个时钟才可使寄存器清0。
SN74164
8位、串入、串/并出移位寄存器。时钟正沿触发移位。低电平异步清0。与SN7491A相同，串入也有A、B二端，使用方法亦同。
SN7496
5位串入、串/并出移位寄存器。时钟正沿触发移位。低电平异步清0。此器件的重要特点是具有异步予置功能。器件有5个外部予置数据输入端和1个予置使能端，当予置使能为高电平1时，为1的予置数据被置入对应触发器。注意：予置使能时，为0的予置数据不能置入对应触发器，其对应触发器此时保持不变。所以，如欲并行加载，应先行寄存器清0，再进行数据欲置。
SN74165
8位串入、串出移位寄存器。时钟正沿触发移位。无异步清0。寄存器具有并行数据输入端和并行加载功能。但要注意到，加载和移位控制是共用一个控制端口，且加载信号是负电平有效。这表明加载和移位操作是互补的。另外，寄存器的数据保持功能是采用时钟禁止方法实现的，因此器件具有单独的时钟禁止端口。
SN74179
4位串入、串/并出移位寄存器。时钟负沿触发移位。低电平异步清0。寄存器具有并行数据输入端和并行加载功能。此器件的特点是并行数据加载和数据保持都是同步型的。移位 和加载有单独控制端，移位控制优先加载。
SN74194
4位双向、串入、串/并出移位寄存器。时钟正沿触发移位。低电平异步清0。寄存器为同步并行加载，时钟禁止实现数据保持。寄存器有操作模式控制端口S0S1，控制寄存器的数据保持、左移、右移、数据并行加载四种操作。
（书页125，自学分析74194逻辑图）
5.3寄存器应用
5.3.1 寄存器应用于数据传输任何数字系统的任务都是对数据信息的传输、存储与处理。
为实现数据信息传输，须在数据发送端和接受端之间建立传输连线。
数据信息通常是按字节组织。
数据的传输分为并行与串行二种方式。
并行方式传输快捷，但需连线多，通常用于系统内部。
当系统内的逻辑模块或子系统之间距离较远，为减少连线，一般采用串行传输。例，计算机主机与键盘之间的数据交换。
为实现串行传输，数据发送端与接收端需要将数据进行并－串和串并转换。
寄存器在数据的串行与并行传输中都有重要应用。
三态寄存器用于双向数据总线传输当数字系统较为复杂时，如各逻辑模块之间的数据传输采用专用双向数据连线方式进行数据传输，随系统所含逻辑模块的增加，各模块之间连线数将会大大增加。例如，含有四个逻辑模块的系统需要有12组数据传输连线。这不仅使系统的控制变得非常复杂，而且使硬件实现时的布线也十分困难。为此，系统内部之间传输连接一般采用总线方式。
总线就是多个发端数据源和多个数据接受端共用一组数据传输连线，通过合理的电路控制实现任意二数据发端和收端的数据传输。控制方法是不让二个和二个以上的数据源同时占用共用数据连线进行数据传输。这样，各数据源的发送就必须分时进行，这是用时间代价换取了空间得益。由于系统中各逻辑模块一般采用同一个寄存器同时作为输入输出接口，所以各逻辑模块与总线的连接就是多个寄存器与总线的连接。我们称发出数据的寄存器为源寄存器，接受数据的寄存器为目的寄存器。
多寄存器之间的总线连接多路选择器
2.三态输出寄存器。
1.多路选择器实现的寄存器的总线连接。
多路选择器输出端为公共数据总线。
合理地控制S0、S1与加载信号L0、L1、L2，可以实现任意二寄存器之间的数据传输。
这种数据在总线上传输方向是单向的，称之为单向总线。
单向总线之缺陷：
1．需多组数据连线将各寄存器的数据输出连接到多路选择器。
数据传输通道中插入多路选择器会增加线路的延时。
利用三态寄存器和三态总线连接方式可克服上述缺陷。
三态寄存器就是在寄存器内的数据输出端加入三态门和增加三态使能控制信号端，并把寄存器的输出与输入相连为一组数据线。
（a）三态寄存器原理构成 （b）符号
这种结构使得通过控制寄存器的三态与加载使能信号，可使寄存器既能向共同的数据线输出数据，也能从数据线将数据输入寄存器。我们称具有这种结构寄存器的数据线为双向数据线。
将三态寄存器数据线互连接，构成三态数据总线，如下图所示。
正确地控制各三态寄存器的三态使能和加载信号，可以实现任意二寄存器之间的数据传输。也称这种总线为三态总线或双向总线。
三态总线比单向总线简捷，计算机和较大数字系统的内部一般采用三态总线互连。
注意，使用中，不能有二个源寄存器的数据同时输出到总线上。
例：具有双向数据线的寄存器SN74LS299。
8位、三态、可串/并加载双向移位寄存器。时钟正沿触发。低电平异步清0。
控制信号S0、S1，控制寄存器的保持、右移、左移、加载操作。
寄存器的输入输出数据线复用。
寄存器加载操作时，内部逻辑自动控制触发器的三态输出使能，可使数据加载操作时，外部数据的输入不与触发器的输出发生冲突。
寄存器增设三态控制信号，当其不同时为0时，各触发器的输出到数据端为三态，但并不影响寄存器的操作。当同时为0时，触发器的输出与数据输出端接通。
寄存器用于串行传输的串－并与并－串变换变换器应能按字节进行数据的发送与接收。
具有并入并出和移位功能的通用移位寄存器是实现串行传输中串－并与并－串变换的理想器件。
串－并变换器串－并变换器同步接收串入数据，每当一并行数据串行接收完毕，产生一指示信号，其功用为：
指示串行接收完毕。
用其输出并行数据。
做好后续串入数据的接收准备。
逻辑构成：（8位数据）
构造一具有并入－并出、清0及同步加载功能的9位移位寄存器。
串入S0和并入D0端短接。
构造8位标志码01111111，按序接并入数据端D1－D7。
设8位并行数据为d7d6d5d4d3d2d1d0，同步于时钟从SI端串入。并行码从Q0－Q7由高到低输出。
变换完毕指示信号为Q8低电平有效。Q8倒相后接加载端L。
工作过程：
变换起始清0，L＝/Q8=1，电路处于加载态。
第一个时钟后，串入数据第1 位d0与标志码构成的9位数据，按序同步加载置入移位寄存器，L＝/Q8=0，电路进入移位工作态。
每一时钟，寄存器接收一位新数据，原数据右移一位。经8个移位脉冲,8位并行数据被串行接收完毕，全部按序进入移位寄存器Q0－Q7。此时，并只有此时，移位寄存器的最后一位Q8的输出为0（此前8个时钟Q8均为1，因此L均为0，电路处移位工作态），L＝1，电路转加载工作态。因此Q8可作为串－并变换指示信号。
下一时钟，重复上述过程，如此循环往复。
如下表所示。
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 L
清0
1
2
3
4
5
6
7
8
0 0 0 0 0 0 0 0 0 1
d0 0 1 1 1 1 1 1 1 0
d1 d0 0 1 1 1 1 1 1 0
d2 d1 d0 1 1 1 1 1 1 0
d3 d2 d1 d0 1 1 1 1 1 0
d4 d3 d2 d1 d0 1 1 1 1 0
d5 d4 d3 d2 d1 d0 1 1 1 0
d6 d5 d4 d3 d2 d1 d0 1 1 0
d7 d6 d5 d4 d3 d2 d1 d0 0 1
并－串变换器并－串变换器将并行数据同步串行发送，每当并行数据串行发送完毕，产生一指示信号，其功用为：
指示串行发送完毕。
加载下一发送数据。
做好后续并数据的发送准备。
逻辑构成：（8位数据）
构造一具有并入－并出、清0及同步加载功能的9位移位寄存器。
串入SI接高电平1。
0与发送数据d7d6d5d4d3d2d1d0共9位按序接数据加载端D0－D8。
变换完毕指示信号(也为加载信号)。
Q8为串出端。
工作过程：
启动信号使电路进入加载态。
第一时钟后，数据0 d7d6d5d4d3d2d1d0被加载。d0输出。因此时Q0－Q6中含0，L＝0，电路进入移位态。
此后，7个时钟，发送后7位数据。
8个时钟后，8位数据发送完毕。此时，也仅此时，寄存器的前7位全为1（其它时钟期间，前7位必有0），有L＝1，因此其可作指示信号，并为加载下次发送数据做好准备。
此后，循环往复。如下表示。
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 L
1
2
3
4
5
6
7
8
0 d7 d6 d5 d4 d3 d2 d1 d0 0
1 0 d7 d6 d5 d4 d3 d2 d1 0
1 1 0 d7 d6 d5 d4 d3 d2 0
1 1 1 0 d7 d6 d5 d4 d3 0
1 1 1 1 0 d7 d6 d5 d4 0
1 1 1 1 1 0 d7 d6 d5 0
1 1 1 1 1 1 0 d7 d6 0
1 1 1 1 1 1 1 0 d7 1
5.3.2 寄存器构成串行加法器与累加器
逻辑构成及原理：（n位）
三个n位通用移位寄存器SRG（X）（加数）、SRG（Y）（被加数）、SRG（Z）（和），一个全加器（FA）和一个D触发器（进位寄存）如图连接。
将加数与被加数逐位移出相加，位和移入和寄存器，进位寄存，下位加用。N次操作完成。
工作过程：
清0（Clear）。（三寄存器、D触发器）。
加载（Load）。（加数、被加数）。
移位。（位加，位和移位存和寄存器，进位存D触发器）。
n个时钟完成二个n位二进数相加，结果寄存于和寄存器Z中。
与并行加法器相比：
串加比并加需用硬件少。串加只用一个全加器和2或3个移位寄存器，而并行加法器则需用n个全加器和辅助的进位电路，
完成n位数的相加，串加器需花费n个时钟周期，并加只用一个时钟周期。
采用那种方式要根据实际情况权衡选择。
串加器另种形式：
省去和寄存器，将结果逐位存入逐位空出的被加数寄存器中。
注意到，如将加数寄存器也省去，加数直接输入全加器，可实现串行累加。
5.3.3 用移位寄存器产生伪随机序列
在数字化电子技术的各个领域中，经常需要产生数字化的随机信号。比如，雷达性能测试中噪声的产生，通讯中的加密等。
经过深入的理论研究发现，将移位寄存器中各触发器的输出经过特定地组合逻辑加工后，再反馈接入移位寄存器的串行输入端，在同步时钟地的作用下，移位寄存器的串行与并行输出端可产生具有良好的随机特性的数字信号。
良好的随机特性是指随机信号具有尽量长的重复周期和良好的自相关特性。
用移位寄存器附加异或反馈网络可构成随机序列信号产生电路：线性反馈移位寄存器。
线性反馈移位寄存器的一般结构。
式中，Q为各级触发器的输出。C为各级的反馈系数，取值为0或1。
例：4位线性反馈移位寄存器。
当初始态为1111时，在同步时钟的作用下，Q4的输出以序列111100010011010为周期循环，周期为15个时钟周期。
其状态转移图如下。
观察发现：
除状态0000外，状态图包含了4 个触发器所有可能存在15个的状态。
在状态转移的同时每个触发器输出周期为15 ＝24－1的随机二进序列。
这是4个触发器构成线性反馈移位寄存器所能产生的最长序列，称之为M序列。由n个触发器构成的线性反馈移位寄存器产生M序列的长度为2n－1。
结论：
当线性反馈移位寄存器所含触发器的个数较多时，M序列的周期将很长。
由于序列中1和0出现的概率近似相等，且自相关函数的波形很窄，所以M序列近似随机序列，故称之为伪随机序列。
理论推算表明：
不是任意 n个触发器，都存在产生M序列的线性反馈构成；
存在M序列的线性反馈移位寄存器必须选择特定的触发器进行异或才能产生M序列；
对于给定的触发器个数n，可存在多个能产生M序列的异或反馈网络。
触发器个数n<=10可产生M序列解。
n
F
3
4
5
6
7
8
9
10
1.3,2.3。
1.4,3.4。
3.5,2.5,1.2.4.5,2.3.4.5。
1.6,1.2.5.6,2.4.6。
1.7,3.7,1.2.3.7,2.3.4.7。
1.3.5.8,1.2.3.8,2.3.4.8。
4.9,2.3.5.9,3.4.6.9。
3.10,7.10,1.3.4.10。
表中：n触发器个数。
F栏中的数字为触发器编号。
由所示编号触发器构成异或网络的线性反馈移位寄存器能产生M序列信号。例如，如用4触发器构成线性反馈移位寄存器，查表可知触发器编号为1、3和3、4。可得产生M序列的二个反馈函数，其为：
和
注意：当所有触发器状态都为0时，电路无法进入工作状态，需附加电路确保电路能自动进入工作状态。
有关线性反馈移位寄存器更详细深入的理论和应用可查阅有关资料与专著。
5.3.4 用移位寄存器产生给定序列移位寄存器附加反馈逻辑电路是构成。
称之为反馈移存型序列发生器。
设计过程：
根据欲产生序列确定构成移位寄存器的触发器个数。
导出电路的状态转换表。
求得反馈电路逻辑表达式。
画出逻辑图。
举例：
用反馈移存型序列发生器产生给定序列10111000，最右先出。
解：1.触发器个数（移位寄存器级数）。
序列周期为p＝8，电路应有8种状态，触发器个数n应满足2n>=p,所以n＝3。
2.导出带第一级触发器激励的移位寄存器状态转换表。
00010111000
序号
F
Q1Q2Q3
1
2
3
4
5
6
7
8
1
1
1
0
1
0
0
0
000
100
110
111
011
101
010
001
3．求F逻辑表达式。
Q2 Q3
Q1
00 01 11 10
0
1
0 1 0
1 0 0 1
4.逻辑图。
讨论：
因电路所有可能存在的8 个状态均出现在工作环中，不存在启动问题。
对于有些给定序列，用此法求激励函数时，会发现同一状态需二种不同激励，无法求激励函数。这是因为这种电路结构对于某些给定序列，电路状态有限而造成的。遇到这种情况，可以通过增加寄存器个数的办法解决。
5.3.5 用寄存器构成计数器用移位寄存器也可构成多种形式的计数器，这部分内容在计数器章节中再予以介绍。
