第5章 通用时序电路模块及应用
5.4 计数器计数器是按预定状态序列变化以表征触发时钟脉冲输入个数的时序逻辑模块。
计数器主要由触发器构成，附加逻辑除使触发器按预定状态序列变化，还使计数器具有清0、使能、加载等功能。
在数据的寄存上寄存器与计数器相似。寄存器着重于数据的存储与操作，计数器强调数据序列变化，其在数字系统的操作控制方面有重要应用。
计数器的输入时钟：1.时钟源;2.其它脉冲源。间隔可相等或随机。
同步计数器：其触发器具有共同时钟，
异步计数器。其部分或全部触发器不具有共同时钟，一般来自其它触发器输出跳变。
计数器状态改变主要取决于计数器的当前状态。
按状态序列变化规律，计数器可分为二进制和非二进制计数器。
5.4.1异步二进制计数器二进制计数器：状态按二进制数序列变化。
计数范围：决定于触发器个数，n个触发器构成计数器可二进计数0－2n－1。
加减法计数器：计数序列二进增加或减少。
例：4位二进加减计数器。
计数序列：
加计数
Q3Q2Q1Q0
十进数
减计数
Q3Q2Q1Q0
0
0 0 0 0
0
1 1 1 1
15
1
0 0 0 1
1
1 1 1 0
14
2
0 0 1 0
2
1 1 0 1
13
3
0 0 1 1
3
1 1 0 0
12
4
0 1 0 0
4
1 0 1 1
11
5
0 1 0 1
5
1 0 1 0
10
6
0 1 1 0
6
1 0 0 1
9
7
0 1 1 1
7
1 0 0 0
8
8
1 0 0 0
8
0 1 1 1
7
9
1 0 0 1
9
0 1 1 0
6
10
1 0 1 0
10
0 1 0 1
5
11
1 0 1 1
11
0 1 0 0
4
12
1 1 0 0
12
0 0 1 1
3
13
1 1 0 1
13
0 0 1 0
2
14
1 1 1 0
14
0 0 0 1
1
15
1 1 1 1
15
0 0 0 0
0
二进加计数序列特点：同步于计数脉冲，最低位Q0状态每次改变；其余各位状态改变在其相邻低位1变0时发生。
异步二进加法计数构成：利用序列变化特点，用触发器级连构成。
例：用负沿JK触发器构成4位二进异步加法计数器。
JK端均接1，每个时钟负沿触发器都翻转。
第一级每个时钟都发生翻转。
以后各级相邻低位由1变0时翻转。
波形图：
二进计数特点：每级触发器的翻转周期是相邻低一级二倍，或者说翻转频率是相邻低一级1/2。二进计数器可做分频器，每增加一级，触发器输出脉冲频率降低一倍。
例：用正沿D触发器构成4位二进异步加法计数器。(自行分析工作原理)
二进减计数构成：
二进减计数序列特点：同步于计数脉冲，最低位Q0状态每次改变；其余各位状态改变在其相邻低位0变1时发生。
异步二进减法计数构成：利用序列变化特点，用触发器级连构成。（自行分析）
思考：用D触发器构成异步二进减计数器。
波动计数器（ripple counter）
异步计数器之另称。因随时钟脉连续输入，各触发器的翻转由低位向高位传递进行，如塘中水波的波动传播而得称。
波动计数器的优点：逻辑规范，电路简单，功耗低。
波动计数器的缺陷：延时大且不固定。
采用同步时序逻辑的计数器可克服波动计数器之缺陷。
5.4.2 同步二进制加法计数器同步计数器所有触发器被时钟同时触发，计数速度快。
可按同步时序电路设计步骤同步计数器。
同步二进加计数器直接构成：
二进加法计数序列特点：每位状态改变均在所有低位同时为1时发生。
根据序列特点，首先构造激励为1触发翻转的触发器。再构造前级状态同时为1输出为1的一组逻辑按序接入对应触发器激励端。
例：用JK触发器构成同步二进加计数器。
JK触发器JK端短接构成激励为1触发翻转的触发器。
加入使能信号EN，各触发器的激励函数为：
触发器激励函数通用形式：
逻辑构成：
输出CO用于多模块级联，构成更多位数计数器。
使能EN控制计数。EN＝1，计数；EN＝0，停止计数。
两种激励方式：并行；串行。二方式功能相同。串行方式逻辑简单、规则，易于多级构造，但延时大，速度慢。并行方式复杂，工作速度快。
思考：用D触发器构成同步二进加计数器。
5.4.3同步二进制减法计数器
直接构成：
二进加法计数序列特点：每位状态改变均在所有低位同时为0时发生。
根据序列特点，首先构造激励为1触发翻转的触发器。再构造前级状态同时为0输出为1的一组逻辑按序接入对应触发器激励端。
激励函数：
触发器激励函数通用形式：
加法与减法计数触发器激励函数表达式的形式完全相同，只是函数中的变量Q替换为 。
只要加法计数逻辑图中输入激励信号产生电路的状态变量Q均替换为，便转换为减法计数逻辑。
也存在串行和并行激励二种形式。
逻辑图：（略）
5.4.4加减计数器构成原理：
构造激励为1触发翻转的触发器；
同时产生触发器加和减的激励信号；
控制选择其一接触发器激励端。
5.4.5计数器的加载
二种加载方式：
异步方式：加载使能，不管计数器原处何状态，并行数据即刻加载。
同步方式：加载使能，计数器进入加载状态，在下一同步时钟到来时，并行数据加载。
异步加载：
计数器所含触发器必须有数据直接置入功能。
加载电路逻辑单独构成，不与计数器的其它逻辑相混。
例,
同步加载：
控制触发器激励端接入数据。加载使能，
加载数据接入，加载非使能，其他信号接入激励端。
例：
L＝1，加载；
L＝0，由计数使能控制。
5.4.6 非二进制计数器状态变化不按二进制数序列或可重复状态数不为2 n。
模N（Modulo-N）计数器：重复状态数为N的计数器，也叫除N计数器。其状态序列可以是二进的，也可是任意的。
二进制计数器的模N＝2 n。（n等于所含触发器的级数）
在数字系统的很多方面得到应用。
同步十进制（BCD）计数器模10计数器。
状态按二－十进制（BCD）码序改变。
广泛应用。
可按时序电路的设计步骤构造同步BCD计数器。
例：设计一同步十进加减计数器。计数器有使能、加减控制、进位输出。
解：设：使能E：E＝1，计数；E＝0，保持。
加减X：X＝1，加；X＝0，减。
状态指示C。加：1001时C＝1。
减：0000时C＝1。
用D触发器实现。
PS
Q4 Q3 Q2 Q1
NS(XE)
00 (保持) 01 （减） 10 （保持） 11 （加）
Q4 Q3 Q2 Q1 Q4 Q3 Q2 Q1 C Q4 Q3 Q2 Q1 Q4 Q3 Q2 Q1 C
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
00000
00010
00100
00110
01000
01010
01100
01110
10000
10010
1001 1
0000 0
0001 0
0010 0
0011 0
0100 0
0101 0
0110 0
0111 0
1000 0
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
0001 0
0010 0
0011 0
0100 0
0101 0
0110 0
0111 0
1000 0
1001 0
0000 1
状态转换表：
导出激励函数：
选用D触发器
将变量按为序排列，其对十进取值即为激励函数应纳入最小项编号。
例，＝，＝1，则编号31为应包含之最小项。
可得：
由于不出现计数10----15的情况，所以其对应项为任意项d：
表达式化简：
6变量卡诺图化简。注意利用任意项。
画逻辑图。（略）
注意到：用不同类型触发器设计所花费硬件代价不同。采用JK触发器所得激励端电路结构较为简单。这是因为，触发器的4种状态改变其JK所需激励中只有一种为1，二种为任意项，自然卡诺图画简结果简单。但激励端多一倍。
用带异步清0的二进计数器构成模N计数器
构成原理：将具有异步清0功能的二进计数器输出增加状态检测逻辑，当其检测到计数器状态到达N时，检测输出强迫计数器异步清0，使计数器在0－(N-1)之间循环计数。
逻辑图构成：
例：利用异步清0模11计数器。
讨论：
模N与级数n之间的关系为：
< N <
缺陷：有毛刺。
因为计数器必须必须经过并不需要的暂态
N＋1态n才能有检测输出，从而产生清0信号。
毛刺不仅会引起计数的不可靠，在有些数字系统中不能容忍其存在。
利用同步清0方法可以克服这个缺陷。
用带同步清0的二进计数器构成模N计数器
构成原理：与用异步清0的二进计数器构成模N计数器原理相同，不同点是逻辑检测值为N－1。当状态为N—1时，检测逻辑使计数器进入同步清 0 操作状态，下一个时钟使计数器返回0态，实现模N计数。
例：利用同步清0模11计数器。
用同步加载构成模N计数器
加载信号也可用逻辑产生。
模N值取决于计数器工作环中加载态和检测态之间的状态数（包括加载态和检测态）。
利用加载数据的改变，这种方案可构可控变模计数器。
5.4 计数器计数器是按预定状态序列变化以表征触发时钟脉冲输入个数的时序逻辑模块。
计数器主要由触发器构成，附加逻辑除使触发器按预定状态序列变化，还使计数器具有清0、使能、加载等功能。
在数据的寄存上寄存器与计数器相似。寄存器着重于数据的存储与操作，计数器强调数据序列变化，其在数字系统的操作控制方面有重要应用。
计数器的输入时钟：1.时钟源;2.其它脉冲源。间隔可相等或随机。
同步计数器：其触发器具有共同时钟，
异步计数器。其部分或全部触发器不具有共同时钟，一般来自其它触发器输出跳变。
计数器状态改变主要取决于计数器的当前状态。
按状态序列变化规律，计数器可分为二进制和非二进制计数器。
5.4.1异步二进制计数器二进制计数器：状态按二进制数序列变化。
计数范围：决定于触发器个数，n个触发器构成计数器可二进计数0－2n－1。
加减法计数器：计数序列二进增加或减少。
例：4位二进加减计数器。
计数序列：
加计数
Q3Q2Q1Q0
十进数
减计数
Q3Q2Q1Q0
0
0 0 0 0
0
1 1 1 1
15
1
0 0 0 1
1
1 1 1 0
14
2
0 0 1 0
2
1 1 0 1
13
3
0 0 1 1
3
1 1 0 0
12
4
0 1 0 0
4
1 0 1 1
11
5
0 1 0 1
5
1 0 1 0
10
6
0 1 1 0
6
1 0 0 1
9
7
0 1 1 1
7
1 0 0 0
8
8
1 0 0 0
8
0 1 1 1
7
9
1 0 0 1
9
0 1 1 0
6
10
1 0 1 0
10
0 1 0 1
5
11
1 0 1 1
11
0 1 0 0
4
12
1 1 0 0
12
0 0 1 1
3
13
1 1 0 1
13
0 0 1 0
2
14
1 1 1 0
14
0 0 0 1
1
15
1 1 1 1
15
0 0 0 0
0
二进加计数序列特点：同步于计数脉冲，最低位Q0状态每次改变；其余各位状态改变在其相邻低位1变0时发生。
异步二进加法计数构成：利用序列变化特点，用触发器级连构成。
例：用负沿JK触发器构成4位二进异步加法计数器。
JK端均接1，每个时钟负沿触发器都翻转。
第一级每个时钟都发生翻转。
以后各级相邻低位由1变0时翻转。
波形图：
二进计数特点：每级触发器的翻转周期是相邻低一级二倍，或者说翻转频率是相邻低一级1/2。二进计数器可做分频器，每增加一级，触发器输出脉冲频率降低一倍。
例：用正沿D触发器构成4位二进异步加法计数器。(自行分析工作原理)
二进减计数构成：
二进减计数序列特点：同步于计数脉冲，最低位Q0状态每次改变；其余各位状态改变在其相邻低位0变1时发生。
异步二进减法计数构成：利用序列变化特点，用触发器级连构成。（自行分析）
思考：用D触发器构成异步二进减计数器。
波动计数器（ripple counter）
异步计数器之另称。因随时钟脉连续输入，各触发器的翻转由低位向高位传递进行，如塘中水波的波动传播而得称。
波动计数器的优点：逻辑规范，电路简单，功耗低。
波动计数器的缺陷：延时大且不固定。
采用同步时序逻辑的计数器可克服波动计数器之缺陷。
5.4.2 同步二进制加法计数器同步计数器所有触发器被时钟同时触发，计数速度快。
可按同步时序电路设计步骤同步计数器。
同步二进加计数器直接构成：
二进加法计数序列特点：每位状态改变均在所有低位同时为1时发生。
根据序列特点，首先构造激励为1触发翻转的触发器。再构造前级状态同时为1输出为1的一组逻辑按序接入对应触发器激励端。
例：用JK触发器构成同步二进加计数器。
JK触发器JK端短接构成激励为1触发翻转的触发器。
加入使能信号EN，各触发器的激励函数为：
触发器激励函数通用形式：
逻辑构成：
输出CO用于多模块级联，构成更多位数计数器。
使能EN控制计数。EN＝1，计数；EN＝0，停止计数。
两种激励方式：并行；串行。二方式功能相同。串行方式逻辑简单、规则，易于多级构造，但延时大，速度慢。并行方式复杂，工作速度快。
思考：用D触发器构成同步二进加计数器。
5.4.3同步二进制减法计数器
直接构成：
二进加法计数序列特点：每位状态改变均在所有低位同时为0时发生。
根据序列特点，首先构造激励为1触发翻转的触发器。再构造前级状态同时为0输出为1的一组逻辑按序接入对应触发器激励端。
激励函数：
触发器激励函数通用形式：
加法与减法计数触发器激励函数表达式的形式完全相同，只是函数中的变量Q替换为 。
只要加法计数逻辑图中输入激励信号产生电路的状态变量Q均替换为，便转换为减法计数逻辑。
也存在串行和并行激励二种形式。
逻辑图：（略）
5.4.4加减计数器构成原理：
构造激励为1触发翻转的触发器；
同时产生触发器加和减的激励信号；
控制选择其一接触发器激励端。
5.4.5计数器的加载
二种加载方式：
异步方式：加载使能，不管计数器原处何状态，并行数据即刻加载。
同步方式：加载使能，计数器进入加载状态，在下一同步时钟到来时，并行数据加载。
异步加载：
计数器所含触发器必须有数据直接置入功能。
加载电路逻辑单独构成，不与计数器的其它逻辑相混。
例,
同步加载：
控制触发器激励端接入数据。加载使能，
加载数据接入，加载非使能，其他信号接入激励端。
例：
L＝1，加载；
L＝0，由计数使能控制。
5.4.6 非二进制计数器状态变化不按二进制数序列或可重复状态数不为2 n。
模N（Modulo-N）计数器：重复状态数为N的计数器，也叫除N计数器。其状态序列可以是二进的，也可是任意的。
二进制计数器的模N＝2 n。（n等于所含触发器的级数）
在数字系统的很多方面得到应用。
同步十进制（BCD）计数器模10计数器。
状态按二－十进制（BCD）码序改变。
广泛应用。
可按时序电路的设计步骤构造同步BCD计数器。
例：设计一同步十进加减计数器。计数器有使能、加减控制、进位输出。
解：设：使能E：E＝1，计数；E＝0，保持。
加减X：X＝1，加；X＝0，减。
状态指示C。加：1001时C＝1。
减：0000时C＝1。
用D触发器实现。
PS
Q4 Q3 Q2 Q1
NS(XE)
00 (保持) 01 （减） 10 （保持） 11 （加）
Q4 Q3 Q2 Q1 Q4 Q3 Q2 Q1 C Q4 Q3 Q2 Q1 Q4 Q3 Q2 Q1 C
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
00000
00010
00100
00110
01000
01010
01100
01110
10000
10010
1001 1
0000 0
0001 0
0010 0
0011 0
0100 0
0101 0
0110 0
0111 0
1000 0
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
0001 0
0010 0
0011 0
0100 0
0101 0
0110 0
0111 0
1000 0
1001 0
0000 1
状态转换表：
导出激励函数：
选用D触发器
将变量按为序排列，其对十进取值即为激励函数应纳入最小项编号。
例，＝，＝1，则编号31为应包含之最小项。
可得：
由于不出现计数10----15的情况，所以其对应项为任意项d：
表达式化简：
6变量卡诺图化简。注意利用任意项。
画逻辑图。（略）
注意到：用不同类型触发器设计所花费硬件代价不同。采用JK触发器所得激励端电路结构较为简单。这是因为，触发器的4种状态改变其JK所需激励中只有一种为1，二种为任意项，自然卡诺图画简结果简单。但激励端多一倍。
用带异步清0的二进计数器构成模N计数器
构成原理：将具有异步清0功能的二进计数器输出增加状态检测逻辑，当其检测到计数器状态到达N时，检测输出强迫计数器异步清0，使计数器在0－(N-1)之间循环计数。
逻辑图构成：
例：利用异步清0模11计数器。
讨论：
模N与级数n之间的关系为：
< N <
缺陷：有毛刺。
因为计数器必须必须经过并不需要的暂态
N＋1态n才能有检测输出，从而产生清0信号。
毛刺不仅会引起计数的不可靠，在有些数字系统中不能容忍其存在。
利用同步清0方法可以克服这个缺陷。
用带同步清0的二进计数器构成模N计数器
构成原理：与用异步清0的二进计数器构成模N计数器原理相同，不同点是逻辑检测值为N－1。当状态为N—1时，检测逻辑使计数器进入同步清 0 操作状态，下一个时钟使计数器返回0态，实现模N计数。
例：利用同步清0模11计数器。
用同步加载构成模N计数器
加载信号也可用逻辑产生。
模N值取决于计数器工作环中加载态和检测态之间的状态数（包括加载态和检测态）。
利用加载数据的改变，这种方案可构可控变模计数器。
