第四章 组合逻辑电路
* 逻辑门 电路 的逻辑符号及逻辑函数的实现
1、简单逻辑门电路实现 "与 ","或 ","非 "三种基本运算的门电路称为简单门电路。
F
A B
&
(a)
F
A B
1
(b)
F
A
1
(c)
高电平：＋ 5v 低电平,0v
正逻辑：高电平用 1表示，低电平用 0表示。
一,"与 "门有两个或两个以上的输入端、一个输出端。
上图 (a)的逻辑表达式为
F＝ A?B
F
A B
&
二," 或 "门有两个或两个以上的输入端，一个输出端。
上图 (b)的逻辑表达式为
F＝ A +B
F
A B
1
三," 非 "门只 有 一 个 输 入 端,一个输出端。如右图 的逻辑表达式为
AF? A
F
1
2、复合逻辑门电路复合门在逻辑功能上是简单逻辑门的组合，
实际性能上有所提高。常用的复合门有 "与非 "
门,"或非 "门,"与或非 "门和 "异或 "门等。
F
A B
1
(b)
F
A B
&
(a)
F
A
1
&
B C D
(c)
F
A
=1
(d)
B
二,"或非 "门 BAF
"或非 "门也是一种通用门。
F
A B
1
(b)
一,"与非 "门 ABF?
使用 "与非 "门可以实现 "与 ","或
","非 "3种基本运算,并可构成任何逻辑电路,故称为通用逻辑门。
F
A B
&
(a)
F
A
=1
(d)
B F
A
=1
(e)
B
“同或”运算用符号?
表示，逻辑表达式为：
ABBABAF
“异或”运算是一种特殊的逻辑运算,用符号?表示，
逻辑表达式为：
BABABAF
四,"异或 "门三,"与或非 "门 CDABF
"与或非 "门也是一种通用门。
F
A
1
&
B C D
(c)
3、逻辑函数的实现函数的表现形式和实际的逻辑电路之间有着对应的关系，而实际逻辑电路大量使用“与非”门、“或非”门、
“与或非”门等。
1）、用“与非”门实现逻辑函数第一步 求出函数的最简“与 —或”表达式。
第二步 将其变换成“与非 —与非”表达式。
第三步 画出函数表达式对应的逻辑电路图。
例：用“与非”门实现逻辑函数
F(A,B,C,D)=ABC+ABC+BCD+BC
解：
第一步,00 01 11 10
00
01
11
10
ABCD
1 1
1 1
11
1
F=AB+BC+BD
第二步：
F=AB·BC·BD
第三步：
该电路是一个两级
“与非”电路。
如不限制级数，该电路可进一步简化。
F=AB+BC+BD
=B(A+C+D)
=B·ACD
=B·ACD
A
FBC
&
&
&
B
C
D
&
F1&
A &
DC
B
2）、用“或非”门实现逻辑函数第一步 求出函数的最简“或 —与”表达式。
第二步 将其变换成“或非 —或非”表达式。
第三步 画出函数表达式对应的逻辑电路图。
例：用“或非”门实现逻辑电路。
F(A,B,C,D)=CD+ACD+ABD+ACD
解,第一步,
F=AC+AD
F=F=(A+C)(A+D)
00 01 11 10
00
01
11
10
ABCD
0
0
0
000
0
0
1 1
1 1
1 1
1 1
第二步,F=(A+C)(A+D)
=(A+C)+(A+D)
第三步：
F
1
A C
1
A D
1
3）、用“与或非”门实现逻辑函数第一步 求出函数的最简“与 —或”表达式。
第二步 将其变换成“与 —或 —非”表达式。
第三步 画出函数表达式对应的逻辑电路图。
例：用“与或非”门实现逻辑电路。
F(A,B,C,D)=?m(1,3,4,5,6,7,12,14)
解,第一步,
00 01 11 10
00
01
11
10
ABCD
0
0
0 0
0
0
0 0
1 1
1
1
1 1
1
1
第二步：
F(A,B,C,D)=AD+BD
F(A,B,C,D)=AD+BD
F
A?1&
B
D
D第三步：
4）、用“异或”门实现逻辑函数第一步 求出函数的最简形式。
第二步 将其变换成“异或”表达式。
第三步 画出函数表达式对应的逻辑电路图。
例：用异或门实现逻辑电路。
F(A,B,C,D)=?m(1,2,4,7,8,11,13,14)
解,第一步,
00 01 11 10
00
01
11
10
ABCD
0
0
0 0
0
0
0 0
11
1
1
1 1
1
1由卡诺图可知该逻辑函数已不能化简。
第二步：
F=ABCD+ABCD+ABCD+ABCD+
ABCD+ABCD+ABCD+ABCD
=AB(CD+CD)+AB(CD+CD)+
AB(CD+CD)+AB(CD+CD)
=(CD+CD)(AB+AB)+(CD+CD)(AB+AB)
=(A? B)(C? D)+(A? B)(C? D)
=(A? B)(C? D)+(A? B)(C? D)
=(A? B)? (C? D) = A? B? C? D
第三步,F
A
=1
B
=1
=1
C
D
学习要求：
了解组合逻辑电路的特点；
熟练掌握组合电路分析和设计的基本方法；
了解竞争、冒险的概念；
掌握消除冒险的基本方法。
4.1 组合逻辑电路的特点：
如果一个逻辑电路在任何时刻产生的稳定输出值仅仅取决于该时刻各输入值的组合,而与过去的输入值无关,则称该电路为组合逻辑电路,
组合逻辑电路需要讨论的两个基本问题是分析与设计,
组合电路
x1
x2
xl
z1
z2
zm
zi = fi (x1,x2,…,xl) i=1,2,…,m
4.2 组合逻辑函数的分析与设计
1、组合逻辑电路的分析,
根据给定的组合电路，写出逻辑函数表达式，
并以此来描述它的逻辑功能，确定输入与输出的关系，必要时对其设计的合理性进行评定。
分析的一般步骤：
第一步,写出给定组合电路的逻辑函数表达式；
第二步,化简逻辑函数表达式；
第三步,根据化简的结果列出真值表；
第四步,功能评述。
解,ABCP?1
ABCAPAP 12
ABCBPBP 13
A B CCPCP 14
A B CCA B CBA B CAPPPF 432
化简：
CBAABC
CBAABCF
)(
1
A
CB
A
C
F
P1
P2
P3
P4
B
&
&
&
&
例 1,分析下图 给定的组合电路。
&
1A
CB
1 F
列出真值表
功能评述由真值可知,当 A、
B,C取相同值时,F为
1,否则 F为 0。 所以该电路是一个,一致性判定 电路 "。
A B C F
0 0 0 1
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
例 2,分析下图 给定的组合电路。
=1
A
C
B
A
C
F
P2
P3
P4
B
&
&
&
P1
P5
P6
B
C
1
1
1
解,一：写出逻辑表达式
P1 = A + B
P2 = A + C
P3 = B? C
P4 = B + C
P5 = P1P2
= (A + B)(A + C)
P6 = P3P4
= (B? C)(B + C)
F = P5P6
=(A + B)(A + C)(B? C)(B + C)
二：化简
F=(A + B)(A + C)(B? C)(B + C)
=(A + B)(A + C)(BC + BC)(B + C)
=(AB + A + C)(BC + BC)(B +C)
=(B + A + C)(BC + BC)(B +C)
=(BC + BC)(B +C)
=BC + BC
=B? C
A B C F
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 0
三：列出逻辑函数的真值表四：逻辑问题评述等效逻辑电路略。
2,组合逻辑电路的设计根据给定要求的文字描述或逻辑函数，在特定条件下，找出用最少的逻辑门来实现给定逻辑功能的方案，并画出逻辑电路图。
设计的一般步骤：
第一步,根据逻辑要求建立真值表；
第二步,根据真值表写出逻辑函数的 "最小项之和 "
表达式；
第三步,化简并转换为适当的形式；
第四步,根据表达式画出逻辑电路图；
例 1：假设有两个正整数，每个都由两位二进制数组成用 X=x1x2,Y=y1y2表示，要求用“与非”门设计一个判别 X>Y的逻辑电路。
解,第一步 建立真值表
x1 y1 x2 y2 F
1 0 d d
0 0 1 0
1 1 1 0
1
1
1第二步 写出逻辑表达式
F(x1,y1,x2,y2)=
x1y1+x1y1x2y2+x1y1x2y2
第三步 化简
x1y100 01 11 10
00
01
11
10
x2y2
0
0
0 1
0
0
0 1
10
0
1
0 1
1
0
F(x1,y1,x2,y2)=
x1y1+y1x2y2+x1x2y2
1）,单输出组合电路设计第四步 画出逻辑电路图
F(x1,y1,x2,y2)=x1y1+y1x2y2+x1x2y2
F(x1,y1,x2,y2)=x1y1·y1x2y2·x1x2y2
x1
F
x1
&
&
&
x2
y1
&
y2
例 2：用与非门设计一个三变量 "多数表决电路 "。
解,第一步：建立真值表；
输入即表达者,共有 3个,分别用 A,B,C表示,并设“同意”
为 1，“反对”为 0。
输出即决议是否通过,用 F表示,
并设 "通过 "为 1,"否决 "为 0。
A B C F
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
第二步：写出 "最小项之和 "表达式；
第三步：化简并转换成适当形式；
第四步：画出逻辑图。
1
00 01 11 10
0
1
AB
C
111
&
A
C
B
F&
&
&
F(A,B,C)=?m(3,5,6,7)
F(A,B,C)=AB+AC+BC
=AB+AC+BC =AB?AC? BC
例 3：用与非门设计一位数制范围指示器，十进制数用 8421BCD码表示，
当输入大于 5时，电路输出为 1，否则为 0。
解,第一步 建立真值表
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
A B C D F
0
0
0
0
0
1
1
1
1
1
d
d
d
d
d
d
8421BCD码只利用了十种组合，还冗余六种组合。
00 01 11 10
00
01
11
10
AB
CD
d
d
1 1
0
0
1 d
d1
0
0
0 1
d
d
第二步 写出逻辑表达式第三步 化简
F(A,B,C,D)=?m(5,6,7,8,9)+?d(10,11,12,13,14,15)
F(A,B,C,D)
=A+BD+BC
第四步 画出逻辑电路图
A
FB
1
&
&
C &
D
F(A,B,C,D)=A + BD + BC
=A·BD·BC
例 4：设计一个四位二进制码奇偶位发生器和奇偶检测器。
解,第一步 建立真值表
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
B8 B4 B2 B1 P
0
1
1
0
1
0
0
1
1
0
0
1
0
1
1
0
奇偶位发生器四位二进制码用 B8,B4、
B2,B1表示，输出的奇偶位用 P表示，采用偶校验 原则。
00 01 11 10
00
01
11
10
B8B4
B2B1
0
0
0 0
0
0
0 0
11
1
1
1 1
1
1
第二步 写出逻辑表达式第三步 化简
P(B8,B4,B2,B1)=?m(1,2,4,7,8,11,13,14)
P(B8,B4,B2,B1)
= B8? B4? B2? B1
第四步 画出逻辑电路图
P
B8
=1
B4
=1
=1
B2
B1
奇偶检测器,B8
F
=1
B4
=1
=1
B2
B1
=1P
奇偶检测器的输出为 F。
例 1,用“与非”门 设计一个将 8421BCD码转换成余三码的代码转换电路。
解：
第一步：
建立真值表
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
B8 B4 B2 B1 W X Y Z
0
0
0
0
0
1
1
1
1
1
d
d
d
d
d
d
1
0
1
0
1
0
1
0
1
0
d
d
d
d
d
d
1
0
0
1
1
0
0
1
1
0
d
d
d
d
d
d
0
1
1
1
1
0
0
0
0
1
d
d
d
d
d
d
2）,多输出组合电路设计第二步：写出函数表达式；
W(A,B,C,D)=Σm(5,6,7,8,9)+Σd(10,11,12,13,14,15)
X(A,B,C,D)=Σm(1,2,3,4,9)+Σd(10,11,12,13,14,15)
Y(A,B,C,D)=Σm(0,3,4,7,8)+Σd(10,11,12,13,14,15)
Z(A,B,C,D)=Σm(0,2,4,6,8)+Σd(10,11,12,13,14,15)
第三步：化简并转换成适当形式；
W=A+BC+BD
X=BC+BD+BCD
Y=CD+CD
Z=D
00 01 11 10
00
01
11
10
AB
CD
d
d
W WX
XY
YZ
WZ d
dWY
X
XZ
XYZ WYZ
d
d
CD
CD
用与非门实现要转换成与非 —与非表达式：
W=A+BC+BD=A·BC·BD
X=BC+BD+BCD=BC·BD·BCD
Y=CD+CD =CD·CD
Z=D
第四步：画出电路图
&
C
X
&&
&
B D
W
&&
&
&
Z Y
&
&
D C B A
76542
76321
75310
IIIIY
IIIIY
IIIIY
＝
＝
＝
三位二进制编码器的真值表输入 输出
0I 1I 2I 3I 4I 5I 6I 7I
Y2 Y1 Y0
1 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 1 0 0
0 0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 0 1 1 1 1
4.3 编 码 器
1、二进制编码器正逻辑：
三位二进制编码器
Y0Y1Y2
0I
2I
4I
6I
1I
3I
5I
7I
≥1 ≥1≥1
76542
76321
75310
IIIIY
IIIIY
IIIIY
＝
＝
＝
三位二进制编码器的真值表输入 输出
0I 1I 2I 3I 4I 5I 6I 7I
Y2 Y1 Y0
0 1 1 1 1 1 1 1 0 0 0
1 0 1 1 1 1 1 1 0 0 1
1 1 0 1 1 1 1 1 0 1 0
1 1 1 0 1 1 1 1 0 1 1
1 1 1 1 0 1 1 1 1 0 0
1 1 1 1 1 0 1 1 1 0 1
1 1 1 1 1 1 0 1 1 1 0
1 1 1 1 1 1 1 0 1 1 1
负逻辑：
用与非门组成的三位二进制编码器
Y0Y1Y2
0I
2I
4I
6I
1I
3I
5I
7I
& &&
2、二 -十进制编码器,
输入信号 输出编码 A B C D
I0 0 0 0 0
I1 0 0 0 1
I2 0 0 1 0
I3 0 0 1 1
I4 0 1 0 0
I5 0 1 0 1
I6 0 1 1 0
I7 0 1 1 1
I8 1 0 0 0
I9 1 0 0 1
97531757391
76326273
75647564
9898
IIIIIIIIIIID
IIIIIIIIC
IIIIIIIIB
IIIIA
≥1
≥1
≥1
≥1
≥1
≥1
&
&
&
&
I9 I8I7I6I5 I4I3I2I1
A
D
C
B
二 -十进制编码器逻辑图
3、优先编码器：
1）,8线－ 3线优先编码器 (74LS148)
76542
765435421
76564364210
IIIIY
IIIIIIIIY
IIIIIIIIIIY
＋＋＋＝
＋＋＋＝
＋＋＋＝8线－ 3线优先编码器的真值表输入 输出
0I 1I 2I 3I 4I 5I 6I 7I 2Y 1Y 0Y
× × × × × × × 0 0 0 0
× × × × × × 0 1 0 0 1
× × × × × 0 1 1 0 1 0
× × × × 0 1 1 1 0 1 1
× × × 0 1 1 1 1 1 0 0
× × 0 1 1 1 1 1 1 0 1
× 0 1 1 1 1 1 1 1 1 0
0 1 1 1 1 1 1 1 1 1 1
76542
765435421
76564364210
IIIIY
IIIIIIIIY
IIIIIIIIIIY
＋＋＋＝
＋＋＋＝
＋＋＋＝
SIIIY S 710＝
SIIISSIIIY EX 710710 ＋＋＋＝＝
逻辑函数表达式
Z0 Z1 Z2 Z3
G0 G3G2G1
(2)SY
EXY
S
0Y 2Y1Y
0I 2I1I 3I 5I4I 6I 7I
7A0A 2A1A 3A 5A4A 6A 15A8A 10A9A 11A 13A12A 14A
用两片 74LS148组成的 16线－ 4线编码器
(1)SY
EXY
S
0Y 2Y1Y
0I 2I1I 3I 5I4I 6I 7I
& &&&
二－十进制优先编码器的真值表输入 输出
1
I
2
I
3
I
4
I
5
I
6
I
7
I
8
I
9
I
3
Y
2
Y
1
Y
0
Y
1 1 1 1 1 1 1 1 1 1 1 1 1
× × × × × × × × 0 0 1 1 0
× × × × × × × 0 1 0 1 1 1
× × × × × × 0 1 1 1 0 0 0
× × × × × 0 1 1 1 1 0 0 1
× × × × 0 1 1 1 1 1 0 1 0
× × × 0 1 1 1 1 1 1 0 1 1
× × 0 1 1 1 1 1 1 1 1 0 0
× 0 1 1 1 1 1 1 1 1 1 0 1
0 1 1 1 1 1 1 1 1 1 1 1 0
2）、二 -十进制优先编码器 (74LS147)
983
9879869859842
98798698543985421
99879865986439864210
IIY
IIIIIIIIIIIIY
IIIIIIIIIIIIIIIIY
IIIIIIIIIIIIIIIIIIIY
＋＝
＋＋＋＝
＋＋＋＝
＋＋＋＝
二－十进制优先编码器的真值表输入 输出
1
I
2
I
3
I
4
I
5
I
6
I
7
I
8
I
9
I
3
Y
2
Y
1
Y
0
Y
1 1 1 1 1 1 1 1 1 1 1 1 1
× × × × × × × × 0 0 1 1 0
× × × × × × × 0 1 0 1 1 1
× × × × × × 0 1 1 1 0 0 0
× × × × × 0 1 1 1 1 0 0 1
× × × × 0 1 1 1 1 1 0 1 0
× × × 0 1 1 1 1 1 1 0 1 1
× × 0 1 1 1 1 1 1 1 1 0 0
× 0 1 1 1 1 1 1 1 1 1 0 1
0 1 1 1 1 1 1 1 1 1 1 1 0
二－十进制优先 编码器（ 74LS147）
9I2I1I 3I 5I4I 6I 7I 8I
3Y0Y 2Y1Y
& &&
≥1 ≥1≥1
≥1
≥1
4.4 译码器译码器的功能是对具有特定含义的输入代码进行,翻译,或,辨认,,将其转换成相应的输出信号 。
1,二进制译码器,将 n个输入变量变换成 2n个输出函数,且每个输出函数对应于 n个输入变量的一个最小项 。
注：本表中的,?”代表 0或 1
输 入
S1 S2＋ S3 A2 A1 A0
输 出
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
0123
0122
0121
0120
AAAY
AAAY
AAAY
AAAY
＝
＝
＝
＝
0127
0126
0125
0124
AAAY
AAAY
AAAY
AAAY
＝
＝
＝
＝
用与非门组成的 3线－ 8线译码器
G0 G7G6G5G4G3G2G1
GS
S
A0 A1 A2S1
3Y0Y 2Y1Y 7Y4Y 6Y5Y
2S 3S
逻辑函数表达式
74LS138的引脚图如下,
A0 A1 A2 S3 S2 S1 Y7
Y6Y5Y4Y3Y2Y1Y0VCC
1 8
916
地
74LS138
用两片 74LS138组成的 4线－ 16线译码器
10Y 12Y11Y 13Y 15Y14Y 16Y 17Y 20Y 22Y21Y 23Y 25Y24Y 26Y 27Y
74LS138(1)
A0 A1 A2 S1 3S2S
0 1 2 3 4 5 6 7
74LS138(2)
A0 A1 A2 S1 3S2S
0 1 2 3 4 5 6 7
D0 D1 D2 D3
1
2,二～十进制译码器,将 4位 BCD码的 10组代码翻译成 10个十进制数码 。
输 入
A3 A2 A1 A0
0
0
0
0
0
0
0
0
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
0
0
0
1
0
1
0
1
0
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
0
0
1
1
1
1
1
1
0
0
1
1
0
1
0
1
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
输 出
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9
01239
01238
01237
01236
01235
01234
01233
01232
01231
01230
AAAAY
AAAAY
AAAAY
AAAAY
AAAAY
AAAAY
AAAAY
AAAAY
AAAAY
AAAAY
＝
＝
＝
＝
＝
＝
＝
＝
＝
＝
二－十进制译 码器电路
9Y5Y 6Y 7Y 8Y3Y0Y 2Y1Y
A3A2A0
4Y
A1
例,用一片 74LS138三输入八输出译码器和适当的与非门实现全减器的功能 。
输 入
Ai Bi Gi-1
输 出
Di Gi
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0
1 1
1 1
0 1
1 0
0 0
0 0
1 1
742174211=+++=)C,B,A(D mmmmmmmmiiii
732173211=+++=)C,B,A(G mmmmmmmmiiii
A2
A1
A0
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
Ai
Bi
Gi-1
S1 S2 S3
&
&
Di
Gi
“1”
例,用译码器和与门实现逻辑函数
F(A,B,C,D)=?m(2,4,6,8,10,12,14)
解：
F(A,B,C,D)=
1412108642 mmmmmmm
DA B C?DCAB?DCBA?
DCBA?DBCA?DCBA?DCBA=
Y0Y1Y2Y3Y4Y5Y6Y7
A2 A1 A0
S3
S2
S1
&
Y0Y1Y2Y3Y4Y5Y6Y7
A2 A1 A0
S3
S2
S1
B C D A1
F
4.5 多路选择器完成对多路数据的选择，在公共传输线上实现多路数据的分时传送。
D0
D1
D2
D3
A1 A0
Y
4选 1
数据选择器
D0
D1
D2
D3
A1 A0
S
Y
SAADAADAADAADQ 1)](1)(1)(1)(1[1 013012011010
7 4 1 5 3 型 双 四 选 一 多 路 选 择 器 功 能 表允许
1S 1 0 0 0 0 允许
2S 1 0 0 0 0
A 1? 0 0 1 1 A 1? 0 0 1 1 地址码
A 0? 0 1 0 1
地址码
A 0? 0 1 0 1
输出
1Q 0 1D 0 1D 1 1D 2 1D 3 输出
2Q 0 2D 0 2D 1 2D 2 2D 3
SAADAADAADAADQ 2)](2)(2)(2)(2[2 013012011010
74153型双四选一多路选择器
1Q
2Q
1&
1&
1
1
1
1
11
1S
1D0
1D1
1D2
1D3
A1
A0
2S
2D0
2D1
2D2
2D3
（ a） 逻辑图
（ b） 等效电路
（ C）方框图
1Q
1D0 1D1 1D2 1D3
2Q
2D0 2D1 2D2 2D3
1QA0
A1
1D0 1D3
2Q
1S … 2D0 2D32S …
双十六选一多路选择器
1Q
A1
A0
1D0 1D3
2Q
1S … 2D0 2D32S …
1Q
A1
A0
1D0 1D3
2Q
1S … 2D0 2D32S …
1Q
A1
A0
1D0 1D3
2Q
1S … 2D0 2D32S …
1Q
A1
A0
1D0 1D3
2Q
1S … 2D0 2D32S …
1Q
A1
A0
1D0 1D3
2Q
1S … 2D0 2D32S …
a输出 b输出A0A1A2A3
0a1a2a3a 4a5a6a7a 8a9a10a11a 12a13a14a15a 0b1b2b3b 4b5b6b7b 8b9b10b11b 12b13b14b15b
a输入 b输入双 十 六 选 一 多 路 选 择 器 的 输 出地 址 码
A
3
A
2
A
1
A
0
a 输 出 b 输 出
0 0 0 0 0a 0b
0 0 0 1 1a 1b
0 0 1 0 2a 2b
0 0 1 1 3a 3b
0 1 0 0 4a 4b
0 1 0 1 5a 5b
0 1 1 0 6a 6b
0 1 1 1 7a 7b
1 0 0 0 8a 8b
1 0 0 1 9a 9b
1 0 1 0 10a 10b
1 0 1 1 1 1 a 1 1 b
1 1 0 0 12a 12b
1 1 0 1 13a 1 3b
1 1 1 0 14a 14b
1 1 1 1 15a 15b
例 1,用多路选择器实现以下逻辑函数功能。
F(A,B,C)=?m(2,3,5,6)
解,方案 I,采用八路数据选择器
F(A,B,C)=A B C +A B C +A B C +A B C
W＝ A2A1A0? D0+ A2A1A0? D1 + A2A1A0? D2
+ A2A1A0? D3 + A2A1A0? D4+ A2A1A0? D5
+ A2A1A0? D6+ A2A1A0? D7
比较上述两个表达式可知：要使 W＝ F,只需令 A2＝ A,A1＝ B,A0＝ C,且 D0＝ D1＝ D4 ＝ D7＝ 0
而 D2＝ D3＝ D5＝ D6＝ 1即可 。 所以,根据分析可作出用八路选择器实现给定函数的逻辑电路图 。
D0 D1 D2 D3 D4 D5 D6 D7
A2
A1
A0
A
B
C
W
F
8选 1
MUX
0 0 1 1 0 1 1 0
方案 II,采用四路数据选择器四路选择器具有两个选择控制变量,当用来实现三变量函数功能时,应该首先从函数的三个变量中任选两个作为选择控制变量,
然后再确定选择器的数据输入 。 假定选 A,B
与选择控制 A1,A0相连,则可将函数 F的表达式表示成如下形式：
F(A,B,C)=A B C +A B C +A B C +A B C
=A B? 0 +A B (C + C) +A B C +A B?C
=A B? 0 +A B? 1 +A B? C +A B?C
显然,要使四路选择器的输出 W与函数 F
相等,只需 D0＝ 0,D1＝ 1,D2 ＝ C,D3＝ C 。 由此,
可作出用四路选择器实现给定函数功能的逻辑电路图如图所示 。
A1
A0
A
B
W
F
4选 1
MUX
D0 D1 D2 D3
0 1 C C
本例的两种方案表明：用具有 n个选择控制变量的 选择器 实现 n个变量的函数或 n+1个变量的函数时,不需要任何辅助电路,可由 选择器 直接实现 。
当函数的变量比选择器 的选择控制变量数多于两个以上时,一般需要适当的逻辑门辅助实现 。 同时,在确定各数据输入时,通常借助卡诺图 。
真 值 表
A B C D E L A B C D E L
0 0 0 1
0 0
1 0
0 0
1 1
0 1 0 1
0 1
1 1
0 1
1 1
0 0 0 1
1 0
1 1
1 0
1 0
0 1 0 0
0 0
1 1
1 0
1 0
1 1
1 0
0 1 0 1
0 0
1 1
0 0
1 0
0 1 0 0
0 1
1 0
0 1
1 1
0 0 0 1
1 0
1 0
1 0
1 0
0 0 0 0
0 1
1 1
1 0
1 1
1 1
1 0
例 2,下面是一个具有五个输入变量的逻辑函数的真值表,用三个双四选一多路选择器实现 。
五变量函数
1QA0
A1
1D0 1D3
2Q
1S … 2D0 2D32S …
1QA0
A1
1D0 1D3
2Q
1S … 2D0 2D32S …
1QA0
A1
1D0 1D3
2Q
1S … 2D0 2D32S …
0 00 0 011 1 1 EE EEEEE
DC BA L
E 0
0 1 0 1
EE
E
.
F1(A,B,C,D)=∑m(0,1,5,7,10,13,15)
F2(A,B,C,D)=∑m(8,10,12,13,15)
作 F1 F2的卡诺图 (以 A= A1 B= A0)
逻辑函数,
例 3,试用一片双四路数据选择器实现下列
.
F1
AB
CD00
00
01
01
11
11
10
10
0 1 1 0
10
1 0
0
0 0
0
11 0
1
F1= ABC +ABD + ABCD + ABD
.
F2
AB
CD00
00
01
01
11
11
10
10
1 1 1 0
10
0 0
0
1 0
0
00 0
0
F2= ABD + ABC+ABD = ABD + ABCD
.
比较双 4路数据选择器的功能表和输出表达式,
A1 A0 1W 2W
0 0 1D0 2D0
0 1 1D1 2D1
1 0 1D2 2D2
1 1 1D3 2D3
可得,1D0=C 1D1=D 1D2=CD 1D3=D
2D0=0 2D1=0 2D2=D 2D3=CD
.
1W
2W
A1
A0
1D0
2D0
1D1
2D1
1D2 1D3
2D2 2D3
74LS153
F1
F2
A
B
C
C
D
D
D
D
C D
&
&
4.6 二进制并行加法器二进制并行加法器除能实现二进制加法运算外，还可实现代码转换、二进制减法运算，
二进制乘法运算，十进制加法运算等功能。
1,一位半加器第一步：建立真值表要完成一位“被加数”与“加数”两者相加，
要产生“本位和”及向高位的“进位”，因此该电路有 2个输入,2个输出。
设“被加数”，“加数” 分别为 A和 B；
,本位和”与向高位的“进位”分别为 SH
和 CH。
A B SH CH
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
第二步：写出 "最小项之 "表达式；
SH = AB +AB
CH = AB
第三步：化简,
0 0
0 1
0 1
0
1
A
B
CH
0 1
1 0
0 1
0
1
A
B
SH
由卡诺图可知，已最简。
第四步：画出电路图假设只提供原变量，而不提供反变量，
用与非门实现该电路。
1)SH=AB+AB
=A?B
2)SH=AB+AB
CH=AB
CH=AB 1
B SH
A
&
&
CH
&?
&?
B
SH
A
=1
1 CH? &
A
B
S
CCO
Σ
=AB+BB+AB+AA
=A(A+B)+B(A+B)
=A·AB·B·AB
逻辑符号,
2,一位全加器要完成一位 "被加数 "与 "加数 "及低位送来的 "
进位 "三者相加，产生 "本位和 "及向高位的 "
进位 "，因此该电路有 3个输入,2个输出。
设“被加数”，“加数”和低位来的 "进位
"分别为 Ai,Bi,Ci-1,"本位和 "与向高位的 "进位 "分别为 Si,Ci.
Ai Bi Ci-1 Si Ci
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
第一步：建立真值表第二步：写出 "最小项之 "表达式；
Si=?m(1,2,4,7)
Ci=?m(3,5,6,7)
第三步：化简并转换成适当形式；
1
00 01 11 10
0
1
AiBi
Ci-1
1
1
1
Si
AiBi
1
00 01 11 10
0
1 111
Ci
Ci-1
1111 iiiiiiiiiiiii CBACBACBACBAS
11 iiiiiii CACBBAC
如果用 "与非 "门来实现，则需要 9个 "与非 "
门,3个 "非 "门，数量较多。若采用其它门电路，
可将输出函数表达式作适当转换。
1111 iiiiiiiiiiiii CBACBACBACBAS
11 )( iiiiii CBACBA
1 iii CBA
1111 iiiiiiiiiiiii CBACBACBACBAC
)()( 111 iiiiiiiii CCBACBABA
iiiii BACBA 1)(
第四步：画出电路图
Si
Ci
&
&
&
=1
=1Ai
Ci-1
Bi
用半加器实现,
1111 iiiiiiiiiiiii CBACBACBACBAS
11 iHiH CSCS ii
11 )()( iiiiiiiiii CBABACBABA
1111 iiiiiiiiiiiii CBACBACBACBAC
)()( 111 iiiiiiiii CCBACBABA
1 iH CS i
ii HiH CCS 1
Ci-1
AiB
i
Si
CiCO
Σ
Ci-1
Si
Ci
CO
ΣAiB
i CO
Σ
1
iHC
iHS
用半加器实现的电路图,
逻辑符号,
iiiiii
iiiii
iiiiiiiiiiiii
iiiiiiiiiiiiiiii
BAGBAP
CPCBA
CBACBACBACBAS
GCPCBACBACBACBAC
11
1111
11111
全加器的逻辑图
Ci-1
SiAi
Bi
& Ci
=1
&
1
=1
Pi Gi
11 iiiiiii CACBBAC iiiiii BAGBAP
3,超前进位加法器提高工作速度的途径：设法减小进位信号的传递时间
iiii GCPC 1
进位传递公式
3231230123101233233
21201210122122
1011011011
0100
GGPGPPGPPPCPPPPGCPC
GGPGPPCPPPGCPC
GGPCPPGCPC
GCPC
BAGBAP
BAGBAP
iiiiii
iiiiii
四位二进制超前进位加法电路
P0G0C0
S3S2S1S0
A0 B0 A1 B1 A2 B2 A3 B3
全加器 全加器 全加器 全加器
C-1 超前进位形成逻辑
P1G1C1 P2G2C2 P3G3
C-1 C
3
74LS283 逻辑图
&
1?1
&
1
&
1
&
C3
C-1
C0C1C2
A3B3
=1
1
1
&?1
&
=1=1=1
A1B1
&?1
&
A2B2
&?1
&
A0B0
&?1
&
S3 S2 S2 S0
Pi?Gi=Ai?Bi
Pi?Gi=Pi
例,用四位二进制并行加法器设计一个将
8421BCD码转换成余 3码的代转换电路 。
余 3码比 8421码多 3
A4 A3 A2 A1 B4 B3 B2 B1
F4 F3 F2 F1
余 3码
FC4 C0
8421BCD码 0 0 1 1
,0”
解：
例,用四位二进制并行加法器设计一个四位二进制并行加法 /减法器 。
解,利用补码，将减法变为加法
F4 F3 F2 F1
FC4 C0
A4 A3 A2 A1 B4 B3 B2 B1
S4 S3 S2 S1
＝ 1 ＝ 1 ＝ 1 ＝ 1
被加数 (被减数 )
加数 (减数 )
a4 a3 a2 a1
b4 b3 b2 b1
功能选择 M
和 (差 )
例,用四位二进制并行加法器设计一个用余 3
码表示的一位十进制数加法器 。
解,余 3码相加时无进位，结果要减 3；有进位，结果要加 3。减 3(0011)可以变为加
13(1101)。
A4 A3 A2 A1 B4 B3 B2 B1
F4 F3 F2 F1
和数余 3码
FC4 C0
,1”
A4 A3 A2 A1 B4 B3 B2 B1
F4 F3 F2 F1
FC4 C0
被加数余 3码 加数余 3码
1
进位输入I
II
例,用四位二进制并行加法器设计一位
8421BCD码十进制数加法器 。
解,8421BCD码相加时有进位或出现冗余码时，结果要加 6调整。
A4 A3 A2 A1 B4 B3 B2 B1
F4 F3 F2 F1
和数 8421BCD码
FC4 C0
“1” A4 A3 A2 A1 B4 B3 B2 B1
F4 F3 F2 F1
FC4 C0
被加数 8421BCD码 加数 8421BCD码进位输入I
II
&
&
&
&
4.7 数值比较器完成两个 4位二进制数的比较工作。
函数表达式 BABAAABABA )()(
1、一位数值比较器
(A=B)A
B
&
(A>B)
(A<B)
&
&
1
BABABABBBA )()(
BABABA
BABABA
)()()(
7 4 8 5 型 四 位 数 字 比 较 器 功 能 表比 较 输 入 级 联 输 入 输 出
A
3
,B
3
A
2
,B
2
A
1
,B
1
A
0
,B
0
( A < B )
I
( A = B )
I
( A > B )
I
( A < B )
O
( A = B )
O
( A > B )
O
A
3
>B
3
0 0 1
A
3
<B
3
1 0 0
A
3
=B
3
A
2
>B
2
0 0 1
A
3
=B
3
A
2
<B
2
1 0 0
A
3
=B
3
A
2
=B
2
A
1
>B
1
0 0 1
A
3
=B
3
A
2
=B
2
A
1
<B
1
1 0 0
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
>B
0
0 0 1
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
<B
0
1 0 0
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
0 0 1 0 0 1
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
1 0 0 1 0 0
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
0 1 0 0 1 0
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0?
1? 0 1 0
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
1 0 1 0 0 0
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
0 0 0 1 0 1
2,4位数值比较器
iiiiiiiiii BABABBAABA )()()( ＝
3,2,1,0)(
3,2,1,0)(
iBABA
iBABA
iiii
iiii
))()()((
))()((
))(()(
))()()()((
))()()()(()(
00112233
112233
223333
00112233
00112233
BABABABA
BABABA
BABABA
BABABABABA
BABABABABABA
I
IO
))()()((
))()((
))(()(
))()()()((
))()()()(()(
00112233
112233
223333
00112233
00112233
BABABABA
BABABA
BABABA
BABABABABA
BABABABABABA
I
IO
IO BABABABABABA ))()()()(()( 00112233
B0 B1 B2 B3 A0 A1 A2 A3(A<
B)
I
(A
>B)
I
(A
=B)
I
(A<B)o(A=B)o(A>B)o
74LS85逻辑图
(A=B)0
A3
B3
(A>B)o
(A<B)o
(A=B)I
(A>B)I
(A<B)I
&
1&
1&
1&
1&
1&
&
1&
&
&
&
A2
B2
A1
B1
A0
B0
P0
P1
P2
P3
24位串行比较器
B0 B1 B2 B3
A0 A1 A2 A3
(A
<B)
I
(A
>B)
I
(A
=B)
I
(A<B)o(A=B)o(A>B)o
0 1 0 A0 A1 A2 A3B0 B1 B2 B3
(A
<B)
I
(A
>B)
I
(A
=B)
I
(A<B)o(A=B)o(A>B)o
B0 B1 B2 B3
B4 B5 B6 B7
A4A5 A6 A7
A0 A1 A2 A3
(A
<B)
I
(A
>B)
I
(A
=B)
I
(A<B)o(A=B)o(A>B)o
B0 B1 B2 B3
B20B21B22B23
A0 A1 A2 A3
A20A21A22A23
……I II VI
输出输入
24位并行比较器
010
A0 A1 A2 A3
B0 B1 B2 B3 A40B4
(A
<B)
I
(A
>B)
I
(A
=B)
I
(A<B)o(A=B)o(A>B)o
B0 B1 B2 B3
A0 A1 A2 A3
输出输入
VI
I
(A
<B
)I
(A
>B
)I
(A
=B
)I
(A<B)
o
(A=B)
o
(A>B)
o
B0 B1 B2 B3
A0 A1 A2 A3
II
(A
<B
)I
(A
>B
)I
(A
=B
)I
(A<B)
o
(A=B)
o
(A>B)
o
B0 B1 B2 B3
A0 A1 A2 A3
II
I
(A
<B
)I
(A
>B
)I
(A
=B
)I
(A<B)
o
(A=B)
o
(A>B)
o
B0 B1 B2 B3
A0 A1 A2 A3
IV
(A
<B
)I
(A
>B
)I
(A
=B
)I
(A<B)
o
(A=B)
o
(A>B)
o
B0 B1 B2 B3
A0 A1 A2 A3
V
(A
<B
)I
(A
>B
)I
(A
=B
)I
(A<B)
o
(A=B)
o
(A>B)
o
B0 B1 B2 B3
A0 A1 A2 A3
B5 B6 B7 B8
A5 A6 A7 A8
A90B9 B10B11B12B13
A10A11A12A13
A140 B14B15B16B17B1
8
A15A16A17A18
A190 B19B20B21B22B2
3
A20A21A22A23
8,4,2,1 B C D 码 的 奇 偶 监 督 位奇 偶 监 督 位 十 进 制数
8,4,2,1 BCD 码
（ 信 息 码 ） 奇 性 偶 性
0 0 0 0 0 1 0
1 0 0 0 1 0 1
2 0 0 1 0 0 1
3 0 0 1 1 1 0
4 0 1 0 0 0 1
5 0 1 0 1 1 0
6 0 1 1 0 1 0
7 0 1 1 1 0 1
8 1 0 0 0 0 1
9 1 0 0 1 1 0
4.8 奇偶校验器检验数据码中 1的总个数是奇数还是偶数 。
21 PPF?＝
异或门真值表
P 1 P 2 F 1 的总个数
0 0 0
1 1 0
偶数
0 1 1
1 0 1
奇数校验正确命令接收校验出错报 警发送端 接收端奇偶发生器奇偶校验器报警
N位信息码 N+1位传输码校验位奇偶校验原理框图
WOD
WE
P
A
B
C
D
E
F
G
H
SOD
SE
＝ 1
＝ 1
＝ 1
＝ 1
＝ 1
＝ 1
＝ 1 1
≥ 1
≥ 1
&
&
&
&
八位奇偶发生器／校验器 74LS180的逻辑图
HGFEDCBA
HGFEDCBA
EODOD SPSPW
EODE SPSPW
P＝
＝
偶 数奇 数偶 数奇 数输 入 输 出
A~H中 1的个数 SE SOD WE WOD
×
×
1
1
0
0
1
0
0
0
1
1
1
0
1
0
0
1
0
1
0
1
1
0
0
1
74LS180的功能表
SOD和 SE是奇偶控制端，
WOD是奇校验输出端,WE是偶校验输出端。
A
SE5V
WOD1 WE WE
奇偶发生器 奇偶校验器 1
WOD2
SESOD
SOD
八位奇校验系统
H
附加：多输入变量的迭代递推设计法一般而言，对于 n个变量 X1,X2,…,Xn的函数 F，如果能引入中间变量 Ai，并找到一个函数，便可按如下递推公式求得 F。
),(
),(
),(
),(
),(
1
121
1
212
101
nnn
nnn
iii
XAgAF
XAgA
XAgA
XAgA
XAgA
A0
X1
g F=AnA1
X2
g A2 An-1
Xn
g
迭代递推法结构图例,设计一个组合电路，当 n个变量 X1,X2,…,Xn
中有 2个输入为 1时，输出 F为 1；否则，输出 F为 0
功 能 块 真 值 表输 入 输 出
A i - 1 B i - 1 X i A i B i
0 0 0
0 0
1 0 1
0 0 1
0 1
1 1 1
0 1 1
1 1
1 1 0
0 1 0
1 0
1 1 0
),,(
),,(
11
11
iiiBi
iiiAi
XBAgB
XBAgA
Ai-1
Ai
Bi-1
Xi
g B
i 功能块当 Ai－ 1和 Bi-1都是 0时，表示
X1,X2,…,Xi-1中还没有出现过 1；当 Ai－ 1=0,Bi-1＝
1时，表示 X1,X2,…,Xi-1
中已有一个 1；当 Ai－ 1和 Bi-1
都是 1时，表示 X1,X2,…,
Xi-1中已有二个 1；当 Ai－ 1=1，
Bi-1＝ 0时，表示 X1,X2,…,
Xi-1中已有三个或三个以上为 1。
A i - 1 B i - 1
X i 00 01 11 10
0 0 0 1 1
1 0 1 1 1
A i - 1 B i - 1
X i 00 01 11 10
0 0 1 1 0
1 1 1 0 0
11 iiii BXAA
iiiii XBXAB 11
B1
A1
X2
g
X3
g
An
Bn-1
An-1
Xn
g
BnB2
A2 A3
X1
0 &
F=AnBn
AiA
i-1
Bi-1
Bi1
1
&
&
&
&
&Xi
4.9 利用中规模集成电路进行组合电路设计例如,"与非 "门的时延一般来说，时延对数字系统是有害的，它会降低系统的工作的速度，还会产生竞争冒险现象。
A
B
t1 t1+ tpd t2 t2+ tpd
F
实际上，电信号从任意一点经过任意路径到达另一点都需要一定时间，我们称之为时间延迟或简称时延。
4.10 组合电路的险象
11
AAFCB
CAABF
时，当例如：
1
&
B
C
A
F
&
&
d
g
e
G1
G2
G3
G4
A
F
d
e
g
tpd
21
由于竞争使得电路产生了暂时错误输出称之为 险象 。
多个信号经不同路径到达某一点有时间差，称为 竞争 。
3.4.1 险象的产生电路在时间 "1"和 "2"出现了竞争，并且输出
F在时间 "2"出现了短时的错误，即产生了险象，
通常把不产生险象的竞争称为非临界竞争，而把产生险象的竞争称为临界竞争。
注意,竞争和险象是对电路的，而不是针对函数的。
3.4.2 险象的分类按输入变化前后输出是否相等而分为静态和动态,按错误输出的极性分为 0型和 1型。因此有静态 0型,静态 1型,动态 0型,动态 1型。
静态 0型动态 0型静态 1型动态 1型输入变化前的输出输入变化后的输出
3.4.3 险象的判断有代数法和卡诺图
检查是否存在某个变量 X,它同时以原变量和反变量的形式出现在函数表达式中；
一、代数法：
如果上述现象存在，则检查表达式是否可在一定条件下成为 X+X或者 X?X 的形式，若能则说明与函数表达式对应的电路可能产生险象。
是否可能产生试判断电路 ACBACAF例：
险象。
解,变量 A和 C具备竞争的条件,应分别进行检查。
检查 C：
11
10
01
00
AB
AB
AB
AB
CF
CF
F
CF
1
C发生变化时不会产生险象,
检查 A：
11
10
01
00
BC
BC
BC
BC
AAF
AF
AF
AF
当 B=C=1时,A的变化可能使电路产生险象,
二、卡诺图法当描述电路的逻辑函数为 "与或 "式时,
可采用卡诺图来判断是否存在险象。其方法是观察是否存在 "相切 "的卡诺图,若存在则可能产生险象。
的卡诺图中，在电路 CABCADAF例：
，不被同一卡诺圈所包含与相邻最小项 DCABDCBA
因此当 B＝ D=1,C＝ 0时，电路可能由于 A的变化 而 产生险象。
00 01 11 10
00
01
11
10
ABCD
11
11
1
11 1
1、利用定理 8,CAABBCCAAB
给原函数增加冗余项。
一、用增加冗余项的方法消除险象在表达式中 "加 "上多余的 "与项 "或者 "乘 "上多余的 "或项 "，使原函数不可能在某种条件下产生的形式，从而消除可能若再出现 XXXX
险象。
险象应该消除,否则会影响电路的工作。
3.4.4 险象的消除例,用增加冗余项的方法消除 电路中的险象。
解,原电路对应的函数表达式为
CAABF
根据定理 8增加冗余项 BC,有
BCCAABF ＋
1
&
B
C
A
F
&
&
d
g
e
G1
G2
G3
G4
当 B=C=1进,函数由 F＝ A＋ A变成了 F＝ 1
B
A
C
&
1
&
&
& F
附加门
2、卡诺图中增加卡诺圈以消除 "相切 ".
00 01 11 10
00
01
11
10
ABCD
11
11
1
10 1
0 0 0
1
0 0
0 0
二、增加惯性延时环节,
在电路的输出端连接一个惯性延时环节，
通常是 RC滤波器。
… 组合电路
x1x
2
xn
F'F
C
R
F
t
F
t
使用 此方法时要适当选择时间常数 (?=RC),要求?足够大，以便“削平”尖脉冲；
但 又 不能太大，以免使正常的输出发生畸变。
* 逻辑门 电路 的逻辑符号及逻辑函数的实现
1、简单逻辑门电路实现 "与 ","或 ","非 "三种基本运算的门电路称为简单门电路。
F
A B
&
(a)
F
A B
1
(b)
F
A
1
(c)
高电平：＋ 5v 低电平,0v
正逻辑：高电平用 1表示，低电平用 0表示。
一,"与 "门有两个或两个以上的输入端、一个输出端。
上图 (a)的逻辑表达式为
F＝ A?B
F
A B
&
二," 或 "门有两个或两个以上的输入端，一个输出端。
上图 (b)的逻辑表达式为
F＝ A +B
F
A B
1
三," 非 "门只 有 一 个 输 入 端,一个输出端。如右图 的逻辑表达式为
AF? A
F
1
2、复合逻辑门电路复合门在逻辑功能上是简单逻辑门的组合，
实际性能上有所提高。常用的复合门有 "与非 "
门,"或非 "门,"与或非 "门和 "异或 "门等。
F
A B
1
(b)
F
A B
&
(a)
F
A
1
&
B C D
(c)
F
A
=1
(d)
B
二,"或非 "门 BAF
"或非 "门也是一种通用门。
F
A B
1
(b)
一,"与非 "门 ABF?
使用 "与非 "门可以实现 "与 ","或
","非 "3种基本运算,并可构成任何逻辑电路,故称为通用逻辑门。
F
A B
&
(a)
F
A
=1
(d)
B F
A
=1
(e)
B
“同或”运算用符号?
表示，逻辑表达式为：
ABBABAF
“异或”运算是一种特殊的逻辑运算,用符号?表示，
逻辑表达式为：
BABABAF
四,"异或 "门三,"与或非 "门 CDABF
"与或非 "门也是一种通用门。
F
A
1
&
B C D
(c)
3、逻辑函数的实现函数的表现形式和实际的逻辑电路之间有着对应的关系，而实际逻辑电路大量使用“与非”门、“或非”门、
“与或非”门等。
1）、用“与非”门实现逻辑函数第一步 求出函数的最简“与 —或”表达式。
第二步 将其变换成“与非 —与非”表达式。
第三步 画出函数表达式对应的逻辑电路图。
例：用“与非”门实现逻辑函数
F(A,B,C,D)=ABC+ABC+BCD+BC
解：
第一步,00 01 11 10
00
01
11
10
ABCD
1 1
1 1
11
1
F=AB+BC+BD
第二步：
F=AB·BC·BD
第三步：
该电路是一个两级
“与非”电路。
如不限制级数，该电路可进一步简化。
F=AB+BC+BD
=B(A+C+D)
=B·ACD
=B·ACD
A
FBC
&
&
&
B
C
D
&
F1&
A &
DC
B
2）、用“或非”门实现逻辑函数第一步 求出函数的最简“或 —与”表达式。
第二步 将其变换成“或非 —或非”表达式。
第三步 画出函数表达式对应的逻辑电路图。
例：用“或非”门实现逻辑电路。
F(A,B,C,D)=CD+ACD+ABD+ACD
解,第一步,
F=AC+AD
F=F=(A+C)(A+D)
00 01 11 10
00
01
11
10
ABCD
0
0
0
000
0
0
1 1
1 1
1 1
1 1
第二步,F=(A+C)(A+D)
=(A+C)+(A+D)
第三步：
F
1
A C
1
A D
1
3）、用“与或非”门实现逻辑函数第一步 求出函数的最简“与 —或”表达式。
第二步 将其变换成“与 —或 —非”表达式。
第三步 画出函数表达式对应的逻辑电路图。
例：用“与或非”门实现逻辑电路。
F(A,B,C,D)=?m(1,3,4,5,6,7,12,14)
解,第一步,
00 01 11 10
00
01
11
10
ABCD
0
0
0 0
0
0
0 0
1 1
1
1
1 1
1
1
第二步：
F(A,B,C,D)=AD+BD
F(A,B,C,D)=AD+BD
F
A?1&
B
D
D第三步：
4）、用“异或”门实现逻辑函数第一步 求出函数的最简形式。
第二步 将其变换成“异或”表达式。
第三步 画出函数表达式对应的逻辑电路图。
例：用异或门实现逻辑电路。
F(A,B,C,D)=?m(1,2,4,7,8,11,13,14)
解,第一步,
00 01 11 10
00
01
11
10
ABCD
0
0
0 0
0
0
0 0
11
1
1
1 1
1
1由卡诺图可知该逻辑函数已不能化简。
第二步：
F=ABCD+ABCD+ABCD+ABCD+
ABCD+ABCD+ABCD+ABCD
=AB(CD+CD)+AB(CD+CD)+
AB(CD+CD)+AB(CD+CD)
=(CD+CD)(AB+AB)+(CD+CD)(AB+AB)
=(A? B)(C? D)+(A? B)(C? D)
=(A? B)(C? D)+(A? B)(C? D)
=(A? B)? (C? D) = A? B? C? D
第三步,F
A
=1
B
=1
=1
C
D
学习要求：
了解组合逻辑电路的特点；
熟练掌握组合电路分析和设计的基本方法；
了解竞争、冒险的概念；
掌握消除冒险的基本方法。
4.1 组合逻辑电路的特点：
如果一个逻辑电路在任何时刻产生的稳定输出值仅仅取决于该时刻各输入值的组合,而与过去的输入值无关,则称该电路为组合逻辑电路,
组合逻辑电路需要讨论的两个基本问题是分析与设计,
组合电路
x1
x2
xl
z1
z2
zm
zi = fi (x1,x2,…,xl) i=1,2,…,m
4.2 组合逻辑函数的分析与设计
1、组合逻辑电路的分析,
根据给定的组合电路，写出逻辑函数表达式，
并以此来描述它的逻辑功能，确定输入与输出的关系，必要时对其设计的合理性进行评定。
分析的一般步骤：
第一步,写出给定组合电路的逻辑函数表达式；
第二步,化简逻辑函数表达式；
第三步,根据化简的结果列出真值表；
第四步,功能评述。
解,ABCP?1
ABCAPAP 12
ABCBPBP 13
A B CCPCP 14
A B CCA B CBA B CAPPPF 432
化简：
CBAABC
CBAABCF
)(
1
A
CB
A
C
F
P1
P2
P3
P4
B
&
&
&
&
例 1,分析下图 给定的组合电路。
&
1A
CB
1 F
列出真值表
功能评述由真值可知,当 A、
B,C取相同值时,F为
1,否则 F为 0。 所以该电路是一个,一致性判定 电路 "。
A B C F
0 0 0 1
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
例 2,分析下图 给定的组合电路。
=1
A
C
B
A
C
F
P2
P3
P4
B
&
&
&
P1
P5
P6
B
C
1
1
1
解,一：写出逻辑表达式
P1 = A + B
P2 = A + C
P3 = B? C
P4 = B + C
P5 = P1P2
= (A + B)(A + C)
P6 = P3P4
= (B? C)(B + C)
F = P5P6
=(A + B)(A + C)(B? C)(B + C)
二：化简
F=(A + B)(A + C)(B? C)(B + C)
=(A + B)(A + C)(BC + BC)(B + C)
=(AB + A + C)(BC + BC)(B +C)
=(B + A + C)(BC + BC)(B +C)
=(BC + BC)(B +C)
=BC + BC
=B? C
A B C F
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 0
三：列出逻辑函数的真值表四：逻辑问题评述等效逻辑电路略。
2,组合逻辑电路的设计根据给定要求的文字描述或逻辑函数，在特定条件下，找出用最少的逻辑门来实现给定逻辑功能的方案，并画出逻辑电路图。
设计的一般步骤：
第一步,根据逻辑要求建立真值表；
第二步,根据真值表写出逻辑函数的 "最小项之和 "
表达式；
第三步,化简并转换为适当的形式；
第四步,根据表达式画出逻辑电路图；
例 1：假设有两个正整数，每个都由两位二进制数组成用 X=x1x2,Y=y1y2表示，要求用“与非”门设计一个判别 X>Y的逻辑电路。
解,第一步 建立真值表
x1 y1 x2 y2 F
1 0 d d
0 0 1 0
1 1 1 0
1
1
1第二步 写出逻辑表达式
F(x1,y1,x2,y2)=
x1y1+x1y1x2y2+x1y1x2y2
第三步 化简
x1y100 01 11 10
00
01
11
10
x2y2
0
0
0 1
0
0
0 1
10
0
1
0 1
1
0
F(x1,y1,x2,y2)=
x1y1+y1x2y2+x1x2y2
1）,单输出组合电路设计第四步 画出逻辑电路图
F(x1,y1,x2,y2)=x1y1+y1x2y2+x1x2y2
F(x1,y1,x2,y2)=x1y1·y1x2y2·x1x2y2
x1
F
x1
&
&
&
x2
y1
&
y2
例 2：用与非门设计一个三变量 "多数表决电路 "。
解,第一步：建立真值表；
输入即表达者,共有 3个,分别用 A,B,C表示,并设“同意”
为 1，“反对”为 0。
输出即决议是否通过,用 F表示,
并设 "通过 "为 1,"否决 "为 0。
A B C F
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
第二步：写出 "最小项之和 "表达式；
第三步：化简并转换成适当形式；
第四步：画出逻辑图。
1
00 01 11 10
0
1
AB
C
111
&
A
C
B
F&
&
&
F(A,B,C)=?m(3,5,6,7)
F(A,B,C)=AB+AC+BC
=AB+AC+BC =AB?AC? BC
例 3：用与非门设计一位数制范围指示器，十进制数用 8421BCD码表示，
当输入大于 5时，电路输出为 1，否则为 0。
解,第一步 建立真值表
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
A B C D F
0
0
0
0
0
1
1
1
1
1
d
d
d
d
d
d
8421BCD码只利用了十种组合，还冗余六种组合。
00 01 11 10
00
01
11
10
AB
CD
d
d
1 1
0
0
1 d
d1
0
0
0 1
d
d
第二步 写出逻辑表达式第三步 化简
F(A,B,C,D)=?m(5,6,7,8,9)+?d(10,11,12,13,14,15)
F(A,B,C,D)
=A+BD+BC
第四步 画出逻辑电路图
A
FB
1
&
&
C &
D
F(A,B,C,D)=A + BD + BC
=A·BD·BC
例 4：设计一个四位二进制码奇偶位发生器和奇偶检测器。
解,第一步 建立真值表
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
B8 B4 B2 B1 P
0
1
1
0
1
0
0
1
1
0
0
1
0
1
1
0
奇偶位发生器四位二进制码用 B8,B4、
B2,B1表示，输出的奇偶位用 P表示，采用偶校验 原则。
00 01 11 10
00
01
11
10
B8B4
B2B1
0
0
0 0
0
0
0 0
11
1
1
1 1
1
1
第二步 写出逻辑表达式第三步 化简
P(B8,B4,B2,B1)=?m(1,2,4,7,8,11,13,14)
P(B8,B4,B2,B1)
= B8? B4? B2? B1
第四步 画出逻辑电路图
P
B8
=1
B4
=1
=1
B2
B1
奇偶检测器,B8
F
=1
B4
=1
=1
B2
B1
=1P
奇偶检测器的输出为 F。
例 1,用“与非”门 设计一个将 8421BCD码转换成余三码的代码转换电路。
解：
第一步：
建立真值表
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
B8 B4 B2 B1 W X Y Z
0
0
0
0
0
1
1
1
1
1
d
d
d
d
d
d
1
0
1
0
1
0
1
0
1
0
d
d
d
d
d
d
1
0
0
1
1
0
0
1
1
0
d
d
d
d
d
d
0
1
1
1
1
0
0
0
0
1
d
d
d
d
d
d
2）,多输出组合电路设计第二步：写出函数表达式；
W(A,B,C,D)=Σm(5,6,7,8,9)+Σd(10,11,12,13,14,15)
X(A,B,C,D)=Σm(1,2,3,4,9)+Σd(10,11,12,13,14,15)
Y(A,B,C,D)=Σm(0,3,4,7,8)+Σd(10,11,12,13,14,15)
Z(A,B,C,D)=Σm(0,2,4,6,8)+Σd(10,11,12,13,14,15)
第三步：化简并转换成适当形式；
W=A+BC+BD
X=BC+BD+BCD
Y=CD+CD
Z=D
00 01 11 10
00
01
11
10
AB
CD
d
d
W WX
XY
YZ
WZ d
dWY
X
XZ
XYZ WYZ
d
d
CD
CD
用与非门实现要转换成与非 —与非表达式：
W=A+BC+BD=A·BC·BD
X=BC+BD+BCD=BC·BD·BCD
Y=CD+CD =CD·CD
Z=D
第四步：画出电路图
&
C
X
&&
&
B D
W
&&
&
&
Z Y
&
&
D C B A
76542
76321
75310
IIIIY
IIIIY
IIIIY
＝
＝
＝
三位二进制编码器的真值表输入 输出
0I 1I 2I 3I 4I 5I 6I 7I
Y2 Y1 Y0
1 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 1 0 0
0 0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 0 1 1 1 1
4.3 编 码 器
1、二进制编码器正逻辑：
三位二进制编码器
Y0Y1Y2
0I
2I
4I
6I
1I
3I
5I
7I
≥1 ≥1≥1
76542
76321
75310
IIIIY
IIIIY
IIIIY
＝
＝
＝
三位二进制编码器的真值表输入 输出
0I 1I 2I 3I 4I 5I 6I 7I
Y2 Y1 Y0
0 1 1 1 1 1 1 1 0 0 0
1 0 1 1 1 1 1 1 0 0 1
1 1 0 1 1 1 1 1 0 1 0
1 1 1 0 1 1 1 1 0 1 1
1 1 1 1 0 1 1 1 1 0 0
1 1 1 1 1 0 1 1 1 0 1
1 1 1 1 1 1 0 1 1 1 0
1 1 1 1 1 1 1 0 1 1 1
负逻辑：
用与非门组成的三位二进制编码器
Y0Y1Y2
0I
2I
4I
6I
1I
3I
5I
7I
& &&
2、二 -十进制编码器,
输入信号 输出编码 A B C D
I0 0 0 0 0
I1 0 0 0 1
I2 0 0 1 0
I3 0 0 1 1
I4 0 1 0 0
I5 0 1 0 1
I6 0 1 1 0
I7 0 1 1 1
I8 1 0 0 0
I9 1 0 0 1
97531757391
76326273
75647564
9898
IIIIIIIIIIID
IIIIIIIIC
IIIIIIIIB
IIIIA
≥1
≥1
≥1
≥1
≥1
≥1
&
&
&
&
I9 I8I7I6I5 I4I3I2I1
A
D
C
B
二 -十进制编码器逻辑图
3、优先编码器：
1）,8线－ 3线优先编码器 (74LS148)
76542
765435421
76564364210
IIIIY
IIIIIIIIY
IIIIIIIIIIY
＋＋＋＝
＋＋＋＝
＋＋＋＝8线－ 3线优先编码器的真值表输入 输出
0I 1I 2I 3I 4I 5I 6I 7I 2Y 1Y 0Y
× × × × × × × 0 0 0 0
× × × × × × 0 1 0 0 1
× × × × × 0 1 1 0 1 0
× × × × 0 1 1 1 0 1 1
× × × 0 1 1 1 1 1 0 0
× × 0 1 1 1 1 1 1 0 1
× 0 1 1 1 1 1 1 1 1 0
0 1 1 1 1 1 1 1 1 1 1
76542
765435421
76564364210
IIIIY
IIIIIIIIY
IIIIIIIIIIY
＋＋＋＝
＋＋＋＝
＋＋＋＝
SIIIY S 710＝
SIIISSIIIY EX 710710 ＋＋＋＝＝
逻辑函数表达式
Z0 Z1 Z2 Z3
G0 G3G2G1
(2)SY
EXY
S
0Y 2Y1Y
0I 2I1I 3I 5I4I 6I 7I
7A0A 2A1A 3A 5A4A 6A 15A8A 10A9A 11A 13A12A 14A
用两片 74LS148组成的 16线－ 4线编码器
(1)SY
EXY
S
0Y 2Y1Y
0I 2I1I 3I 5I4I 6I 7I
& &&&
二－十进制优先编码器的真值表输入 输出
1
I
2
I
3
I
4
I
5
I
6
I
7
I
8
I
9
I
3
Y
2
Y
1
Y
0
Y
1 1 1 1 1 1 1 1 1 1 1 1 1
× × × × × × × × 0 0 1 1 0
× × × × × × × 0 1 0 1 1 1
× × × × × × 0 1 1 1 0 0 0
× × × × × 0 1 1 1 1 0 0 1
× × × × 0 1 1 1 1 1 0 1 0
× × × 0 1 1 1 1 1 1 0 1 1
× × 0 1 1 1 1 1 1 1 1 0 0
× 0 1 1 1 1 1 1 1 1 1 0 1
0 1 1 1 1 1 1 1 1 1 1 1 0
2）、二 -十进制优先编码器 (74LS147)
983
9879869859842
98798698543985421
99879865986439864210
IIY
IIIIIIIIIIIIY
IIIIIIIIIIIIIIIIY
IIIIIIIIIIIIIIIIIIIY
＋＝
＋＋＋＝
＋＋＋＝
＋＋＋＝
二－十进制优先编码器的真值表输入 输出
1
I
2
I
3
I
4
I
5
I
6
I
7
I
8
I
9
I
3
Y
2
Y
1
Y
0
Y
1 1 1 1 1 1 1 1 1 1 1 1 1
× × × × × × × × 0 0 1 1 0
× × × × × × × 0 1 0 1 1 1
× × × × × × 0 1 1 1 0 0 0
× × × × × 0 1 1 1 1 0 0 1
× × × × 0 1 1 1 1 1 0 1 0
× × × 0 1 1 1 1 1 1 0 1 1
× × 0 1 1 1 1 1 1 1 1 0 0
× 0 1 1 1 1 1 1 1 1 1 0 1
0 1 1 1 1 1 1 1 1 1 1 1 0
二－十进制优先 编码器（ 74LS147）
9I2I1I 3I 5I4I 6I 7I 8I
3Y0Y 2Y1Y
& &&
≥1 ≥1≥1
≥1
≥1
4.4 译码器译码器的功能是对具有特定含义的输入代码进行,翻译,或,辨认,,将其转换成相应的输出信号 。
1,二进制译码器,将 n个输入变量变换成 2n个输出函数,且每个输出函数对应于 n个输入变量的一个最小项 。
注：本表中的,?”代表 0或 1
输 入
S1 S2＋ S3 A2 A1 A0
输 出
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
0123
0122
0121
0120
AAAY
AAAY
AAAY
AAAY
＝
＝
＝
＝
0127
0126
0125
0124
AAAY
AAAY
AAAY
AAAY
＝
＝
＝
＝
用与非门组成的 3线－ 8线译码器
G0 G7G6G5G4G3G2G1
GS
S
A0 A1 A2S1
3Y0Y 2Y1Y 7Y4Y 6Y5Y
2S 3S
逻辑函数表达式
74LS138的引脚图如下,
A0 A1 A2 S3 S2 S1 Y7
Y6Y5Y4Y3Y2Y1Y0VCC
1 8
916
地
74LS138
用两片 74LS138组成的 4线－ 16线译码器
10Y 12Y11Y 13Y 15Y14Y 16Y 17Y 20Y 22Y21Y 23Y 25Y24Y 26Y 27Y
74LS138(1)
A0 A1 A2 S1 3S2S
0 1 2 3 4 5 6 7
74LS138(2)
A0 A1 A2 S1 3S2S
0 1 2 3 4 5 6 7
D0 D1 D2 D3
1
2,二～十进制译码器,将 4位 BCD码的 10组代码翻译成 10个十进制数码 。
输 入
A3 A2 A1 A0
0
0
0
0
0
0
0
0
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
0
0
0
1
0
1
0
1
0
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
0
0
1
1
1
1
1
1
0
0
1
1
0
1
0
1
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
输 出
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9
01239
01238
01237
01236
01235
01234
01233
01232
01231
01230
AAAAY
AAAAY
AAAAY
AAAAY
AAAAY
AAAAY
AAAAY
AAAAY
AAAAY
AAAAY
＝
＝
＝
＝
＝
＝
＝
＝
＝
＝
二－十进制译 码器电路
9Y5Y 6Y 7Y 8Y3Y0Y 2Y1Y
A3A2A0
4Y
A1
例,用一片 74LS138三输入八输出译码器和适当的与非门实现全减器的功能 。
输 入
Ai Bi Gi-1
输 出
Di Gi
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0
1 1
1 1
0 1
1 0
0 0
0 0
1 1
742174211=+++=)C,B,A(D mmmmmmmmiiii
732173211=+++=)C,B,A(G mmmmmmmmiiii
A2
A1
A0
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
Ai
Bi
Gi-1
S1 S2 S3
&
&
Di
Gi
“1”
例,用译码器和与门实现逻辑函数
F(A,B,C,D)=?m(2,4,6,8,10,12,14)
解：
F(A,B,C,D)=
1412108642 mmmmmmm
DA B C?DCAB?DCBA?
DCBA?DBCA?DCBA?DCBA=
Y0Y1Y2Y3Y4Y5Y6Y7
A2 A1 A0
S3
S2
S1
&
Y0Y1Y2Y3Y4Y5Y6Y7
A2 A1 A0
S3
S2
S1
B C D A1
F
4.5 多路选择器完成对多路数据的选择，在公共传输线上实现多路数据的分时传送。
D0
D1
D2
D3
A1 A0
Y
4选 1
数据选择器
D0
D1
D2
D3
A1 A0
S
Y
SAADAADAADAADQ 1)](1)(1)(1)(1[1 013012011010
7 4 1 5 3 型 双 四 选 一 多 路 选 择 器 功 能 表允许
1S 1 0 0 0 0 允许
2S 1 0 0 0 0
A 1? 0 0 1 1 A 1? 0 0 1 1 地址码
A 0? 0 1 0 1
地址码
A 0? 0 1 0 1
输出
1Q 0 1D 0 1D 1 1D 2 1D 3 输出
2Q 0 2D 0 2D 1 2D 2 2D 3
SAADAADAADAADQ 2)](2)(2)(2)(2[2 013012011010
74153型双四选一多路选择器
1Q
2Q
1&
1&
1
1
1
1
11
1S
1D0
1D1
1D2
1D3
A1
A0
2S
2D0
2D1
2D2
2D3
（ a） 逻辑图
（ b） 等效电路
（ C）方框图
1Q
1D0 1D1 1D2 1D3
2Q
2D0 2D1 2D2 2D3
1QA0
A1
1D0 1D3
2Q
1S … 2D0 2D32S …
双十六选一多路选择器
1Q
A1
A0
1D0 1D3
2Q
1S … 2D0 2D32S …
1Q
A1
A0
1D0 1D3
2Q
1S … 2D0 2D32S …
1Q
A1
A0
1D0 1D3
2Q
1S … 2D0 2D32S …
1Q
A1
A0
1D0 1D3
2Q
1S … 2D0 2D32S …
1Q
A1
A0
1D0 1D3
2Q
1S … 2D0 2D32S …
a输出 b输出A0A1A2A3
0a1a2a3a 4a5a6a7a 8a9a10a11a 12a13a14a15a 0b1b2b3b 4b5b6b7b 8b9b10b11b 12b13b14b15b
a输入 b输入双 十 六 选 一 多 路 选 择 器 的 输 出地 址 码
A
3
A
2
A
1
A
0
a 输 出 b 输 出
0 0 0 0 0a 0b
0 0 0 1 1a 1b
0 0 1 0 2a 2b
0 0 1 1 3a 3b
0 1 0 0 4a 4b
0 1 0 1 5a 5b
0 1 1 0 6a 6b
0 1 1 1 7a 7b
1 0 0 0 8a 8b
1 0 0 1 9a 9b
1 0 1 0 10a 10b
1 0 1 1 1 1 a 1 1 b
1 1 0 0 12a 12b
1 1 0 1 13a 1 3b
1 1 1 0 14a 14b
1 1 1 1 15a 15b
例 1,用多路选择器实现以下逻辑函数功能。
F(A,B,C)=?m(2,3,5,6)
解,方案 I,采用八路数据选择器
F(A,B,C)=A B C +A B C +A B C +A B C
W＝ A2A1A0? D0+ A2A1A0? D1 + A2A1A0? D2
+ A2A1A0? D3 + A2A1A0? D4+ A2A1A0? D5
+ A2A1A0? D6+ A2A1A0? D7
比较上述两个表达式可知：要使 W＝ F,只需令 A2＝ A,A1＝ B,A0＝ C,且 D0＝ D1＝ D4 ＝ D7＝ 0
而 D2＝ D3＝ D5＝ D6＝ 1即可 。 所以,根据分析可作出用八路选择器实现给定函数的逻辑电路图 。
D0 D1 D2 D3 D4 D5 D6 D7
A2
A1
A0
A
B
C
W
F
8选 1
MUX
0 0 1 1 0 1 1 0
方案 II,采用四路数据选择器四路选择器具有两个选择控制变量,当用来实现三变量函数功能时,应该首先从函数的三个变量中任选两个作为选择控制变量,
然后再确定选择器的数据输入 。 假定选 A,B
与选择控制 A1,A0相连,则可将函数 F的表达式表示成如下形式：
F(A,B,C)=A B C +A B C +A B C +A B C
=A B? 0 +A B (C + C) +A B C +A B?C
=A B? 0 +A B? 1 +A B? C +A B?C
显然,要使四路选择器的输出 W与函数 F
相等,只需 D0＝ 0,D1＝ 1,D2 ＝ C,D3＝ C 。 由此,
可作出用四路选择器实现给定函数功能的逻辑电路图如图所示 。
A1
A0
A
B
W
F
4选 1
MUX
D0 D1 D2 D3
0 1 C C
本例的两种方案表明：用具有 n个选择控制变量的 选择器 实现 n个变量的函数或 n+1个变量的函数时,不需要任何辅助电路,可由 选择器 直接实现 。
当函数的变量比选择器 的选择控制变量数多于两个以上时,一般需要适当的逻辑门辅助实现 。 同时,在确定各数据输入时,通常借助卡诺图 。
真 值 表
A B C D E L A B C D E L
0 0 0 1
0 0
1 0
0 0
1 1
0 1 0 1
0 1
1 1
0 1
1 1
0 0 0 1
1 0
1 1
1 0
1 0
0 1 0 0
0 0
1 1
1 0
1 0
1 1
1 0
0 1 0 1
0 0
1 1
0 0
1 0
0 1 0 0
0 1
1 0
0 1
1 1
0 0 0 1
1 0
1 0
1 0
1 0
0 0 0 0
0 1
1 1
1 0
1 1
1 1
1 0
例 2,下面是一个具有五个输入变量的逻辑函数的真值表,用三个双四选一多路选择器实现 。
五变量函数
1QA0
A1
1D0 1D3
2Q
1S … 2D0 2D32S …
1QA0
A1
1D0 1D3
2Q
1S … 2D0 2D32S …
1QA0
A1
1D0 1D3
2Q
1S … 2D0 2D32S …
0 00 0 011 1 1 EE EEEEE
DC BA L
E 0
0 1 0 1
EE
E
.
F1(A,B,C,D)=∑m(0,1,5,7,10,13,15)
F2(A,B,C,D)=∑m(8,10,12,13,15)
作 F1 F2的卡诺图 (以 A= A1 B= A0)
逻辑函数,
例 3,试用一片双四路数据选择器实现下列
.
F1
AB
CD00
00
01
01
11
11
10
10
0 1 1 0
10
1 0
0
0 0
0
11 0
1
F1= ABC +ABD + ABCD + ABD
.
F2
AB
CD00
00
01
01
11
11
10
10
1 1 1 0
10
0 0
0
1 0
0
00 0
0
F2= ABD + ABC+ABD = ABD + ABCD
.
比较双 4路数据选择器的功能表和输出表达式,
A1 A0 1W 2W
0 0 1D0 2D0
0 1 1D1 2D1
1 0 1D2 2D2
1 1 1D3 2D3
可得,1D0=C 1D1=D 1D2=CD 1D3=D
2D0=0 2D1=0 2D2=D 2D3=CD
.
1W
2W
A1
A0
1D0
2D0
1D1
2D1
1D2 1D3
2D2 2D3
74LS153
F1
F2
A
B
C
C
D
D
D
D
C D
&
&
4.6 二进制并行加法器二进制并行加法器除能实现二进制加法运算外，还可实现代码转换、二进制减法运算，
二进制乘法运算，十进制加法运算等功能。
1,一位半加器第一步：建立真值表要完成一位“被加数”与“加数”两者相加，
要产生“本位和”及向高位的“进位”，因此该电路有 2个输入,2个输出。
设“被加数”，“加数” 分别为 A和 B；
,本位和”与向高位的“进位”分别为 SH
和 CH。
A B SH CH
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
第二步：写出 "最小项之 "表达式；
SH = AB +AB
CH = AB
第三步：化简,
0 0
0 1
0 1
0
1
A
B
CH
0 1
1 0
0 1
0
1
A
B
SH
由卡诺图可知，已最简。
第四步：画出电路图假设只提供原变量，而不提供反变量，
用与非门实现该电路。
1)SH=AB+AB
=A?B
2)SH=AB+AB
CH=AB
CH=AB 1
B SH
A
&
&
CH
&?
&?
B
SH
A
=1
1 CH? &
A
B
S
CCO
Σ
=AB+BB+AB+AA
=A(A+B)+B(A+B)
=A·AB·B·AB
逻辑符号,
2,一位全加器要完成一位 "被加数 "与 "加数 "及低位送来的 "
进位 "三者相加，产生 "本位和 "及向高位的 "
进位 "，因此该电路有 3个输入,2个输出。
设“被加数”，“加数”和低位来的 "进位
"分别为 Ai,Bi,Ci-1,"本位和 "与向高位的 "进位 "分别为 Si,Ci.
Ai Bi Ci-1 Si Ci
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
第一步：建立真值表第二步：写出 "最小项之 "表达式；
Si=?m(1,2,4,7)
Ci=?m(3,5,6,7)
第三步：化简并转换成适当形式；
1
00 01 11 10
0
1
AiBi
Ci-1
1
1
1
Si
AiBi
1
00 01 11 10
0
1 111
Ci
Ci-1
1111 iiiiiiiiiiiii CBACBACBACBAS
11 iiiiiii CACBBAC
如果用 "与非 "门来实现，则需要 9个 "与非 "
门,3个 "非 "门，数量较多。若采用其它门电路，
可将输出函数表达式作适当转换。
1111 iiiiiiiiiiiii CBACBACBACBAS
11 )( iiiiii CBACBA
1 iii CBA
1111 iiiiiiiiiiiii CBACBACBACBAC
)()( 111 iiiiiiiii CCBACBABA
iiiii BACBA 1)(
第四步：画出电路图
Si
Ci
&
&
&
=1
=1Ai
Ci-1
Bi
用半加器实现,
1111 iiiiiiiiiiiii CBACBACBACBAS
11 iHiH CSCS ii
11 )()( iiiiiiiiii CBABACBABA
1111 iiiiiiiiiiiii CBACBACBACBAC
)()( 111 iiiiiiiii CCBACBABA
1 iH CS i
ii HiH CCS 1
Ci-1
AiB
i
Si
CiCO
Σ
Ci-1
Si
Ci
CO
ΣAiB
i CO
Σ
1
iHC
iHS
用半加器实现的电路图,
逻辑符号,
iiiiii
iiiii
iiiiiiiiiiiii
iiiiiiiiiiiiiiii
BAGBAP
CPCBA
CBACBACBACBAS
GCPCBACBACBACBAC
11
1111
11111
全加器的逻辑图
Ci-1
SiAi
Bi
& Ci
=1
&
1
=1
Pi Gi
11 iiiiiii CACBBAC iiiiii BAGBAP
3,超前进位加法器提高工作速度的途径：设法减小进位信号的传递时间
iiii GCPC 1
进位传递公式
3231230123101233233
21201210122122
1011011011
0100
GGPGPPGPPPCPPPPGCPC
GGPGPPCPPPGCPC
GGPCPPGCPC
GCPC
BAGBAP
BAGBAP
iiiiii
iiiiii
四位二进制超前进位加法电路
P0G0C0
S3S2S1S0
A0 B0 A1 B1 A2 B2 A3 B3
全加器 全加器 全加器 全加器
C-1 超前进位形成逻辑
P1G1C1 P2G2C2 P3G3
C-1 C
3
74LS283 逻辑图
&
1?1
&
1
&
1
&
C3
C-1
C0C1C2
A3B3
=1
1
1
&?1
&
=1=1=1
A1B1
&?1
&
A2B2
&?1
&
A0B0
&?1
&
S3 S2 S2 S0
Pi?Gi=Ai?Bi
Pi?Gi=Pi
例,用四位二进制并行加法器设计一个将
8421BCD码转换成余 3码的代转换电路 。
余 3码比 8421码多 3
A4 A3 A2 A1 B4 B3 B2 B1
F4 F3 F2 F1
余 3码
FC4 C0
8421BCD码 0 0 1 1
,0”
解：
例,用四位二进制并行加法器设计一个四位二进制并行加法 /减法器 。
解,利用补码，将减法变为加法
F4 F3 F2 F1
FC4 C0
A4 A3 A2 A1 B4 B3 B2 B1
S4 S3 S2 S1
＝ 1 ＝ 1 ＝ 1 ＝ 1
被加数 (被减数 )
加数 (减数 )
a4 a3 a2 a1
b4 b3 b2 b1
功能选择 M
和 (差 )
例,用四位二进制并行加法器设计一个用余 3
码表示的一位十进制数加法器 。
解,余 3码相加时无进位，结果要减 3；有进位，结果要加 3。减 3(0011)可以变为加
13(1101)。
A4 A3 A2 A1 B4 B3 B2 B1
F4 F3 F2 F1
和数余 3码
FC4 C0
,1”
A4 A3 A2 A1 B4 B3 B2 B1
F4 F3 F2 F1
FC4 C0
被加数余 3码 加数余 3码
1
进位输入I
II
例,用四位二进制并行加法器设计一位
8421BCD码十进制数加法器 。
解,8421BCD码相加时有进位或出现冗余码时，结果要加 6调整。
A4 A3 A2 A1 B4 B3 B2 B1
F4 F3 F2 F1
和数 8421BCD码
FC4 C0
“1” A4 A3 A2 A1 B4 B3 B2 B1
F4 F3 F2 F1
FC4 C0
被加数 8421BCD码 加数 8421BCD码进位输入I
II
&
&
&
&
4.7 数值比较器完成两个 4位二进制数的比较工作。
函数表达式 BABAAABABA )()(
1、一位数值比较器
(A=B)A
B
&
(A>B)
(A<B)
&
&
1
BABABABBBA )()(
BABABA
BABABA
)()()(
7 4 8 5 型 四 位 数 字 比 较 器 功 能 表比 较 输 入 级 联 输 入 输 出
A
3
,B
3
A
2
,B
2
A
1
,B
1
A
0
,B
0
( A < B )
I
( A = B )
I
( A > B )
I
( A < B )
O
( A = B )
O
( A > B )
O
A
3
>B
3
0 0 1
A
3
<B
3
1 0 0
A
3
=B
3
A
2
>B
2
0 0 1
A
3
=B
3
A
2
<B
2
1 0 0
A
3
=B
3
A
2
=B
2
A
1
>B
1
0 0 1
A
3
=B
3
A
2
=B
2
A
1
<B
1
1 0 0
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
>B
0
0 0 1
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
<B
0
1 0 0
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
0 0 1 0 0 1
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
1 0 0 1 0 0
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
0 1 0 0 1 0
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0?
1? 0 1 0
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
1 0 1 0 0 0
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
0 0 0 1 0 1
2,4位数值比较器
iiiiiiiiii BABABBAABA )()()( ＝
3,2,1,0)(
3,2,1,0)(
iBABA
iBABA
iiii
iiii
))()()((
))()((
))(()(
))()()()((
))()()()(()(
00112233
112233
223333
00112233
00112233
BABABABA
BABABA
BABABA
BABABABABA
BABABABABABA
I
IO
))()()((
))()((
))(()(
))()()()((
))()()()(()(
00112233
112233
223333
00112233
00112233
BABABABA
BABABA
BABABA
BABABABABA
BABABABABABA
I
IO
IO BABABABABABA ))()()()(()( 00112233
B0 B1 B2 B3 A0 A1 A2 A3(A<
B)
I
(A
>B)
I
(A
=B)
I
(A<B)o(A=B)o(A>B)o
74LS85逻辑图
(A=B)0
A3
B3
(A>B)o
(A<B)o
(A=B)I
(A>B)I
(A<B)I
&
1&
1&
1&
1&
1&
&
1&
&
&
&
A2
B2
A1
B1
A0
B0
P0
P1
P2
P3
24位串行比较器
B0 B1 B2 B3
A0 A1 A2 A3
(A
<B)
I
(A
>B)
I
(A
=B)
I
(A<B)o(A=B)o(A>B)o
0 1 0 A0 A1 A2 A3B0 B1 B2 B3
(A
<B)
I
(A
>B)
I
(A
=B)
I
(A<B)o(A=B)o(A>B)o
B0 B1 B2 B3
B4 B5 B6 B7
A4A5 A6 A7
A0 A1 A2 A3
(A
<B)
I
(A
>B)
I
(A
=B)
I
(A<B)o(A=B)o(A>B)o
B0 B1 B2 B3
B20B21B22B23
A0 A1 A2 A3
A20A21A22A23
……I II VI
输出输入
24位并行比较器
010
A0 A1 A2 A3
B0 B1 B2 B3 A40B4
(A
<B)
I
(A
>B)
I
(A
=B)
I
(A<B)o(A=B)o(A>B)o
B0 B1 B2 B3
A0 A1 A2 A3
输出输入
VI
I
(A
<B
)I
(A
>B
)I
(A
=B
)I
(A<B)
o
(A=B)
o
(A>B)
o
B0 B1 B2 B3
A0 A1 A2 A3
II
(A
<B
)I
(A
>B
)I
(A
=B
)I
(A<B)
o
(A=B)
o
(A>B)
o
B0 B1 B2 B3
A0 A1 A2 A3
II
I
(A
<B
)I
(A
>B
)I
(A
=B
)I
(A<B)
o
(A=B)
o
(A>B)
o
B0 B1 B2 B3
A0 A1 A2 A3
IV
(A
<B
)I
(A
>B
)I
(A
=B
)I
(A<B)
o
(A=B)
o
(A>B)
o
B0 B1 B2 B3
A0 A1 A2 A3
V
(A
<B
)I
(A
>B
)I
(A
=B
)I
(A<B)
o
(A=B)
o
(A>B)
o
B0 B1 B2 B3
A0 A1 A2 A3
B5 B6 B7 B8
A5 A6 A7 A8
A90B9 B10B11B12B13
A10A11A12A13
A140 B14B15B16B17B1
8
A15A16A17A18
A190 B19B20B21B22B2
3
A20A21A22A23
8,4,2,1 B C D 码 的 奇 偶 监 督 位奇 偶 监 督 位 十 进 制数
8,4,2,1 BCD 码
（ 信 息 码 ） 奇 性 偶 性
0 0 0 0 0 1 0
1 0 0 0 1 0 1
2 0 0 1 0 0 1
3 0 0 1 1 1 0
4 0 1 0 0 0 1
5 0 1 0 1 1 0
6 0 1 1 0 1 0
7 0 1 1 1 0 1
8 1 0 0 0 0 1
9 1 0 0 1 1 0
4.8 奇偶校验器检验数据码中 1的总个数是奇数还是偶数 。
21 PPF?＝
异或门真值表
P 1 P 2 F 1 的总个数
0 0 0
1 1 0
偶数
0 1 1
1 0 1
奇数校验正确命令接收校验出错报 警发送端 接收端奇偶发生器奇偶校验器报警
N位信息码 N+1位传输码校验位奇偶校验原理框图
WOD
WE
P
A
B
C
D
E
F
G
H
SOD
SE
＝ 1
＝ 1
＝ 1
＝ 1
＝ 1
＝ 1
＝ 1 1
≥ 1
≥ 1
&
&
&
&
八位奇偶发生器／校验器 74LS180的逻辑图
HGFEDCBA
HGFEDCBA
EODOD SPSPW
EODE SPSPW
P＝
＝
偶 数奇 数偶 数奇 数输 入 输 出
A~H中 1的个数 SE SOD WE WOD
×
×
1
1
0
0
1
0
0
0
1
1
1
0
1
0
0
1
0
1
0
1
1
0
0
1
74LS180的功能表
SOD和 SE是奇偶控制端，
WOD是奇校验输出端,WE是偶校验输出端。
A
SE5V
WOD1 WE WE
奇偶发生器 奇偶校验器 1
WOD2
SESOD
SOD
八位奇校验系统
H
附加：多输入变量的迭代递推设计法一般而言，对于 n个变量 X1,X2,…,Xn的函数 F，如果能引入中间变量 Ai，并找到一个函数，便可按如下递推公式求得 F。
),(
),(
),(
),(
),(
1
121
1
212
101
nnn
nnn
iii
XAgAF
XAgA
XAgA
XAgA
XAgA
A0
X1
g F=AnA1
X2
g A2 An-1
Xn
g
迭代递推法结构图例,设计一个组合电路，当 n个变量 X1,X2,…,Xn
中有 2个输入为 1时，输出 F为 1；否则，输出 F为 0
功 能 块 真 值 表输 入 输 出
A i - 1 B i - 1 X i A i B i
0 0 0
0 0
1 0 1
0 0 1
0 1
1 1 1
0 1 1
1 1
1 1 0
0 1 0
1 0
1 1 0
),,(
),,(
11
11
iiiBi
iiiAi
XBAgB
XBAgA
Ai-1
Ai
Bi-1
Xi
g B
i 功能块当 Ai－ 1和 Bi-1都是 0时，表示
X1,X2,…,Xi-1中还没有出现过 1；当 Ai－ 1=0,Bi-1＝
1时，表示 X1,X2,…,Xi-1
中已有一个 1；当 Ai－ 1和 Bi-1
都是 1时，表示 X1,X2,…,
Xi-1中已有二个 1；当 Ai－ 1=1，
Bi-1＝ 0时，表示 X1,X2,…,
Xi-1中已有三个或三个以上为 1。
A i - 1 B i - 1
X i 00 01 11 10
0 0 0 1 1
1 0 1 1 1
A i - 1 B i - 1
X i 00 01 11 10
0 0 1 1 0
1 1 1 0 0
11 iiii BXAA
iiiii XBXAB 11
B1
A1
X2
g
X3
g
An
Bn-1
An-1
Xn
g
BnB2
A2 A3
X1
0 &
F=AnBn
AiA
i-1
Bi-1
Bi1
1
&
&
&
&
&Xi
4.9 利用中规模集成电路进行组合电路设计例如,"与非 "门的时延一般来说，时延对数字系统是有害的，它会降低系统的工作的速度，还会产生竞争冒险现象。
A
B
t1 t1+ tpd t2 t2+ tpd
F
实际上，电信号从任意一点经过任意路径到达另一点都需要一定时间，我们称之为时间延迟或简称时延。
4.10 组合电路的险象
11
AAFCB
CAABF
时，当例如：
1
&
B
C
A
F
&
&
d
g
e
G1
G2
G3
G4
A
F
d
e
g
tpd
21
由于竞争使得电路产生了暂时错误输出称之为 险象 。
多个信号经不同路径到达某一点有时间差，称为 竞争 。
3.4.1 险象的产生电路在时间 "1"和 "2"出现了竞争，并且输出
F在时间 "2"出现了短时的错误，即产生了险象，
通常把不产生险象的竞争称为非临界竞争，而把产生险象的竞争称为临界竞争。
注意,竞争和险象是对电路的，而不是针对函数的。
3.4.2 险象的分类按输入变化前后输出是否相等而分为静态和动态,按错误输出的极性分为 0型和 1型。因此有静态 0型,静态 1型,动态 0型,动态 1型。
静态 0型动态 0型静态 1型动态 1型输入变化前的输出输入变化后的输出
3.4.3 险象的判断有代数法和卡诺图
检查是否存在某个变量 X,它同时以原变量和反变量的形式出现在函数表达式中；
一、代数法：
如果上述现象存在，则检查表达式是否可在一定条件下成为 X+X或者 X?X 的形式，若能则说明与函数表达式对应的电路可能产生险象。
是否可能产生试判断电路 ACBACAF例：
险象。
解,变量 A和 C具备竞争的条件,应分别进行检查。
检查 C：
11
10
01
00
AB
AB
AB
AB
CF
CF
F
CF
1
C发生变化时不会产生险象,
检查 A：
11
10
01
00
BC
BC
BC
BC
AAF
AF
AF
AF
当 B=C=1时,A的变化可能使电路产生险象,
二、卡诺图法当描述电路的逻辑函数为 "与或 "式时,
可采用卡诺图来判断是否存在险象。其方法是观察是否存在 "相切 "的卡诺图,若存在则可能产生险象。
的卡诺图中，在电路 CABCADAF例：
，不被同一卡诺圈所包含与相邻最小项 DCABDCBA
因此当 B＝ D=1,C＝ 0时，电路可能由于 A的变化 而 产生险象。
00 01 11 10
00
01
11
10
ABCD
11
11
1
11 1
1、利用定理 8,CAABBCCAAB
给原函数增加冗余项。
一、用增加冗余项的方法消除险象在表达式中 "加 "上多余的 "与项 "或者 "乘 "上多余的 "或项 "，使原函数不可能在某种条件下产生的形式，从而消除可能若再出现 XXXX
险象。
险象应该消除,否则会影响电路的工作。
3.4.4 险象的消除例,用增加冗余项的方法消除 电路中的险象。
解,原电路对应的函数表达式为
CAABF
根据定理 8增加冗余项 BC,有
BCCAABF ＋
1
&
B
C
A
F
&
&
d
g
e
G1
G2
G3
G4
当 B=C=1进,函数由 F＝ A＋ A变成了 F＝ 1
B
A
C
&
1
&
&
& F
附加门
2、卡诺图中增加卡诺圈以消除 "相切 ".
00 01 11 10
00
01
11
10
ABCD
11
11
1
10 1
0 0 0
1
0 0
0 0
二、增加惯性延时环节,
在电路的输出端连接一个惯性延时环节，
通常是 RC滤波器。
… 组合电路
x1x
2
xn
F'F
C
R
F
t
F
t
使用 此方法时要适当选择时间常数 (?=RC),要求?足够大，以便“削平”尖脉冲；
但 又 不能太大，以免使正常的输出发生畸变。
