6.4 集 成 计 数 器集成计数器具有功能较完善,通用性强,功耗低,工作速率高且可以自扩展等许多优点,因而得到广泛应用 。 目前由 TTL和 CMOS电路构成的 MSI计数器都有许多品种,表中列出了几种常用 TTL型 MSI计数器的型号及工作特点 。
常用 TTL型 MSI计数器
1,同步集成计数器 74LS161
74LS161是模 24(四位二进制 )同步计数器,具有计数,
保持,预置,清 0功能,其逻辑电路及传统逻辑符号分别如下图 (a),(b)所示 。 它由四个 JK触发器和一些控制门组成,QD,QC,QB,QA 是计数输出,QD 为最高位 。
OC为进位输出端,OC=QDQCQBQAT,仅当 T=1且计数状态为 1111时,OC才变高,并产生进位信号 。
6.4.1 二进制计数器
&
C 1
1 K
R
1 J
&
&
≥ 1
&
&
C 1
1 K
R
1 J
&
&
≥ 1
&
&
C 1
1 K
R
1 J
&
&
≥ 1
&
&
C 1
1 K
R
1 J
&
&
≥ 1
&
&
&
&
&
&
T
P
D
1
C
r
C
1
C P
计 数 脉 冲
B
A
1
L D
Q
A
Q
B
Q
C
Q
D
O
C
( a )
( b )
Q
A
Q
B
Q
C
Q
D
P
C P
A B C D
7 4 1 6 1
T
C
r
L D
O
C
( M S B )
74LS161
(a) 逻辑图；
(b) 传统逻辑符号计数器计数时,Cr=LD=1，
PT=1，在 CP作用下计数器正常计数，低位为全 1时翻转，
否则保持。当 P,T中有一个为低时，各触发器 J,K为 0，
计数器处于保持状态。
CP为计数脉冲输入端,上升沿有效 。
Cr 为异步清 0端,低电平有效,只要 Cr=0,立即有
QDQCQBQA=0000,与 CP无关 。
LD为同步预置端,低电平有效,当 Cr=1,LD=0,在 CP
上升沿来到时,才能将预置输入端 D,C,B,A的数据送至输出端,即 QDQCQBQA=DCBA。
P,T为计数器允许控制端,高电平有效,只有当
Cr=LD=1,PT=1,在 CP作用下计数器才能正常计数 。 当 P、
T中有一个为低时,各触发器的 J,K端均为 0,从而使计数器处于保持状态 。 P,T的区别是 T影响进位输出 OC,而 P则不影响 OC。
74LS161功能表
1 8
916
74LS193
A
B
VCC
QB QA QC QDCPD CPU
QCB QCCCr LD C D
2,四位二进制同步可异计数器 74LS193
.
Cr,清 0
LD,预置数控制
QCC,进位输出
QCB,借位输出
D,C,B,A,预置数输入
CPU,加 计数 脉 冲输 入
CPD,减计数脉冲输入
Cr LD D C B A CPU CPD QD QC QB QA
1 d d d d d d d 0 0 0 0
0 0 D C B A d d D C B A
0 1 d d d d 1 加计数
0 1 d d d d 1 减计数功能表,
74LS193型四位二进制可逆计数器逻辑图
QA
T RS?1T RS?1T RS?1T RS
QB QC QD
& & & &
& & &?1& & &?1 & &?1 & &?1
1 1 1
CPU CPDCr LDA B C D
& &
1
1
QCBQCC
例 1,用 74LS193利用反馈归零法构成十进制加法计数器
Cr
CPU
CPD
D C B A LD
QD QC QB QA
QCC
QCB
74LS193CP
&
1
1
0000 0001 0010 0011 0100
1010
1001 1000 0111 0110 0101
例 2,用 74LS193利用预置数法 构成模 12减法计数器
Cr
CPU
CPD
D C B A LD
QD QC QB QA
QCC
QCB
74LS193
1
1
CP
1
&111
0
初态设置
.
LD
1111 1110 1101 1100 1011 1010
100110000111011001010100
0011
1,同步十进制加法计数器 74LS160
同步十进法计数器 74LS160与同步二进制加法计数器 74LS161（也即同步十六进制加法计数器）
基本相同。异步置零，异步预置和保持功能与
74LS161是完全相同的，只是计数规律有所差别。
6.4.2 十进制计数器
& J
C
R
& K
&
& ≥ 1
CP
D0
D1
D2
D3
& J
C
R
& K
Q0&
&
≥ 1
& J
C
R
& K
Q1& ≥ 1
Q2&
&
≥ 1
& J
C
R
& K
Q3&
&
≥ 1
&
&
1
1
OC
EP
ET
1
&&
计数器 74LS160的逻辑图
LD
DR
① 该器件为双时钟工作方式,CPU是加计数时钟输入,CPD是减计数时钟输入,均为上升沿触发,采用 8421 BCD码计数 。
② Cr为异步清 0端,高电平有效 。
③ LD为异步预置控制端,低电平有效,当 Cr=0,LD=0时预置输入端 D,C,B,A的数据送至输出端,即 QDQCQBQA=DCBA。
④ 进位输出和借位输出是分开的 。
OCC为进位输出,加法计数时,进入 1001状态后有负脉冲输出,
脉宽为一个时钟周期 。
OCB为借位输出,减法计数时,进入 0000状态后有负脉冲输出,
脉宽为一个时钟周期 。
2,十进制可逆集成计数器 74LS192
QDQCQBQA
CrDCBA CPD CPu
S T1 ≥ 1S T0 ≥ 1
& &
& ≥ 1 & ≥ 1
&
S T2 ≥ 1 S T3 ≥ 1
& &
& & ≥ 1
&
≥ 1
&
&
1 1 1 1
&
&
R R RR
74LS192逻辑图 LD
CBQ CCQ
常用 TTL型 MSI计数器
1,同步集成计数器 74LS161
74LS161是模 24(四位二进制 )同步计数器,具有计数,
保持,预置,清 0功能,其逻辑电路及传统逻辑符号分别如下图 (a),(b)所示 。 它由四个 JK触发器和一些控制门组成,QD,QC,QB,QA 是计数输出,QD 为最高位 。
OC为进位输出端,OC=QDQCQBQAT,仅当 T=1且计数状态为 1111时,OC才变高,并产生进位信号 。
6.4.1 二进制计数器
&
C 1
1 K
R
1 J
&
&
≥ 1
&
&
C 1
1 K
R
1 J
&
&
≥ 1
&
&
C 1
1 K
R
1 J
&
&
≥ 1
&
&
C 1
1 K
R
1 J
&
&
≥ 1
&
&
&
&
&
&
T
P
D
1
C
r
C
1
C P
计 数 脉 冲
B
A
1
L D
Q
A
Q
B
Q
C
Q
D
O
C
( a )
( b )
Q
A
Q
B
Q
C
Q
D
P
C P
A B C D
7 4 1 6 1
T
C
r
L D
O
C
( M S B )
74LS161
(a) 逻辑图；
(b) 传统逻辑符号计数器计数时,Cr=LD=1，
PT=1，在 CP作用下计数器正常计数，低位为全 1时翻转，
否则保持。当 P,T中有一个为低时，各触发器 J,K为 0，
计数器处于保持状态。
CP为计数脉冲输入端,上升沿有效 。
Cr 为异步清 0端,低电平有效,只要 Cr=0,立即有
QDQCQBQA=0000,与 CP无关 。
LD为同步预置端,低电平有效,当 Cr=1,LD=0,在 CP
上升沿来到时,才能将预置输入端 D,C,B,A的数据送至输出端,即 QDQCQBQA=DCBA。
P,T为计数器允许控制端,高电平有效,只有当
Cr=LD=1,PT=1,在 CP作用下计数器才能正常计数 。 当 P、
T中有一个为低时,各触发器的 J,K端均为 0,从而使计数器处于保持状态 。 P,T的区别是 T影响进位输出 OC,而 P则不影响 OC。
74LS161功能表
1 8
916
74LS193
A
B
VCC
QB QA QC QDCPD CPU
QCB QCCCr LD C D
2,四位二进制同步可异计数器 74LS193
.
Cr,清 0
LD,预置数控制
QCC,进位输出
QCB,借位输出
D,C,B,A,预置数输入
CPU,加 计数 脉 冲输 入
CPD,减计数脉冲输入
Cr LD D C B A CPU CPD QD QC QB QA
1 d d d d d d d 0 0 0 0
0 0 D C B A d d D C B A
0 1 d d d d 1 加计数
0 1 d d d d 1 减计数功能表,
74LS193型四位二进制可逆计数器逻辑图
QA
T RS?1T RS?1T RS?1T RS
QB QC QD
& & & &
& & &?1& & &?1 & &?1 & &?1
1 1 1
CPU CPDCr LDA B C D
& &
1
1
QCBQCC
例 1,用 74LS193利用反馈归零法构成十进制加法计数器
Cr
CPU
CPD
D C B A LD
QD QC QB QA
QCC
QCB
74LS193CP
&
1
1
0000 0001 0010 0011 0100
1010
1001 1000 0111 0110 0101
例 2,用 74LS193利用预置数法 构成模 12减法计数器
Cr
CPU
CPD
D C B A LD
QD QC QB QA
QCC
QCB
74LS193
1
1
CP
1
&111
0
初态设置
.
LD
1111 1110 1101 1100 1011 1010
100110000111011001010100
0011
1,同步十进制加法计数器 74LS160
同步十进法计数器 74LS160与同步二进制加法计数器 74LS161（也即同步十六进制加法计数器）
基本相同。异步置零，异步预置和保持功能与
74LS161是完全相同的，只是计数规律有所差别。
6.4.2 十进制计数器
& J
C
R
& K
&
& ≥ 1
CP
D0
D1
D2
D3
& J
C
R
& K
Q0&
&
≥ 1
& J
C
R
& K
Q1& ≥ 1
Q2&
&
≥ 1
& J
C
R
& K
Q3&
&
≥ 1
&
&
1
1
OC
EP
ET
1
&&
计数器 74LS160的逻辑图
LD
DR
① 该器件为双时钟工作方式,CPU是加计数时钟输入,CPD是减计数时钟输入,均为上升沿触发,采用 8421 BCD码计数 。
② Cr为异步清 0端,高电平有效 。
③ LD为异步预置控制端,低电平有效,当 Cr=0,LD=0时预置输入端 D,C,B,A的数据送至输出端,即 QDQCQBQA=DCBA。
④ 进位输出和借位输出是分开的 。
OCC为进位输出,加法计数时,进入 1001状态后有负脉冲输出,
脉宽为一个时钟周期 。
OCB为借位输出,减法计数时,进入 0000状态后有负脉冲输出,
脉宽为一个时钟周期 。
2,十进制可逆集成计数器 74LS192
QDQCQBQA
CrDCBA CPD CPu
S T1 ≥ 1S T0 ≥ 1
& &
& ≥ 1 & ≥ 1
&
S T2 ≥ 1 S T3 ≥ 1
& &
& & ≥ 1
&
≥ 1
&
&
1 1 1 1
&
&
R R RR
74LS192逻辑图 LD
CBQ CCQ
