第 7章 时序逻辑设计原理 (一 )
数字逻辑设计及应用
锁存器和触发器
同步时序分析
同步时序设计基本概念逻辑电路分为两大类：
组合逻辑电路 （ combinational logic circuit）
时序逻辑电路 （ sequential logic circuit）
任何时刻的输出仅取决与当时的输入任一时刻的输出不仅取决与当时的输入，
还取决于过去的输入序列电路特点：无反馈回路、无记忆元件电路特点：有 反馈回路,有 记忆元件思考：能否只用一片 1位全加器进行串行加法？？ C
1
S0
X0 Y0
C0
X Y
CI CO
S
X Y
CI CO
S
X Y
CI CO
S C0
S0 S1 Sn
X0 Y0 X1 Y1 Xn Yn串行加法器
C1 C2
X Y
CI CO
S 2
1
1 1
1
反馈利用反馈和时钟控制
3
2
2 2
2
暂存
X Y
CI CO
S
Ci+1
Si
Xi Yi
Ci
X Y
CI CO
S
X Y
CI CO
S
X Y
CI CO
S C0
S0 S1 Sn
X0 Y0 X1 Y1 Xn Yn串行加法器
C1 C1
时钟控制需要具有 记忆 功能的逻辑单元，能够暂存运算结果。
利用 反馈 和时钟控制
7.1 双稳态元件
Q
Q_L
1
1 0
0 Q
Q_L
电路有两种 稳定状态,Q = 1 ( 1态 ) 和 Q = 0 ( 0态 )
—— 双稳电路（ bistable）
只要一接电源，电路就 随机 出现两种状态中的一种，并永久地保持这一状态。
0
0 1
1
Vin1
Vout1
Vin2
Vout2
Vout2
Vin2
= Vin2
= Vout2
稳态 stable
亚稳态 metastable
Q
Q_L
Vin1 Vout1
Vin2 Vout2
所有的时序电路对亚稳态都是敏感的亚稳态特性稳态 稳态亚稳态随机噪声会驱动工作于亚稳态点的电路转移到一个稳态的工作点上去
Q
Q_L从一个,稳态,转换到另一个,稳态,
需加一定宽度的脉冲（足够的驱动）
7.2 锁存器与触发器
—— 是大多数时序电路的基本构件
锁存器（ Latch）
根据输入，直接改变其输出（无使能端）
有使能端时,在时钟信号的有效电平之内 都可根据数据直接改变其输出状态
触发器（ Flip-Flop,F/F）
只在时钟信号的 有效边沿 改变其输出状态
7.2 锁存器与触发器
S-R锁存器
具有使能端的 S-R锁存器
D锁存器
边沿触发式 D触发器
具有使能端的边沿触发式 D触发器
扫描触发器
主从式触发器（ S-R,J-K）
边沿触发式 J-K触发器
T触发器
S-R锁存器
Q
QL
R
S
（ 1） S = R = 0
电路维持原态工作原理：0
0
Q
QL
或非门?非门
Qn+1 = Qn
QLn+1 = QLn
新态原态
S-R锁存器
Q
QL
R
S
工作原理：
1
0
（ 2） S = 0,R = 1
a,原态,Qn=0,QLn=1
0
1
新态,Qn+1=0,QLn+1=1
b,原态,Qn=1,QLn=0
新态,Qn+1=0,QLn+1=1
锁存器 清 0,Qn+1=0 QLn+1=1
即使 S,R无效（ =0）
锁存器仍能锁定 0态
Reset
1
0
(a)
Q
QL
R
S
1
0
0
1
(b)
0
01
0
1
S-R锁存器
Q
QL
R
S
工作原理：
（ 3） S = R = 1
0
0
Qn+1 = QLn+1 = 0
当 S,R无效（ =0）时，
1
1
Q
QN
0
0
亚稳态，对噪声敏感状态不确定
,禁止,
S-R锁存器
Q
QL
R
S
工作原理：
0
1
（ 3） S = 1,R = 0
a,原态,Qn=1,QLn=0
1
0
新态,Qn+1=1,QLn+1=0
b,原态,Qn=0,QLn=1
新态,Qn+1=1,QLn+1=0
锁存器 置 1,Qn+1=1 QLn+1=0
即使 S,R无效（ =0）
锁存器仍能锁定 1态
Set
0
1
(a)
Q
QL
R
S
0
1
1
0
(b)
0
0
1
1
0
S-R锁存器的功能描述
S Q
R QL
逻辑符号
Q
Q
QL
R
S
reset
set
清 0
置 1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
S R
0
1
0
0
1
1
0*
0*
Qn Qn+1
状态转移真值表
0 0
0 1
1 0
1 1
S R
维持原态
0 1
1 0
0* 0*
Q QL
功 能 表
tpw(min)
0 0
0 1
1 0
1 1
S R
维持原态
0 1
1 0
0* 0*
Q QL
S
R
Q
tpLH(SQ) tpLH(SQ)
S
R
Q
QL
传播延迟最小脉冲宽度状态图
S-R锁存器的功能描述
0
0
0 1
1 1
0
1
00 01 11 10Qn
SRQn+1
Qn+1 = S + R’·Qn
S·R = 0
特征方程 约束条件
0 1
S=1,R=0
S=0,R=1
S=X
R=0
S=0
R=X
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
S R
0
1
0
0
1
1
0*
0*
Qn Qn+1
状态转移真值表
S-R锁存器的动作特点
输入信号在全部有效电平内，都能直接改变锁存器的状态（直接置位－复位触发器）
输入端需遵守约束条件
抗干扰能力最低
当 S=R=1,然后同时取消时
S和 R端输入信号脉冲宽度过小
S和 R端输入信号同时取反锁存器进入亚稳态
S - R锁存器（ latch）
S_L = R_L = 1
1 1
1 0
0 1
0 0
S_L R_L
维持原态
0 1
1 0
1* 1*
Q QL
S-R锁存器 功能表电路维持原态
S_L = 1,R_L = 0 Q = 0,QL = 1
S_L = 0,R_L = 1 Q = 1,QL = 0
S_L = R_L = 0 Q=QL=1,不定状态
Q
QL
S_L
R_L
S
R
清 0
置 1
不定
S Q
R Q
逻辑符号具有使能端的 S-R锁存器
S
R
C
Q
QL
S_L
R_L
0 X X
1 0 0
1 0 1
1 1 0
1 1 1
C S R
维持原态维持原态
0 1
1 0
1* 1*
Q QL
功能表
(1),C = 0时,维持原态
(2),C = 1时,与 S-R锁存器相似注意：当 S=R=1时，若 C由 1?0，
则下一状态不可预测。
逻辑符号
S
C
R
Q
Q
—— 又称,时钟 S-R锁存器,
0 X X
1 0 0
1 0 1
1 1 0
1 1 1
C S R
维持原态维持原态
0 1
1 0
1* 1*
Q QL时钟 S-R锁存器时序图
Q
S
R
C
动作特点,输入信号在时钟
（使能端）有效期间，都能直接改变触发器的状态。
D锁存器
D = 1时,Q = 1
C = 0，
Q
QL
S
R
D
C
数据输入端控制端
ENABLE
CLK,G
输出状态保持不变输出随输入状态而改变C = 1，
D = 0时,Q = 0 Q = D透明锁存器
C D Q QL
1 0 0 1
1 1 1 0
0 X 保 持
D锁存器 功能表
D Q
C Q
逻辑符号特征方程,Qn+1 = D（ C=1）
0 1
D=1
D=0
D=1D=0
0
1
D
0
1
Qn+1
状态转移真值表
D锁存器的功能描述状态图
Q
D
C
tpLH(CQ)
tpHL(DQ)
tpLH(DQ) tpHL(CQ)
在 C的下降沿附近有一个 时间窗这段时间内 D输入一定不能变化
tsetup
建立时间
setup time
thold
保持时间
hold time
D锁存器的时序图锁存器的应用
D Q
C Q
D Q
C Q
D Q
C Q
D Q
C Q
DIN[3:0] WR DOUT[3:0]RD
锁存器的应用
Q D
Q C
X
Y
CI
Si
Ci+1
Xi
Yi
Ci
S
CO
CLK
暂存
X Y
CI CO
S
Ci+1
Si
Xi Yi
Ci时钟控制串行输入、串行输出注意,时钟同步再谈串行输入加法器的实现利用 COMS传输门的 D锁存器
QL
Q
TG
TG
D
C
EN
EN_L
A B
CMOS传输门
TG
利用 COMS传输门的 D锁存器
QL
Q
TG1
TG2
D
CC = 0
TG1 断开
TG2 连通保持原态
Q_L
Q
利用 COMS传输门的 D锁存器
QL
Q
TG1
TG2
D
CC = 1
TG1 连通
TG2 断开
QL = D’
Q = D
C D Q QL
1 0 0 1
1 1 1 0
0 X 保 持功能表锁存器的应用
D Q
C Q
D Q
C Q
D Q
C Q
D Q
C Q
DIN[3:0] WR DOUT[3:0]RD
锁存器的应用
Q D
Q C
X
Y
CI
Si
Ci+1
Xi
Yi
Ci
S
CO
CLK
暂存
X Y
CI CO
S
Ci+1
Si
Xi Yi
Ci时钟控制串行输入、串行输出注意,时钟同步再谈串行输入加法器的实现触发器只在时钟信号的边沿改变其输出状态
CLK
正边沿上升沿负边沿下降沿触发器
从功能上分
D触发器,S-R触发器,J-K触发器,T触发器
从结构上分
主从结构触发器、边沿触发器
其他类型触发器
带使能端的触发器、扫描触发器
施密特触发器、单稳态触发器
D触发器
D Q
C Q
D Q
C Q
Q
QL
D
CLK
CLK=0时，
CLK=1时，
主锁存器工作，接收输入信号 Qm = D
从锁存器不工作，输出 Q 保持不变主锁存器不工作,Qm 保持不变从锁存器工作，将 Qm 传送到输出端主 master 从 slave
Qm
—— 主从结构
D
CLK
Q
Qm
D Q
C Q
D Q
C Q
Q
QL
D
CLK
Qm
D
CLK
Q
D CLK Q QL
0 0 1
1 1 0
X 0 保 持
X 0 保 持功能表
D Q
CLK Q
逻辑符号表示边沿触发特性
D
CLK
Q
D
CLK
Q
D锁存器
D触发器 —— 边沿有效
—— 电平有效触发器的应用利用触发器作为移位寄存器（图 1）
思考：能否将触发器改为锁存器 (图 2)
D
CLK
Q1
Q
D Q
C Q
D Q
C Q
QD
CLK
latch latch
（图 1）
Q1
D Q
CLK Q
D Q
CLK Q
QD
CLK
F / F F / F
（图 1）
Q1
D触发器的定时参数
传播延迟（ CLK?Q）
tpLH(CQ) tpHL(CQ) t
setup
建立时间
thold 保持时间
建立时间（输入信号先于时钟到达的时间）
保持时间（有效时钟沿后输入信号保持的时间）
D
CLK
Q
利用 CMOS传输门实现 —— 主从结构从触发器主触发器回顾：利用 COMS传输门的 D锁存器
CLK
Q
QL
D
利用与非门传输门实现 —— 主从结构具有预置和清零端的正边沿 D触发器
PR_L
CLR_L PR
D Q
CLK Q
CLR
PR（ preset）,CLR（ clear）
相当于,S（ set）,R（ reset）
通常用于初始化电路状态、测试等具有预置和清零端的正边沿 D触发器时序图
CLK
PR_L
CLR_L
QL
维持阻塞结构 D触发器负边沿触发的 D触发器
D Q
C Q
D Q
C Q
Q
QN
D
CLK
D Q
CLK Q
D Q
C Q
D Q
C Q
Q
QL
D
CLK
正边沿触发
2选 1
多路复用器具有使能端的 D触发器
D Q
CLK Q
D
EN
CLK
Q
QL
EN有效（ =1）
选择外部 D输入
EN无效（ =0）
选择触发器当前的输出
D Q
EN
CLK Q
逻辑符号扫描触发器功能表,P392图 7-22(b)
D Q
CLK Q
D
TE
CLK
Q
QLTI
TE = 0? 正常操作 Q=D
TE = 1? 进入测试模式测试使能端?
测试输入端?
D
TE
TI
CLK
Q
Q
逻辑符号
TE = 0? 正常操作
TE = 1? 进行测试
每个触发器的输出端 Q都与后一个触发器的 TI端连接
TIN 端扫入一组测试向量（需若干个时钟触发沿）
再经过若干个时钟的正常操作（ TE=0）
可以在 TO端观察（扫出）电路的新状态
TIN
CLK
TE
TO
主从式 S-R触发器
S Q
C
R Q
S Q
C
R Q
C
S
R
Q
QN
S
C
R
Q
Q
回顾：有使能端的 S-R锁存器
C的有效电平期间，输入直接改变触发器的状态
输入信号需要遵守约束条件希望输出在一个时钟周期内只变化一次
—— 采用主从结构亚 稳 态主锁存器输出主从式 S-R触发器的内部时序暂时忽略延迟时间等动态特性
C
亚 稳 态亚 稳 态是不是边沿触发？？
C
亚 稳 态虽然输出在一个时钟周期只可能变化一次但不能算是边沿触发
S
C
R
Q
Q
D Q
C Q
D Q
C Q
Q
QN
D
CLK
D Q
CLK Q
思考：同样是主从结构，
为什么由 D锁存器构成的可以称为边沿 D触发器，
而由 S-R锁存器构成的不能称为边沿 S-R触发器？
S Q
C
R Q
C
S
R
Q
QL
S Q
C
R Q 延迟输出
C无效时输出变化动态输入指示边沿触发主从式 J-K触发器消除主从 S-R触发器存在的约束条件利用反馈消除主从 触发器存在的约束条件
Qn+1 = S + R’·Q
S·R = 0（ 约束条件 ）
主从 S-R触发器特征方程
S Q
C
R Q
C
S
R
Q
QL
S Q
C
R Q
S = J·Q’
R = K·Q
总满足
S·R=0
J
K
C
主从式 J-K触发器消除主从 S-R触发器存在的约束条件利用反馈消除主从 触发器存在的约束条件
Qn+1 = S + R’·Q
S·R = 0（ 约束条件 ）
主从 S-R触发器特征方程
S = J·Q’
R = K·Q
总满足
S·R=0
Qn+1 = S + R’·Q
= J·Q’ + (K·Q)’·Q
= J·Q’ + (K’+Q’)·Q
= J·Q’ + K’·Q
主从 J-K触发器特征方程
Q —— 当前状态（原态、现态）
Q* —— 下一状态（新态、次态）
Q* = J· ’ ’·
Q* = S R’·Q
J K Q
0 0
0 1
1 0
1 1
保持清 0
置 1
翻转功能表
J
C
K
Q
Q
逻辑符号
C
J
Qm
Q
K
0
1
C=1期间，
J的变化只引起
Qm改变一次
1 箝位
S Q
C
R Q
Q
QL
S Q
C
R Q
J
K
C
主 从Qm
J K Q
0 0
0 1
1 0
1 1
保持清 0
置 1
翻转功能表
J
C
K
Q
Q
逻辑符号
C
K
Qm
Q
J 1
0
C=1期间
J,K的变化可能引起 Qm的变化，但只能改变一次
0 箝位
S Q
C
R Q
Q
QL
S Q
C
R Q
J
K
C
主 从Qm
J和 K输入在 C=1期间保持不变每个 C周期的高电平阶段关心输入端 J,K的变化；
每个 C周期的低电平阶段关心触发器状态 Q的变化。
0
1
0
1
0
0
0
1
1
1 1 0
具有多输入端的 J-K触发器
S Q
C
R Q
Q
QL
S Q
C
R Q
J2
K1
C
主 从Qm
J1
K2
J = J1J2
K = K1K2
边沿 J-K触发器
Q* = D = J·Q’ + K’·Q
时钟上升沿（正边沿）有效不会出现,箝位,现象
J
K
CLK
Q
QL
D Q
CLK
利用门电路传输延迟时间的边沿 J-K触发器两个与或非门组成基本 RS触发器门 G3G4的传输延迟时间大于基本 RS触发器的翻转时间第 7章作业（ P468）
7.3
7.5
7.9 7.10
7.13
7.14
7.16
7.18
7.20(c)
7.27
7.28
7.32
7.34
7.38
7.47
7.49
数字逻辑设计及应用
锁存器和触发器
同步时序分析
同步时序设计基本概念逻辑电路分为两大类：
组合逻辑电路 （ combinational logic circuit）
时序逻辑电路 （ sequential logic circuit）
任何时刻的输出仅取决与当时的输入任一时刻的输出不仅取决与当时的输入，
还取决于过去的输入序列电路特点：无反馈回路、无记忆元件电路特点：有 反馈回路,有 记忆元件思考：能否只用一片 1位全加器进行串行加法？？ C
1
S0
X0 Y0
C0
X Y
CI CO
S
X Y
CI CO
S
X Y
CI CO
S C0
S0 S1 Sn
X0 Y0 X1 Y1 Xn Yn串行加法器
C1 C2
X Y
CI CO
S 2
1
1 1
1
反馈利用反馈和时钟控制
3
2
2 2
2
暂存
X Y
CI CO
S
Ci+1
Si
Xi Yi
Ci
X Y
CI CO
S
X Y
CI CO
S
X Y
CI CO
S C0
S0 S1 Sn
X0 Y0 X1 Y1 Xn Yn串行加法器
C1 C1
时钟控制需要具有 记忆 功能的逻辑单元，能够暂存运算结果。
利用 反馈 和时钟控制
7.1 双稳态元件
Q
Q_L
1
1 0
0 Q
Q_L
电路有两种 稳定状态,Q = 1 ( 1态 ) 和 Q = 0 ( 0态 )
—— 双稳电路（ bistable）
只要一接电源，电路就 随机 出现两种状态中的一种，并永久地保持这一状态。
0
0 1
1
Vin1
Vout1
Vin2
Vout2
Vout2
Vin2
= Vin2
= Vout2
稳态 stable
亚稳态 metastable
Q
Q_L
Vin1 Vout1
Vin2 Vout2
所有的时序电路对亚稳态都是敏感的亚稳态特性稳态 稳态亚稳态随机噪声会驱动工作于亚稳态点的电路转移到一个稳态的工作点上去
Q
Q_L从一个,稳态,转换到另一个,稳态,
需加一定宽度的脉冲（足够的驱动）
7.2 锁存器与触发器
—— 是大多数时序电路的基本构件
锁存器（ Latch）
根据输入，直接改变其输出（无使能端）
有使能端时,在时钟信号的有效电平之内 都可根据数据直接改变其输出状态
触发器（ Flip-Flop,F/F）
只在时钟信号的 有效边沿 改变其输出状态
7.2 锁存器与触发器
S-R锁存器
具有使能端的 S-R锁存器
D锁存器
边沿触发式 D触发器
具有使能端的边沿触发式 D触发器
扫描触发器
主从式触发器（ S-R,J-K）
边沿触发式 J-K触发器
T触发器
S-R锁存器
Q
QL
R
S
（ 1） S = R = 0
电路维持原态工作原理：0
0
Q
QL
或非门?非门
Qn+1 = Qn
QLn+1 = QLn
新态原态
S-R锁存器
Q
QL
R
S
工作原理：
1
0
（ 2） S = 0,R = 1
a,原态,Qn=0,QLn=1
0
1
新态,Qn+1=0,QLn+1=1
b,原态,Qn=1,QLn=0
新态,Qn+1=0,QLn+1=1
锁存器 清 0,Qn+1=0 QLn+1=1
即使 S,R无效（ =0）
锁存器仍能锁定 0态
Reset
1
0
(a)
Q
QL
R
S
1
0
0
1
(b)
0
01
0
1
S-R锁存器
Q
QL
R
S
工作原理：
（ 3） S = R = 1
0
0
Qn+1 = QLn+1 = 0
当 S,R无效（ =0）时，
1
1
Q
QN
0
0
亚稳态，对噪声敏感状态不确定
,禁止,
S-R锁存器
Q
QL
R
S
工作原理：
0
1
（ 3） S = 1,R = 0
a,原态,Qn=1,QLn=0
1
0
新态,Qn+1=1,QLn+1=0
b,原态,Qn=0,QLn=1
新态,Qn+1=1,QLn+1=0
锁存器 置 1,Qn+1=1 QLn+1=0
即使 S,R无效（ =0）
锁存器仍能锁定 1态
Set
0
1
(a)
Q
QL
R
S
0
1
1
0
(b)
0
0
1
1
0
S-R锁存器的功能描述
S Q
R QL
逻辑符号
Q
Q
QL
R
S
reset
set
清 0
置 1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
S R
0
1
0
0
1
1
0*
0*
Qn Qn+1
状态转移真值表
0 0
0 1
1 0
1 1
S R
维持原态
0 1
1 0
0* 0*
Q QL
功 能 表
tpw(min)
0 0
0 1
1 0
1 1
S R
维持原态
0 1
1 0
0* 0*
Q QL
S
R
Q
tpLH(SQ) tpLH(SQ)
S
R
Q
QL
传播延迟最小脉冲宽度状态图
S-R锁存器的功能描述
0
0
0 1
1 1
0
1
00 01 11 10Qn
SRQn+1
Qn+1 = S + R’·Qn
S·R = 0
特征方程 约束条件
0 1
S=1,R=0
S=0,R=1
S=X
R=0
S=0
R=X
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
S R
0
1
0
0
1
1
0*
0*
Qn Qn+1
状态转移真值表
S-R锁存器的动作特点
输入信号在全部有效电平内，都能直接改变锁存器的状态（直接置位－复位触发器）
输入端需遵守约束条件
抗干扰能力最低
当 S=R=1,然后同时取消时
S和 R端输入信号脉冲宽度过小
S和 R端输入信号同时取反锁存器进入亚稳态
S - R锁存器（ latch）
S_L = R_L = 1
1 1
1 0
0 1
0 0
S_L R_L
维持原态
0 1
1 0
1* 1*
Q QL
S-R锁存器 功能表电路维持原态
S_L = 1,R_L = 0 Q = 0,QL = 1
S_L = 0,R_L = 1 Q = 1,QL = 0
S_L = R_L = 0 Q=QL=1,不定状态
Q
QL
S_L
R_L
S
R
清 0
置 1
不定
S Q
R Q
逻辑符号具有使能端的 S-R锁存器
S
R
C
Q
QL
S_L
R_L
0 X X
1 0 0
1 0 1
1 1 0
1 1 1
C S R
维持原态维持原态
0 1
1 0
1* 1*
Q QL
功能表
(1),C = 0时,维持原态
(2),C = 1时,与 S-R锁存器相似注意：当 S=R=1时，若 C由 1?0，
则下一状态不可预测。
逻辑符号
S
C
R
Q
Q
—— 又称,时钟 S-R锁存器,
0 X X
1 0 0
1 0 1
1 1 0
1 1 1
C S R
维持原态维持原态
0 1
1 0
1* 1*
Q QL时钟 S-R锁存器时序图
Q
S
R
C
动作特点,输入信号在时钟
（使能端）有效期间，都能直接改变触发器的状态。
D锁存器
D = 1时,Q = 1
C = 0，
Q
QL
S
R
D
C
数据输入端控制端
ENABLE
CLK,G
输出状态保持不变输出随输入状态而改变C = 1，
D = 0时,Q = 0 Q = D透明锁存器
C D Q QL
1 0 0 1
1 1 1 0
0 X 保 持
D锁存器 功能表
D Q
C Q
逻辑符号特征方程,Qn+1 = D（ C=1）
0 1
D=1
D=0
D=1D=0
0
1
D
0
1
Qn+1
状态转移真值表
D锁存器的功能描述状态图
Q
D
C
tpLH(CQ)
tpHL(DQ)
tpLH(DQ) tpHL(CQ)
在 C的下降沿附近有一个 时间窗这段时间内 D输入一定不能变化
tsetup
建立时间
setup time
thold
保持时间
hold time
D锁存器的时序图锁存器的应用
D Q
C Q
D Q
C Q
D Q
C Q
D Q
C Q
DIN[3:0] WR DOUT[3:0]RD
锁存器的应用
Q D
Q C
X
Y
CI
Si
Ci+1
Xi
Yi
Ci
S
CO
CLK
暂存
X Y
CI CO
S
Ci+1
Si
Xi Yi
Ci时钟控制串行输入、串行输出注意,时钟同步再谈串行输入加法器的实现利用 COMS传输门的 D锁存器
QL
Q
TG
TG
D
C
EN
EN_L
A B
CMOS传输门
TG
利用 COMS传输门的 D锁存器
QL
Q
TG1
TG2
D
CC = 0
TG1 断开
TG2 连通保持原态
Q_L
Q
利用 COMS传输门的 D锁存器
QL
Q
TG1
TG2
D
CC = 1
TG1 连通
TG2 断开
QL = D’
Q = D
C D Q QL
1 0 0 1
1 1 1 0
0 X 保 持功能表锁存器的应用
D Q
C Q
D Q
C Q
D Q
C Q
D Q
C Q
DIN[3:0] WR DOUT[3:0]RD
锁存器的应用
Q D
Q C
X
Y
CI
Si
Ci+1
Xi
Yi
Ci
S
CO
CLK
暂存
X Y
CI CO
S
Ci+1
Si
Xi Yi
Ci时钟控制串行输入、串行输出注意,时钟同步再谈串行输入加法器的实现触发器只在时钟信号的边沿改变其输出状态
CLK
正边沿上升沿负边沿下降沿触发器
从功能上分
D触发器,S-R触发器,J-K触发器,T触发器
从结构上分
主从结构触发器、边沿触发器
其他类型触发器
带使能端的触发器、扫描触发器
施密特触发器、单稳态触发器
D触发器
D Q
C Q
D Q
C Q
Q
QL
D
CLK
CLK=0时，
CLK=1时，
主锁存器工作，接收输入信号 Qm = D
从锁存器不工作，输出 Q 保持不变主锁存器不工作,Qm 保持不变从锁存器工作，将 Qm 传送到输出端主 master 从 slave
Qm
—— 主从结构
D
CLK
Q
Qm
D Q
C Q
D Q
C Q
Q
QL
D
CLK
Qm
D
CLK
Q
D CLK Q QL
0 0 1
1 1 0
X 0 保 持
X 0 保 持功能表
D Q
CLK Q
逻辑符号表示边沿触发特性
D
CLK
Q
D
CLK
Q
D锁存器
D触发器 —— 边沿有效
—— 电平有效触发器的应用利用触发器作为移位寄存器（图 1）
思考：能否将触发器改为锁存器 (图 2)
D
CLK
Q1
Q
D Q
C Q
D Q
C Q
QD
CLK
latch latch
（图 1）
Q1
D Q
CLK Q
D Q
CLK Q
QD
CLK
F / F F / F
（图 1）
Q1
D触发器的定时参数
传播延迟（ CLK?Q）
tpLH(CQ) tpHL(CQ) t
setup
建立时间
thold 保持时间
建立时间（输入信号先于时钟到达的时间）
保持时间（有效时钟沿后输入信号保持的时间）
D
CLK
Q
利用 CMOS传输门实现 —— 主从结构从触发器主触发器回顾：利用 COMS传输门的 D锁存器
CLK
Q
QL
D
利用与非门传输门实现 —— 主从结构具有预置和清零端的正边沿 D触发器
PR_L
CLR_L PR
D Q
CLK Q
CLR
PR（ preset）,CLR（ clear）
相当于,S（ set）,R（ reset）
通常用于初始化电路状态、测试等具有预置和清零端的正边沿 D触发器时序图
CLK
PR_L
CLR_L
QL
维持阻塞结构 D触发器负边沿触发的 D触发器
D Q
C Q
D Q
C Q
Q
QN
D
CLK
D Q
CLK Q
D Q
C Q
D Q
C Q
Q
QL
D
CLK
正边沿触发
2选 1
多路复用器具有使能端的 D触发器
D Q
CLK Q
D
EN
CLK
Q
QL
EN有效（ =1）
选择外部 D输入
EN无效（ =0）
选择触发器当前的输出
D Q
EN
CLK Q
逻辑符号扫描触发器功能表,P392图 7-22(b)
D Q
CLK Q
D
TE
CLK
Q
QLTI
TE = 0? 正常操作 Q=D
TE = 1? 进入测试模式测试使能端?
测试输入端?
D
TE
TI
CLK
Q
Q
逻辑符号
TE = 0? 正常操作
TE = 1? 进行测试
每个触发器的输出端 Q都与后一个触发器的 TI端连接
TIN 端扫入一组测试向量（需若干个时钟触发沿）
再经过若干个时钟的正常操作（ TE=0）
可以在 TO端观察（扫出）电路的新状态
TIN
CLK
TE
TO
主从式 S-R触发器
S Q
C
R Q
S Q
C
R Q
C
S
R
Q
QN
S
C
R
Q
Q
回顾：有使能端的 S-R锁存器
C的有效电平期间，输入直接改变触发器的状态
输入信号需要遵守约束条件希望输出在一个时钟周期内只变化一次
—— 采用主从结构亚 稳 态主锁存器输出主从式 S-R触发器的内部时序暂时忽略延迟时间等动态特性
C
亚 稳 态亚 稳 态是不是边沿触发？？
C
亚 稳 态虽然输出在一个时钟周期只可能变化一次但不能算是边沿触发
S
C
R
Q
Q
D Q
C Q
D Q
C Q
Q
QN
D
CLK
D Q
CLK Q
思考：同样是主从结构，
为什么由 D锁存器构成的可以称为边沿 D触发器，
而由 S-R锁存器构成的不能称为边沿 S-R触发器？
S Q
C
R Q
C
S
R
Q
QL
S Q
C
R Q 延迟输出
C无效时输出变化动态输入指示边沿触发主从式 J-K触发器消除主从 S-R触发器存在的约束条件利用反馈消除主从 触发器存在的约束条件
Qn+1 = S + R’·Q
S·R = 0（ 约束条件 ）
主从 S-R触发器特征方程
S Q
C
R Q
C
S
R
Q
QL
S Q
C
R Q
S = J·Q’
R = K·Q
总满足
S·R=0
J
K
C
主从式 J-K触发器消除主从 S-R触发器存在的约束条件利用反馈消除主从 触发器存在的约束条件
Qn+1 = S + R’·Q
S·R = 0（ 约束条件 ）
主从 S-R触发器特征方程
S = J·Q’
R = K·Q
总满足
S·R=0
Qn+1 = S + R’·Q
= J·Q’ + (K·Q)’·Q
= J·Q’ + (K’+Q’)·Q
= J·Q’ + K’·Q
主从 J-K触发器特征方程
Q —— 当前状态（原态、现态）
Q* —— 下一状态（新态、次态）
Q* = J· ’ ’·
Q* = S R’·Q
J K Q
0 0
0 1
1 0
1 1
保持清 0
置 1
翻转功能表
J
C
K
Q
Q
逻辑符号
C
J
Qm
Q
K
0
1
C=1期间，
J的变化只引起
Qm改变一次
1 箝位
S Q
C
R Q
Q
QL
S Q
C
R Q
J
K
C
主 从Qm
J K Q
0 0
0 1
1 0
1 1
保持清 0
置 1
翻转功能表
J
C
K
Q
Q
逻辑符号
C
K
Qm
Q
J 1
0
C=1期间
J,K的变化可能引起 Qm的变化，但只能改变一次
0 箝位
S Q
C
R Q
Q
QL
S Q
C
R Q
J
K
C
主 从Qm
J和 K输入在 C=1期间保持不变每个 C周期的高电平阶段关心输入端 J,K的变化；
每个 C周期的低电平阶段关心触发器状态 Q的变化。
0
1
0
1
0
0
0
1
1
1 1 0
具有多输入端的 J-K触发器
S Q
C
R Q
Q
QL
S Q
C
R Q
J2
K1
C
主 从Qm
J1
K2
J = J1J2
K = K1K2
边沿 J-K触发器
Q* = D = J·Q’ + K’·Q
时钟上升沿（正边沿）有效不会出现,箝位,现象
J
K
CLK
Q
QL
D Q
CLK
利用门电路传输延迟时间的边沿 J-K触发器两个与或非门组成基本 RS触发器门 G3G4的传输延迟时间大于基本 RS触发器的翻转时间第 7章作业（ P468）
7.3
7.5
7.9 7.10
7.13
7.14
7.16
7.18
7.20(c)
7.27
7.28
7.32
7.34
7.38
7.47
7.49
