第 3章 数字 (门 )电路 (A)
介绍数字门电路中的电气知识数字逻辑设计及应用思考几个问题
在模拟的世界中如何表征数字系统？
如何将物理上的实际值映射为逻辑上的 0 和 1？
什么时候考虑器件的逻辑功能；
什么时候考虑器件的模拟特性？
3.1 逻辑信号和门电路
如何获得高、低电平？
高电平对应 0 还是 1？
VOUT
VIN
Vcc
R
获得高、低电平的基本原理正逻辑
positive
1
0
负逻辑
negative
1
0
3.1 逻辑信号和门电路
从物理的角度
考虑电路如何工作，工作中的电气特性
实际物理器件不可避免的时间延迟问题
从逻辑角度
输入、输出的逻辑关系三种基本逻辑：与、或、非基本逻辑运算：与（ AND）
0 0 0
0 1 0
1 0 0
1 1 1
A B
Z
逻辑表达式
Z = A · B
开关,1通,0断灯,1亮,0不亮当且仅当所有输入全为 1时，输出为 1
真值表
&A
B Z
A
B Z
逻辑符号
A B Z
基本逻辑运算：或（ OR）
逻辑表达式,Z = A + B
A B Z
真值表
A
B Z
只要有任何一个输入为 1，输出就为 1
≥1A
B Z
A
B Z
逻辑符号
0 0 0
0 1 1
1 0 1
1 1 1
基本逻辑运算：非（ NOT）
A Z
0 1
1 0
真值表逻辑表达式,Y = A = A’
A ZR
产生一个与输入相反的输出通常称为反相器（ inverter）
1 ZA
A Z
逻辑符号与非 和 或非
与非逻辑表达式：
Z = ( A ·B ) ’
逻辑符号：
或非逻辑表达式：
Z = ( A + B ) ’
逻辑符号：
& ≥1
逻辑运算 与非 或非逻辑符号逻辑表达式
Y=(A? B) ’
Y=(A+B) ’
A B
0 0
0 1
1 0
1 1
Y
1
1
1
0
Y
1
0
0
0
真值表
& ≥1
关于逻辑代数的几个公理
若 X? 1,则 X = 0 若 X? 0,则 X = 1
0’ = 1 1’ = 0
0 · 0 = 0 1 + 1 = 1
1 · 1 = 1 0 + 0 = 0
0·1 = 1·0 = 0 1+0 = 0+1 = 1
3.2 逻辑系列
（ Logic Family）
同一系列的芯片具有类似的输入、输出及内部电路特征，但逻辑功能不同。
不同系列的芯片可能不匹配
TTL逻辑系列
CMOS系列
3.2 CMOS逻辑
CMOS逻辑电平 逻辑 1（高态）
逻辑 0（低态）
5.0V
3.5V
1.5V
0.0V
未定义典型的 5V电源电压其它电源电压,3.3V 或 2.7V
2,MOS晶体管
分为,N沟道 和 P沟道通常,Vgs > = 0
Vgs = 0
Rds很高（ >106?）
截止状态
Vgs? Rds?
导通状态漏极 drain
源极 source
栅极
gate
Vgs
+
N沟道 源极 source
漏极 drain
栅极
gate
+
Vgs
P沟道
MOS晶体管
分为,N沟道 和 P沟道源极 source
漏极 drain
栅极
gate
+
Vgs
P沟道通常,Vgs < = 0
Vgs = 0
Rds 非常高截止状态
Vgs? Rds?
导通状态
MOS晶体管
MOS晶体管栅极阻抗非常高（ >兆欧）
无论栅电压如何栅－漏、栅－源之间几乎没有电流
（漏电流 leakage current,?A）
栅极与源和漏极之间有电容耦合信号转换时，电容充放电，在高速电路中,功耗必须考虑。
MOS管的基本开关电路
vI
+
–
vO
–
+
iD
+ VDD
RD
D
G
S
只要电路参数选择合理输入低，截止，输出高输入高，导通，输出低
3、基本的 CMOS反相器工作原理
1,VIN = 0.0V
VGSN = 0.0V,Tn截止
VGSP = VIN –VDD = –5.0V,Tp导通
VOUT? VDD = 5.0V（导通时 Vsd可忽略）
2,VIN = VDD = 5.0V
VGSN = 5.0V,Tn导通
VGSP = VIN –VDD = 0.0V,Tp截止
VOUT? 0
VDD = +5.0V
VOUT
VIN
Tp
Tn
G
D
S
S
4,CMOS与非门工作原理：
1,A,B至少有一个为低
T1,T3至少有一个截止，
T2,T4至少有一个导通；
Z为高（?VDD）
2,A,B都为高
T1,T3都导通，
T2,T4都截止，
Z为低（?0V）
VDD = +5.0V
Z
A
B
T1
T2 T4
T3
4,CMOS或非门工作原理：
1,A,B都为低
T1,T3都截止，
T2,T4都导通，
Z为高（? VDD）
2,A,B至少有一个为高
T1,T3至少有一个导通，
T2,T4至少有一个截止；
Z为低（? 0V）
VDD = +5.0V
Z
A
B
T1
T2
T4
T3
5、扇入（ fan－ in）
门电路所具有的输入端的数目
导通电阻的可加性限制了 CMOS门的扇入数
可用较少输入门级联得到较多的输入
6、非反相门
VDD = +5.0V
A
Z
非反相缓冲器
VDD = +5.0V
A
B
Z
C
D
7,CMOS与或非门
3.4 CMOS电路的电气特性
逻辑电压电平
直流噪声容限
扇出
速度
功耗
噪声
静电放电
漏极开路输出、三态输出物理上的而不是逻辑上的
3.5 CMOS稳态电气特性
逻辑电平和噪声容限 V
DD = +5.0V
VOUT
VIN
Tp
Tn
VOUT
VIN5.01.5 3.5
5.0
电压传输特性
逻辑电平规格高态不正常状态低态
VOLmax
VILmax
VIHmin
VOHmin
VCC－ 0.1V
地＋ 0.1V
0.7VCC
0.3VCC
直流噪声容限 （ DC noise margin）
多大的噪声会使最坏输出电压被破坏得不可识别高态不正常状态低态
VOLmax
VILmax
VIHmin
VOHmin
30%VCC－ 0.1V
带电阻性负载的电路特性要求有一定的驱动电流才能工作
VCC
A
Z
VCC
RThev
Rp
Rn VThev
+
VOUT
VIN
VCC = + 5.0V
Rp
>1M?
Rn
电阻性负载
VOLmax
IOLmax
输出为低态时
VOUT < = VOLmax
输出端吸收电流
sinking current
能吸收的最大电流 IOLmax
（灌电流）
VCC = + 5.0V
Rp
Rn
>1M?
电阻性负载VOHmin
IOHmax
输出为高态时
VOUT > = VOHmin
输出端提供电流
sourcing current
能提供的最大电流 IOHmax
（拉电流）
VOUT = 0
VCC = + 5.0V
RThev
VThev
+VIN = 1
VCC = + 5.0V
RThev
VThev
+
VOUT = 1
VIN = 0
输出为低态时，
估计吸收电流：
T h ev
T h ev
O U T R
VI?
输出为高态时，
估计提供电流：
T h e v
T h e vCC
OUT R
VVI
非理想输入时的电路特性
VCC = + 5.0V
400?
2.5k?
VIN
1.5V
VOUT
4.31V
VCC = + 5.0V
4k?
200?
VIN
3.5V
VOUT
0.24V
输出电压变坏（有电阻性负载时更差）
更糟糕的是：输出端电流?，功耗?
扇出（ fan-out）
在不超出其最坏情况负载规格的条件下，
一个逻辑门能驱动的输入端个数。
扇出需考虑输出高电平和低电平两种状态总扇出＝ min（ 高态扇出，低态扇出）
直流扇出 和 交流扇出负载效应当输出负载大于它的扇出能力时（ P77）
输出电压变差（不符合逻辑电平的规格）
传输延迟和转换时间变长
温度可能升高，可靠性降低，器件失效不用的 CMOS输入端
不用的 CMOS输入端绝不能悬空
X Z
1k?
+5V
X Z
X Z
增加了驱动信号的电容负载，使操作变慢电流尖峰和去耦电容器电流传输特性iD
vI1
2 VDD
VDD = +5.0V
VOUT
VIN
Tp
Tn
current spikea & decoupling capacitors
3.6 CMOS动态电气特性
CMOS器件的 速度 和 功耗 在很大程度上取决于器件及其负载的动态特性。
速度取决于两个特性：
转换时间（ transition time）
传播延迟（ propagation delay）
逻辑电路的输出从一种状态变为另一种状态所需的时间从输入信号变化到产生输出信号变化所需的时间转换时间上升时间 tr 和 下降时间 tf
晶体管的,导通,电阻
寄生电容（ stray capacitance）
VCC = + 5.0V
RL
Rp
Rn VL
+
CL
电容两端电压不能突变在实际电路中可用时间常数近似转换时间
P79 图 3-36
传播延迟 P83 图 3-42
VIN
VOUT
pHLt
pHLt
信号通路：一个特定输入信号到逻辑元件的特定输出信号所经历的电气通路。
功率损耗
静态功耗 （ static power dissipation）
动态功耗 （ dynamic power dissipation）
两个管子瞬间同时导通产生的功耗 PT
对负载电容充、放电所产生的功耗 PL
PL 与负载电容、
输入信号频率、
(VCC ) 2 成正比
PT 与 VCC 的大小、
输入波形的好坏、
输入信号频率有关
介绍数字门电路中的电气知识数字逻辑设计及应用思考几个问题
在模拟的世界中如何表征数字系统？
如何将物理上的实际值映射为逻辑上的 0 和 1？
什么时候考虑器件的逻辑功能；
什么时候考虑器件的模拟特性？
3.1 逻辑信号和门电路
如何获得高、低电平？
高电平对应 0 还是 1？
VOUT
VIN
Vcc
R
获得高、低电平的基本原理正逻辑
positive
1
0
负逻辑
negative
1
0
3.1 逻辑信号和门电路
从物理的角度
考虑电路如何工作，工作中的电气特性
实际物理器件不可避免的时间延迟问题
从逻辑角度
输入、输出的逻辑关系三种基本逻辑：与、或、非基本逻辑运算：与（ AND）
0 0 0
0 1 0
1 0 0
1 1 1
A B
Z
逻辑表达式
Z = A · B
开关,1通,0断灯,1亮,0不亮当且仅当所有输入全为 1时，输出为 1
真值表
&A
B Z
A
B Z
逻辑符号
A B Z
基本逻辑运算：或（ OR）
逻辑表达式,Z = A + B
A B Z
真值表
A
B Z
只要有任何一个输入为 1，输出就为 1
≥1A
B Z
A
B Z
逻辑符号
0 0 0
0 1 1
1 0 1
1 1 1
基本逻辑运算：非（ NOT）
A Z
0 1
1 0
真值表逻辑表达式,Y = A = A’
A ZR
产生一个与输入相反的输出通常称为反相器（ inverter）
1 ZA
A Z
逻辑符号与非 和 或非
与非逻辑表达式：
Z = ( A ·B ) ’
逻辑符号：
或非逻辑表达式：
Z = ( A + B ) ’
逻辑符号：
& ≥1
逻辑运算 与非 或非逻辑符号逻辑表达式
Y=(A? B) ’
Y=(A+B) ’
A B
0 0
0 1
1 0
1 1
Y
1
1
1
0
Y
1
0
0
0
真值表
& ≥1
关于逻辑代数的几个公理
若 X? 1,则 X = 0 若 X? 0,则 X = 1
0’ = 1 1’ = 0
0 · 0 = 0 1 + 1 = 1
1 · 1 = 1 0 + 0 = 0
0·1 = 1·0 = 0 1+0 = 0+1 = 1
3.2 逻辑系列
（ Logic Family）
同一系列的芯片具有类似的输入、输出及内部电路特征，但逻辑功能不同。
不同系列的芯片可能不匹配
TTL逻辑系列
CMOS系列
3.2 CMOS逻辑
CMOS逻辑电平 逻辑 1（高态）
逻辑 0（低态）
5.0V
3.5V
1.5V
0.0V
未定义典型的 5V电源电压其它电源电压,3.3V 或 2.7V
2,MOS晶体管
分为,N沟道 和 P沟道通常,Vgs > = 0
Vgs = 0
Rds很高（ >106?）
截止状态
Vgs? Rds?
导通状态漏极 drain
源极 source
栅极
gate
Vgs
+
N沟道 源极 source
漏极 drain
栅极
gate
+
Vgs
P沟道
MOS晶体管
分为,N沟道 和 P沟道源极 source
漏极 drain
栅极
gate
+
Vgs
P沟道通常,Vgs < = 0
Vgs = 0
Rds 非常高截止状态
Vgs? Rds?
导通状态
MOS晶体管
MOS晶体管栅极阻抗非常高（ >兆欧）
无论栅电压如何栅－漏、栅－源之间几乎没有电流
（漏电流 leakage current,?A）
栅极与源和漏极之间有电容耦合信号转换时，电容充放电，在高速电路中,功耗必须考虑。
MOS管的基本开关电路
vI
+
–
vO
–
+
iD
+ VDD
RD
D
G
S
只要电路参数选择合理输入低，截止，输出高输入高，导通，输出低
3、基本的 CMOS反相器工作原理
1,VIN = 0.0V
VGSN = 0.0V,Tn截止
VGSP = VIN –VDD = –5.0V,Tp导通
VOUT? VDD = 5.0V（导通时 Vsd可忽略）
2,VIN = VDD = 5.0V
VGSN = 5.0V,Tn导通
VGSP = VIN –VDD = 0.0V,Tp截止
VOUT? 0
VDD = +5.0V
VOUT
VIN
Tp
Tn
G
D
S
S
4,CMOS与非门工作原理：
1,A,B至少有一个为低
T1,T3至少有一个截止，
T2,T4至少有一个导通；
Z为高（?VDD）
2,A,B都为高
T1,T3都导通，
T2,T4都截止，
Z为低（?0V）
VDD = +5.0V
Z
A
B
T1
T2 T4
T3
4,CMOS或非门工作原理：
1,A,B都为低
T1,T3都截止，
T2,T4都导通，
Z为高（? VDD）
2,A,B至少有一个为高
T1,T3至少有一个导通，
T2,T4至少有一个截止；
Z为低（? 0V）
VDD = +5.0V
Z
A
B
T1
T2
T4
T3
5、扇入（ fan－ in）
门电路所具有的输入端的数目
导通电阻的可加性限制了 CMOS门的扇入数
可用较少输入门级联得到较多的输入
6、非反相门
VDD = +5.0V
A
Z
非反相缓冲器
VDD = +5.0V
A
B
Z
C
D
7,CMOS与或非门
3.4 CMOS电路的电气特性
逻辑电压电平
直流噪声容限
扇出
速度
功耗
噪声
静电放电
漏极开路输出、三态输出物理上的而不是逻辑上的
3.5 CMOS稳态电气特性
逻辑电平和噪声容限 V
DD = +5.0V
VOUT
VIN
Tp
Tn
VOUT
VIN5.01.5 3.5
5.0
电压传输特性
逻辑电平规格高态不正常状态低态
VOLmax
VILmax
VIHmin
VOHmin
VCC－ 0.1V
地＋ 0.1V
0.7VCC
0.3VCC
直流噪声容限 （ DC noise margin）
多大的噪声会使最坏输出电压被破坏得不可识别高态不正常状态低态
VOLmax
VILmax
VIHmin
VOHmin
30%VCC－ 0.1V
带电阻性负载的电路特性要求有一定的驱动电流才能工作
VCC
A
Z
VCC
RThev
Rp
Rn VThev
+
VOUT
VIN
VCC = + 5.0V
Rp
>1M?
Rn
电阻性负载
VOLmax
IOLmax
输出为低态时
VOUT < = VOLmax
输出端吸收电流
sinking current
能吸收的最大电流 IOLmax
（灌电流）
VCC = + 5.0V
Rp
Rn
>1M?
电阻性负载VOHmin
IOHmax
输出为高态时
VOUT > = VOHmin
输出端提供电流
sourcing current
能提供的最大电流 IOHmax
（拉电流）
VOUT = 0
VCC = + 5.0V
RThev
VThev
+VIN = 1
VCC = + 5.0V
RThev
VThev
+
VOUT = 1
VIN = 0
输出为低态时，
估计吸收电流：
T h ev
T h ev
O U T R
VI?
输出为高态时，
估计提供电流：
T h e v
T h e vCC
OUT R
VVI
非理想输入时的电路特性
VCC = + 5.0V
400?
2.5k?
VIN
1.5V
VOUT
4.31V
VCC = + 5.0V
4k?
200?
VIN
3.5V
VOUT
0.24V
输出电压变坏（有电阻性负载时更差）
更糟糕的是：输出端电流?，功耗?
扇出（ fan-out）
在不超出其最坏情况负载规格的条件下，
一个逻辑门能驱动的输入端个数。
扇出需考虑输出高电平和低电平两种状态总扇出＝ min（ 高态扇出，低态扇出）
直流扇出 和 交流扇出负载效应当输出负载大于它的扇出能力时（ P77）
输出电压变差（不符合逻辑电平的规格）
传输延迟和转换时间变长
温度可能升高，可靠性降低，器件失效不用的 CMOS输入端
不用的 CMOS输入端绝不能悬空
X Z
1k?
+5V
X Z
X Z
增加了驱动信号的电容负载，使操作变慢电流尖峰和去耦电容器电流传输特性iD
vI1
2 VDD
VDD = +5.0V
VOUT
VIN
Tp
Tn
current spikea & decoupling capacitors
3.6 CMOS动态电气特性
CMOS器件的 速度 和 功耗 在很大程度上取决于器件及其负载的动态特性。
速度取决于两个特性：
转换时间（ transition time）
传播延迟（ propagation delay）
逻辑电路的输出从一种状态变为另一种状态所需的时间从输入信号变化到产生输出信号变化所需的时间转换时间上升时间 tr 和 下降时间 tf
晶体管的,导通,电阻
寄生电容（ stray capacitance）
VCC = + 5.0V
RL
Rp
Rn VL
+
CL
电容两端电压不能突变在实际电路中可用时间常数近似转换时间
P79 图 3-36
传播延迟 P83 图 3-42
VIN
VOUT
pHLt
pHLt
信号通路：一个特定输入信号到逻辑元件的特定输出信号所经历的电气通路。
功率损耗
静态功耗 （ static power dissipation）
动态功耗 （ dynamic power dissipation）
两个管子瞬间同时导通产生的功耗 PT
对负载电容充、放电所产生的功耗 PL
PL 与负载电容、
输入信号频率、
(VCC ) 2 成正比
PT 与 VCC 的大小、
输入波形的好坏、
输入信号频率有关
