实验四集成电路综合设计实验 一、实验内容： 对电路的片选信号Cs支路进行分析，确定其域值电压，输入输出延迟及功耗，并给出Cs支路的版图设计。 二、实验步骤与结果分析： 1、用Sched作出电路图如下示：  2、电路直流分析： 对上图电路进行直流分析，输入信号由0.4伏变化到2.4伏，步长0.05伏，观察输出信号的变化情况。以确定阈值电压。 实验所得的输出波形如下所示：  可见，实验所得的阈值电压为1.2v，且上升时间再0.1v左右，可以说这个电路的直流性能是满足它作为片选段的功能要求的。 3、交流分析： 输入信号是频率为30M的脉冲方波信号（0.4伏到2.4伏），上升、下降延迟均为3ns。 延迟实验：观察输出波形的上升下降时间和，以及从输入到输出的延迟TpLH。实验结果如下图，其中延迟时间已经标出：  由此可见，按延迟时间的定义，输入与输出的延迟为2.7ns。 功耗实验：利用MySPICE模拟工具，观察电流，利用工具对电流积分，从而计算出总功耗。电流曲线如下图：  使用进行电流和电压的积分，计算出的总功耗曲线如下图（其中，为方便表示，对电流作了反向）：  由图可见，功耗曲线呈周期性的增加，这与电压恒定，电流周期性变化的情况是吻合的。最后入图标示，在150ns时，电路的功耗为3.15nW。 4、版图设计 针对Cs分支电路给出的设计版图如下所示：  此版图通过了DRC设计规则验证与MYLVS进行的电路功能验证，证明它符合设计规则，也满足Cs支路的功能要求。 三、实验总结 实验主要的困难之处在于版图设计，版图尽管小，花费的时间却不少，主要是需要进行大量的微调工作，大概构建好版图结构后，DRC规则验证总是通不过，一开始出现的几十个错误大部分都是由于尺寸上出现微小的误差，这确实是比较痛苦的调整过程，不过也是因为第一次制作版图没有经验造成的。相信以后注意到设计规则的规定，画图是可以避开许多弯子的。 至于前面的直、交流分析验证，由于由以前实验的积淀，尽管是首次使用，但也没出太大的毛病，较顺利的调整出了实验结果。这里也就不再详述一些小错误的调整过程了。 总之，此次试验尽管出现了许多问题，花费了许多的时间，但收获也是相当大的，对于正处于学习阶段的我们而言，现在出现的问题越多，就意味着以后可能的实际应用中可以避免这些问题。从这个意义上讲，还是应该感谢课程给了我们这个训练机会的。 最后，感谢助教师兄一个学期的实验中给予的指导。真心的祝BULL哥哥新年快乐，永远英明神武。