2013-3-1 1
第六章 电路参数提取
2013-3-1 2
第一节 信号传输延迟
?数字电路的延迟由四部分组成,
门延迟
连线延迟
扇出延迟
大电容延迟
一,CMOS门延迟,
门延迟的定义
本征延迟
2013-3-1 3
? 上升时间 tr,输出信号波形从,1”电平的 10%上
升到 90%需要的时间。即,V0,10%~90%Vdd。
? 下降时间 tf,输出信号波形从,1”电平的 90%下
降到 10%需要的时间。即,V0,90%~10%Vdd。
? 延迟时间 td,输入电压变化到 50%Vdd的时刻到
输出电压变化到 50%Vdd时刻之间的时间差。
Vi
Vo
t d f t d r
5 0 % V d d
2013-3-1 4
前级反相器的负载电容约为后级反相器的两个晶体
管栅电容之和,
Cl=Cgp+Cgn=Cox(WpLp+WnLn)=C? (WpLp+WnLn)
Vi Vo
Vd d
Vi Vo
V dd
Cg p
Cg n
n
Vi
Vo
Vdd
Cl
2013-3-1 5
1、下降时间,
设：输入波形为理想脉冲
Cl上的电压从 0.9Vdd下降到 Vdd-Vtn过程中,
N管工作在饱和区
Cl上的电压从 Vdd-Vtn下降到 0.1Vdd过程中,
N管工作在线性区
根据放电电流的瞬态方程,
Vi
V d d
Vo
Cl
dt
dVCI
l
0
0 ??
2013-3-1 6
（ 1） 当 Vo>Vdd-Vtn时,
令,Vo从 0.9Vdd下降到 Vdd-Vtn时间为 tf1
（ 2） 当 Vo< Vdd-Vtn时,
令,Vo从 Vdd-Vtn下降到 0.1Vdd时间为 tf2
20 )(
2 tndd
nl VV
dt
dVC ??? ?
2
9.0
01 )(
)1.0(2
)(
2
tnddn
ddtnlV
VVtnddn
l
f VV
VVCdV
VV
Ct dd
tndd ?
??
?? ? ? ??
]2)[(
2
0
0
0 VVVV
dt
dVC
tnddnl ???? ?
)2019l n (
)(
2
2)(
2
1.0 2
0
0
0
2
dd
tndd
tnddn
lVV
V
tndd
n
l
f V
VV
VV
C
VVVV
dVCt tndd
dd
?
?
?
??
? ? ?
??
2013-3-1 7
CMOS反相器下降时间为,
设,Vtn=0.2Vdd Vdd=5v
2、上升时间,
由充电电流的瞬态方程,
)2019ln (211.0[)( 221
dd
tndd
tndd
ddtn
tnddn
l
fff V
VV
VV
VV
VV
Cttt ??
?
?
???? ?
ddn
l
f V
Ct
?4?
Vi
Vd d
Vo
Cl
I
S
d
d
S
dt
dVCI
l
0
0 ?
2013-3-1 8
（ 1）当 Vo<|Vtp|时,
令,Vo从 0.1Vdd上升至 |Vtp|时间为 tr1
（ 2） 当 Vo>|Vtp|时,
令,Vo从 |Vtp|上升至 0.9Vdd的时间为 tr2
20 |)|(
2 tpdd
nl VV
dt
dVC ?? ?
2
||
1.0
021 |)|(
)1.0(|2
|)|(
2
tpddn
ddtpl
V
Vtpddn
l
r VV
VVCdV
VV
Ct tp
dd
?
??
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]2|)|[(
2
0
0
0 VVVV
dt
dVC
tpddnl ??? ?
)
||2019
l n (
|)|(
2
2
|)|(
9.0
|| 00
0
2
dd
tpdd
tpddp
l
V
V tpddn
l
r V
VV
VV
C
VVVV
dVCt dd
tp
?
?
?
??
? ?
??
2013-3-1 9
CMOS反相器的上升时间为,
设,|Vtp|=0.2Vdd
如果两管尺寸相同,时,
有,
)]||2019l n (21||1.0 1.0||[|)|( 221
dd
tpdd
tpdd
ddtp
tpddn
l
rrr V
VV
VV
VV
VV
Cttt ??
?
?
???? ?
ddp
l
r V
Ct
?4?
p
p
n
n LWLW ?
p
p
nn ?
?
?? ?
ff
p
n
r ttt 5.2?? ?
?
2013-3-1 10
?两管尺寸相同时，上升延迟时间比下降
延迟时间长，这是因为电子迁移率大于
孔穴迁移率的原因。
若要求 tr=tf,则要求 ?n=?p
即,
nnpp LWLW 5.2?
2013-3-1 11
3、延迟时间,
根据延迟时间的定义,td为输入信号变化到
50% Vdd时刻的时刻到输出电压变化到
50%Vdd时刻之间的时间差 。 但这样的延迟
比较难以计算 。
Vi
Vo
t d f t d r
5 0 % V d d
2013-3-1 12
通常假设输入信号为理想的阶跃信号的情况
下，计算门的平均延迟时间,
422
22 fr
tt
dfdr
av
ttttt fr ??????
tf/ 2 tr/ 2
Vi
Vo
50%
2013-3-1 13
二、连线延迟
在计算连线延迟时, 我们用最简单的 RC网络
模型 。 考察节点 Vi的时间响应,
R
VV
R
VVII
dt
dVC iiii
ii
i 11
1
??
?
??????
C
R
V i-1
I i-1
V i V i +1
I i
2013-3-1 14
当网络节点分得很密时，上式可写成微分形
式,
式中,r为单位长度电阻,c为单位长度电容。
通常信号在连线上的传播延迟时间可以用下
式估算,
其中,l为连线长度, 由于, l在连线延迟
中起主要作用 。 为了减小延迟时间, 可行的
策略是在连线中加若干个 Buffer。
2
2rc l
tl ?
2ltl ?
2
2
dx
Vd
dt
dVrc ?
2013-3-1 15
三、电路扇出延迟
逻辑门的输出端所接的输入门的个数称为电
路的扇出,Fout
对于电路扇出参数的主要限制是,
inout II ??
V i
I out
V o I in
I in
I in
2013-3-1 16
扇出端的负载等于每个输入端的栅电容之
和,
在电路设计中, 如果一个反相器的扇出为
N,即 Fout=N。 其驱动能力应提高 N倍, 才
能获得与其驱动一级门相同的延迟时间 。
否则它的上升及下降时间都会下降 N倍 。
?
?
?
F o u t
i
gl iCC
1
)(
2013-3-1 17
四、大电容负载驱动电路
? 问题：一个门驱动非常大的负载时, 会引起延
迟的增大 。 由于外部电容比芯片内部标准门栅
电容可能要大几个数量级 。 要想在允许的门延
迟时间内驱动大电容负载, 只有提高,
即增大 W,将使栅面积 L?W增大, 管子的输入
电容 （ 即栅电容 ） Cg也随之增大, 它相对于
前一级又是一个大电容负载 。 如何解决这一问
题呢？
? Mead和 Conway论证了用逐级放大反相器构成
的驱动电路可有效地解决驱动大电容负载问题 。
)( LWK??
2013-3-1 18
例如：设一个标准反相器,
如果不增加反相器的驱动能力，其延迟时间
将增大 27倍。
81?
l
C
3
1
1
3
i
V
dd
V
负
驱
?
?? ?
R
9?R?
（倍）27
3
81
3
81
??
??
?
g
l
g
l
C
C
WLC
C
2013-3-1 19
? 逐级放大方法：为了保证输出低电平 Vol
不变，而维持标准反相器的 不变的条件
下，逐级放大驱动管和负载管的宽长比，
使每级放大的比例因子 f相等。
R?
i
V
g
C
3
1
1
3
3
3
1
9
3
9
1
27 81?
l
C
1l
C
2l
C
2013-3-1 20
pdtf ? pdtf ?
31 ??
g
l
C
Cf 3
1
2 ??
l
l
C
Cf 3
2
??
l
L
C
Cf
93/1 1/3 ??R? 93/3 1/9 ??R? 9
3/9
1/27 ??
R?
pdtf ?
i
V
g
C
3
1
1
3
3
3
1
9
3
9
1
27 81?
l
C
1l
C
2l
C
2013-3-1 21
? 经过 N级放大后，则总延迟时间为,T=N×,
f称为几何放大因子。
? 在实际的电路设计中, 如何确定放大器的级数？ 可
以分两步进行,
（ 1） 根据设计要求,tr,tf及, 计算末级 MOS管的
尺寸 。
（ 2） 按照设计的优化准则：速度, 功耗, 面积等,
计算出所需级数及每级 MOS管的尺寸 。
Cg为标准反相器的栅电容
pdtf ?
LC
f
C
CN
CfC
g
L
g
N
L
ln)l n (??
??
2013-3-1 22
? 从上式看,f增大使级数 N减小，使总延迟时间及每
一级的延迟时间也相应增大，可以证明当 f=e≈ 2.7
时，速度最快，反相器链的总延迟时间最小。
证明：由 T=N×, 得
则：与上式比较得
实际当中,
一般取 f为 2~10之间 。
pdtf ?
pdtf
TN
??
，极小值，有：
令：
eff
T
f
f
CCtT
f
f
CCtT
f
CC
tf
T
gLpd
gLpd
gL
pd
??
?
?
?
?
?
?
1ln
0'
)( l n
1ln
)/l n ('
ln
)/l n (
ln
)/l n (
2
2013-3-1 23
? 一般长连线、压焊块及芯片外负载电容
值远远大于标准反相器的栅电容值。因
此，当驱动这些大电容时，需要设计专
门的驱动电路。
2013-3-1 24
第二节 功 耗
CMOS电路的功耗主要由两部分组成,
1,静态功耗：由反向漏电流造成的功耗 。
2,动态功耗：由 CMOS开关的瞬态电流和负
载电容的充放电造成的功耗 。
在功耗设计中主要考虑三个因素：一是线
宽过细引起的导体的电迁移现象；二是
散热问题；三是供电问题 。
2013-3-1 25
一、金属线宽的限制
为了减小寄生电容，要求线宽越细越好。
但是，金属在传递电流时，电流密度有
一定的限制。如果电流过大，而超过导
体的域值 Jth,会使导体内产生电迁移现
象，导致电路失效。
Al的 Jth一般为 0.8-1.0 mA/μ m2
2013-3-1 26
例如, Al的最小线宽为 3λ, λ =2.5μ m，
Al的厚度约为 1μ m,Al的横截面积为
7.5μ m2。
取,Jth=1mA/μ m2,则：导线可流过
7.5mA的电流。如果电路实际工作电流大
于此电流值，就需要增加金属线宽，以
防止电迁移现象出现。
2013-3-1 27
? 关于散热问题,
（ 1）减小各级门的功耗是集成电路设计
目标之一。
（ 2）降低功耗会使门的延迟时间增大。
（ 3）目前，采用使散热均匀分布的方法
来解决由于局部功耗过大，而造成的局
部过热。
2013-3-1 28
? 关于供电问题：功耗与 Vdd的平方成正比。
在进行 P/G布线时，主要考虑的约束条件是,
（ 1） 满足节点最大电压降的要求；
（ 2） 满足电迁移的要求；
（ 3） 满足供电均匀的要求。
? 近两年来，人们正在研究采用 Cu来代替 Al
做连 线。铝的电阻率在 3.1μΩ-cm,而铜
的电阻率在 1.7μΩ-cm。 因此，铜代替铝
可使连线设计得更细，而不会产生过大的
寄生电阻、电容。第二，还可以改善电迁
移。第三，减少电压下降。
2013-3-1 29
二,CMOS功耗
1,静态功耗
CMOS在静态时, P,N管只有一个导通 。 由于没有
Vdd到 GND的直流通路, 所以 CMOS静态功耗应当等于
零 。 但在实际当中, 由于扩散区和衬底形成的 PN结
上存在反向漏电流,
其中 A,PN结面积, Dn,电子扩散系数
Ln,电子扩散浓度,,本征载流子浓度
静态功耗,
其中,n为器件个数 。
An
in
NL
nA q DI 2? 结?PN AD NN ??
in
? ??
n
ddis VIP ）（电流电压）反向电流(
2013-3-1 30
2、动态功耗
（ 1） 假设输入波形为理想的阶跃波形
CMOS电路在, 0” 和, 1” 的转换过程中,
P,N管会同时导通, 产生一个窄脉冲电流,
由 Vdd到 GND。 同时, 对负载电容充电也
需要电流 。
平均功耗为,
2013-3-1 31
由此可见，动态功耗与输入信号频率成
正比，而与器件参数无关。
输入信号的频率???????
?
?
?
?
?
?
?
?
?
?????
?
?
?
?
?
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???
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p
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V
V
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L
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t
n
p
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t
f
VfC
dVVVVdVV
t
C
P
dt
dV
Cti
dtVVtidtVti
t
P
dd
dd
d
d
d
1
)()(
)(
))(()(
1
2
0
0
0000
0
2
00
2
0
?
2013-3-1 32
（ 2）输入为非理想的波形
另一种动态功耗称为交变功耗, 它是在
输入波形为非理想波形时, 反相器处于输
入波形上升沿和下降沿的瞬间, 负载管和
驱动管会同时导通而引起的功耗 。
交变电流 的峰值, tr,tf为输入信号
的上升及下降延迟时间 。
?总功耗,P=Ps+Pd+PA
)(21 'm a x frddpA ttIVfP ??
'maxI 'I
2013-3-1 33
第三节 MOS管的参数
一, 域值电压 Vt
Vt是晶体管的一个重要参数 。 计算表明, Vt的
公式为,
其中：,费米能级 q,电子电量
,平带电压,衬底掺杂浓度
, Si的介电常数,栅氧化层厚度
,衬底与源极间所加的偏置电压
? ?SBFBsi
OX
OX
FBFT VqN
TVV ??
???
?
???
????? 222 ?
?
F?
FBV B
N
si?
SBV
OXT
2013-3-1 34
? 一般通过调整, 及 来调节 Vt。
二, 漏源截止电流
对于增强型的 MOS管, Vg<Vt时, 由于 PN结
反向漏电流等原因造成的电流称为截止电
流, 以 Ioff表示 。
引起漏电的原因很多, 下面仅介绍形成截
止电流的几个组成部分, 以 N管为例,
OXTBN SBV
2013-3-1 35
1,PN结反向饱和电流 Io
结,
其中,A为 PN结面积, D电子扩散系数,
Ln电子扩散长度, 本征载流子浓度
2,耗尽层产生电流 Ig
其中,Xd为耗尽层宽度, 为少数载流子寿命 。
An
in
NL
nA qDI 2
0 ?
?PN AD NN ??
in
n
dig XA q nI
?2?
n?
2013-3-1 36
尤其要注意, 由于 与温度有指数关系,
无论 Io还是 Ig都随温度上升迅速增加 。
ktEi geTn 22318109.3 ?????
in
N+ N+
_
+
E, Ig
2013-3-1 37
3,场开启漏电流
MOS管的结构是金属 ——氧化物 ——半导体, 在
有源区我们利用此结构来做 MOS管 。 在场区, 同样
也有可能存在这种结构, 从而形成寄生的晶体管 。
例如：一条 Al引线如果跨越了两个相邻的扩散区,
那麽就会形成场开启现象, 产生场开启电流 。
N+
N+
Al
寄生沟道
P- Si
N + N +
Si O2
Al
2013-3-1 38
三、栅源直流输入电阻
对于结构完整的热生长 SiO2,厚度在 1500 左
右时, 电阻可达 以上 。 这样高的输入阻抗,
使 MOS电路具有很可贵的特性,
（ 1） 当一个 MOS管驱动后面的 MOS电路时, 由于
后面不取电流, 所以静态负载能力很强 。
（ 2） 由于输入阻抗很高, 使栅极漏电流很小 。
在室温下, Vds为零时, 栅极漏电流一般只有
左右 。 这样可以将信息在输入端的栅电容
上暂存一定时间, 这就为 MOS动态电路创造了条
件 。
?1210
oA
A1410?
2013-3-1 39
四、直流导通电阻
漏源电压 Vds与漏源电流 Ids的比值称为直
流导通电阻 Ron,即,
1,非饱和区的直流导通电阻
当 Vds趋于零时,
ds
ds
on I
VR ?
? ? ? ? ?
?
?
??
? ??
?
??
?
??
? ??
?
2
1
2
2
ds
tgs
ds
dstgs
ds
on V
VVVVVV
VR
??
线
? ?tgsVon VVR ds ??? ?
1|
0线
2013-3-1 40
2,饱和区的直流导通电阻
临界饱和点,
Vds=Vgs-Vt,
? 即在临界饱和点的直流导通电阻为线性区
Vds=0时的直流导通电阻的两倍,
? ?
2
2
tgs
ds
on VV
VR
?
?
?饱
? ?
2
1
|
tgs
VVVon VVR tgsds ???? ?饱
0|2| ??? ? dstgsds VonVVVon RR 线饱
2013-3-1 41
五、栅源击穿电压 BVgs
对于热生长的 SiO2的临界击穿电场强度为
, 对于栅氧化层厚度,
理论上允许的最大电压为,
例如：器件的 W/L=4/1,L=1μ m,
单位栅电容
则只需 0.1μ A的电流充电 1ms的电量就足以
使栅氧化层击穿, 使电路失效 。
cmV6108~5 ? ?Atox 1500?
VtEV ox 1 2 0~75???
?At
ox 1500?
2/2.0 mPFC ox ??
? ? ? ?
? ? ? ? )(125102.014 101101.0 12
36
VC tIV
g
???? ??????? ?
??
2013-3-1 42
在芯片设计时，输入 PAD端都要首先连接一
个输入保持电路。
如图所示即为一个简单的输入保护电路, 当
Vgs不大时, 二极管不起作用 。 当 Vgs较大时,
二极管 PN结发生雪崩击穿, 形成低阻通路,
使 Vgs下降, 这种击穿是可逆的 。
D
S
G
2013-3-1 43
六、漏源击穿电压 BVds
晶体管出现沟道夹断后, 工作在饱和区,
其电流 Ids不随 Vds发生变化, 出现恒流
现象, 但此时 Vds不能任意加大, 否则会
发生漏源击穿现象 。
2013-3-1 44
第四节 CMOS电路的闸流（ Latch-up） 效应
一, 闸流效应的起因
在 CMOS芯片结构中,
存在一条由 Vdd到 Vss
的寄生的 P+/N/P/N+
的电流通路 。
这 PNPN通路包含了
三个 PN结, 形成了
交叉耦合的一对 PNP
和 NPN的双极型晶体管 。
Rs
Rw
T2
T1
V d d
V ss
10~5.0??
500~50??
?700~500
KK 20~1
2013-3-1 45
P-W el l
N + N + P+ P+
n- si
V dd
V ss
V ss
Vi
Vo
V dd
W
R
S
R
2
T 1
T
压降
压降
2013-3-1 46
?阱内有一个纵向 NPN管，阱外有一个横向 NPN管，
两个晶体管的集电极各自驱动另一个管子的基
极，构成正反馈回路。
?P阱中纵向 NPN管的电流放大倍数 ?约为 50-几百，
P阱外横向 PNP管的 ?大约为 0.5-10。 PNP管发射
极 P+与 P阱之间的距离越小则 ?值越大。
?Rw和 Rs为基极寄生电阻，阱电阻 Rw的典型值为
1K-20K之间，衬底电阻 Rs的典型值在 500-700?。
?如果两个晶体管的电流放大倍数和基极寄生电
阻 Rw,Rs值太大，则很容易在外部噪声的作用
下，触发闸流效应。
2013-3-1 47
二, 闸流效应的控制
防止和控制闸流效应需要从生产工艺和
版图设计两方面着手 。 通常所采取的措
施, 其目标基本都是减小寄生晶体管的
电流增益 β 和降低寄生晶体管的基射极
分流电阻 Rw,Rs。
① 减小 β 值,增加横向 PNP管的基极宽度，
减小其电流放大倍数 β pnp。
2013-3-1 48
② 采用伪收集极,如图所示，在 P-阱和 P+之
间加一个接地的，由 P-和 P+组成的区域。它
可以收集由横向 PNP管发射极注入进来的空
穴。这就阻止了纵向 NPN管的基极注入，从
而有效地减少 PNP管的电流放大倍数 β pnp。
P-W el l
N + N + P+
n- si
V dd
V ss
V ss
Vi
Vo
V dd
W
R
S
R
2
T 压降
压降
P+
1
T
p-
V ss
P+
2013-3-1 49
③ 采用保护环
保护环可以有效地降低横向电阻和横向
电流密度 。 同时, 由于加大了 P-N-P管的
基区宽度使 β pnp下降 。
P- W el l
N + N + P+
n- si
V dd
V ss
V ss
Vi
Vo
V dd
W
R
S
R
2
T 压降
压降
P+
1
T
N+P+P+ N+
2013-3-1 50
④ 随着亚微米技术的应用，集成度越来越
多，对控制闸流效应提出了更高的要求，
目前广泛采用的是挖隔离沟的办法解决
闸流效应问题。即用氧化绝缘层的壕沟
（ trench） 将阱与衬底隔开。使 PNPN通
路完全消失，这自然增加了工艺复杂度。
2013-3-1 51
第五节 电路设计举例
?饱和 E/D反相器设计示例,
o
V
S
T
D
2
S
T
D
1
i
V
dd
V
ss
V
2013-3-1 52
（ 1） 电路参数：用户提供的电路要求
负载能力,
低电平值,
高电平值,
噪声容限,
上升时间,
下降时间,
总功耗,
芯片面积,
PFC L 1.0?
VVOL 4.0?
VVOH 5?
VVV NHNL 0.1??
nstr 3?
nstf 1?
mwP 3?? cmFO /1085.8 4????
22000 ms ??
2013-3-1 53
（ 2） 选定参数,根据用户要求及工艺水平
版图特征尺寸,
正管最小沟道长度,
D管最小沟道长度,
表面迁移率,
栅氧厚度,
源, 漏多晶硅方块电阻,口
源漏区结深,
源漏区横向扩散,
源漏区平均浓度,
PN法反向漏电流密度,
电源电压,
衬底偏压,
m?? 2?
mL E ?? 42m i n ??
mLL ED ?65.1 m i nm i n ??
SVcmnDnE ??? /7 0 0 2??
o
ox At 800?
/15???R
mx j ?8.0?
mLD ?5.0?
)/1(10 320 cmN ??—
2/1.0 mAJ S ?
VVDD 5?
VVBS 0?
2013-3-1 54
（ 3） 可控参数：根据用户要求及一般经验初步取
衬底浓度,
E管开启电压,
D管夹断电压,
E管衬底调制系数,
D管衬底调机系数,
（ 4） 单位沟宽允许的最大电流 （ 经验数据 ）
允许最大直流电流,
允许最大脉冲电流,
)/1(105.1 315 cmN B ??
VV TEO 7.0?
VVTDO 4??
6.0?E?
7.0?D?
mAI ?? /1565m a x ??
mAi ?? /502 0 0m a x ??
2013-3-1 55
（ 5） 尺寸计算
? 输出高电平 VOH
Vi=“0”时, T1截止, VDD通过 T2对 CL充电 。
达到稳态时,
? 输出低电平 VOL
Vi=“1”时, 驱动管 T1线性, 负载管 T2饱和
T1,
DDOH VV ?
? ? OLOLTiDS VVVVI ???? 2/)( 111 ?
1TiOL VVV ????
OLTiDS VVVI ???? )( 111 ?
2013-3-1 56
T2,
?尺寸初算（ ）
总负载电容 除所要求的 CL之外, 还应包括驱
动管漏结电容, 负载管源结电容和其它寄生电
容 。 为使计算结果留有一定速度余量, 取
2/2222 TDS VI ??
2! OSDS II ??
VVVVV
TiR
T
OL 4.0)(2
1
2
2 ?
??? ?
5)(2
1
2
2 ?
?? TiOL
T
R VVV
V?
LW
?C
PFCC L 15.05.1 ???
2013-3-1 57
由公式,
得,
取,
代入上式得,
(负载管 T2)
（ 驱动管 T1）
??
?
??
?
???????
? )1.01(19.0
)()(21 ' TD
DD
TD
DD
TDOXnDD
r V
VA r t h
V
V
VCLW
Ct
?
??
?
??
?
???????
? )1.01(19.0
)(21
)( '
TD
DD
TD
DD
rTDOXnD
D V
VA r t h
V
V
tVC
C
L
W
?
3210 ???? DDDTDTD VVV ?
6/12)( ' ?DLW
6
605
6
12)()( '' ?????
RDE L
W
L
W ?
2013-3-1 58
（ 6）电流计算
? 输出低电平时的直流导通电流以可用下式计算,
（ T2饱和 ）
? 输出高电平时直流导通电流为零 。
? 充电脉冲峰值电流也可用上式计算：因为充电
时由 T2管充电, 开始时 V0较低时, T2饱和,
? 放电时脉冲峰值电流可用下式计算：放电时由
T1管工作, V0较高时, T1工作在饱和区,
AVLWCVI TDDOXnDTDON ??? 4 9 6)()(22 )( 20'202 ???
Ai ?496m a x ?充
mAVVi TEgs 56.22 )(
2
011
m a x ?
?? ?
放
2013-3-1 59
（ 7）尺寸实算
? T2负载管：流过它的峰值电流和直流电
流相等 。
由初算尺寸,
因此, 取, 可以通过 及
电流 。
mW D ?12)( ' ?? AA ?? 4967806512 ????
612)( ?DLW uAION 4 9 6?
Ai ?496m a x ?充
AA ?? 496240020012 ????
2013-3-1 60
? T1驱动管：流过它的直流电流与负载管
相同。
计算其脉冲电流的大小,
因此, 取, 可以通过 及
电流 。
mW E ?60)( ' ?? AA ?? 4 9 63 9 0 06560 ????
mA122 0 060 ???mW E ?60)( ' ??
6
60)( ?
EL
W
mAi 86.2m a x ?放
uAION 4 9 6?
2013-3-1 61
（ 8）绘制版图,按版图设计规则和已求出
的数据绘制出版图
V0
V s s
Vi
V d d
A p n
2013-3-1 62
（ 9）其它参数核算
? 芯片面积 S,实用
? 附加的负载电容,根据所绘版图, 求
得连在输出端的 PN结面积,
22 2 0 0 01 8 4 06628 mm ?? ???
—
pnC
24 6 2 mA pn ??
pn
V
V BOLOH
JO
pn AdV
V
VV
CC OH
OL
??
?
?
?
?
?
?????? ?
? 21)1(—
pn
JO AC ?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
??
?
? ???
?
??
?
? ??
?
?? 2
1
2
1
89.0
51
89.0
4.01
26.4
89.0
2013-3-1 63
零偏时 PN结电量,
这个附加电容比原来估计的要小很多, 所
以可以满足 tr的要求 。
? 用 计算, 可得 要求 。
? 下降时间,
要求
240 /1018.1
2 mF
NqC
B
Bi
JO
?? ??
??
??
PFC pn 0 0 8.0?? —
Lpn CCC ???
—
sstr ?? 32 ??
nsns
VVLWC
Ct
TEgEOXnE
f 13.0
)()(5.0
7.1
1
??
?
? ?
?
2013-3-1 64
? 直流传输持性和噪声容限,
根据所得参数计算出 E/D反相器的直流传
输持性,
2013-3-1 65
取 时,（关门电平）
时, （ 开门电平 ）
于是：低电平噪声容限,
高电平噪声容限,
均大于给定的 的要求 。
? 直流功耗
? 瞬态功能,
设,
则,
DDO VV 9.0? OFi VV ?
DDO VV 1.0? ONi VV ?
VVVV OLOFNL 05.1???
VVVV ONOHNH 5.1???
VVN 0.1?
mwVAVIP DDONS 48.25496 ????? ?
DDOLOHoLD VVVfCP ??? )(
M H Zf 150 ?
wPD ?38?
2013-3-1 66
? 交变功耗,
设输入信号的上升和下降特性类似于本级,
则,
由于可见, 反相器工作到 15MH时, 仍能
承受预先提出的功耗要求 。
)(21 m a x frDDoA ttIVfP ??
)(86.2m a x mAI ?
)(2 6 2 5.0 mwP A ?
mwmwPPPP ADS 38.2 ??????
2013-3-1 67
（ 10） 用 SPICE电路模拟程序计算本设计
结果 。
2013-3-1 68
? 设计与模拟结果比较,
参数 输出低电平 低电平噪容 高电平噪容 直流功耗 上升时间 下降时间
单位 V DL (v) V NL (v) V NH (v) P s ( m w ) t r ( n s ) t f ( n s )
原设计 0, 37 1, 05 1, 50 2, 48 2, 20 0, 30
S P I C E 模拟 0, 36 0, 85 1, 50 2, 10 2, 30 0, 60
第六章 电路参数提取
2013-3-1 2
第一节 信号传输延迟
?数字电路的延迟由四部分组成,
门延迟
连线延迟
扇出延迟
大电容延迟
一,CMOS门延迟,
门延迟的定义
本征延迟
2013-3-1 3
? 上升时间 tr,输出信号波形从,1”电平的 10%上
升到 90%需要的时间。即,V0,10%~90%Vdd。
? 下降时间 tf,输出信号波形从,1”电平的 90%下
降到 10%需要的时间。即,V0,90%~10%Vdd。
? 延迟时间 td,输入电压变化到 50%Vdd的时刻到
输出电压变化到 50%Vdd时刻之间的时间差。
Vi
Vo
t d f t d r
5 0 % V d d
2013-3-1 4
前级反相器的负载电容约为后级反相器的两个晶体
管栅电容之和,
Cl=Cgp+Cgn=Cox(WpLp+WnLn)=C? (WpLp+WnLn)
Vi Vo
Vd d
Vi Vo
V dd
Cg p
Cg n
n
Vi
Vo
Vdd
Cl
2013-3-1 5
1、下降时间,
设：输入波形为理想脉冲
Cl上的电压从 0.9Vdd下降到 Vdd-Vtn过程中,
N管工作在饱和区
Cl上的电压从 Vdd-Vtn下降到 0.1Vdd过程中,
N管工作在线性区
根据放电电流的瞬态方程,
Vi
V d d
Vo
Cl
dt
dVCI
l
0
0 ??
2013-3-1 6
（ 1） 当 Vo>Vdd-Vtn时,
令,Vo从 0.9Vdd下降到 Vdd-Vtn时间为 tf1
（ 2） 当 Vo< Vdd-Vtn时,
令,Vo从 Vdd-Vtn下降到 0.1Vdd时间为 tf2
20 )(
2 tndd
nl VV
dt
dVC ??? ?
2
9.0
01 )(
)1.0(2
)(
2
tnddn
ddtnlV
VVtnddn
l
f VV
VVCdV
VV
Ct dd
tndd ?
??
?? ? ? ??
]2)[(
2
0
0
0 VVVV
dt
dVC
tnddnl ???? ?
)2019l n (
)(
2
2)(
2
1.0 2
0
0
0
2
dd
tndd
tnddn
lVV
V
tndd
n
l
f V
VV
VV
C
VVVV
dVCt tndd
dd
?
?
?
??
? ? ?
??
2013-3-1 7
CMOS反相器下降时间为,
设,Vtn=0.2Vdd Vdd=5v
2、上升时间,
由充电电流的瞬态方程,
)2019ln (211.0[)( 221
dd
tndd
tndd
ddtn
tnddn
l
fff V
VV
VV
VV
VV
Cttt ??
?
?
???? ?
ddn
l
f V
Ct
?4?
Vi
Vd d
Vo
Cl
I
S
d
d
S
dt
dVCI
l
0
0 ?
2013-3-1 8
（ 1）当 Vo<|Vtp|时,
令,Vo从 0.1Vdd上升至 |Vtp|时间为 tr1
（ 2） 当 Vo>|Vtp|时,
令,Vo从 |Vtp|上升至 0.9Vdd的时间为 tr2
20 |)|(
2 tpdd
nl VV
dt
dVC ?? ?
2
||
1.0
021 |)|(
)1.0(|2
|)|(
2
tpddn
ddtpl
V
Vtpddn
l
r VV
VVCdV
VV
Ct tp
dd
?
??
?? ? ??
]2|)|[(
2
0
0
0 VVVV
dt
dVC
tpddnl ??? ?
)
||2019
l n (
|)|(
2
2
|)|(
9.0
|| 00
0
2
dd
tpdd
tpddp
l
V
V tpddn
l
r V
VV
VV
C
VVVV
dVCt dd
tp
?
?
?
??
? ?
??
2013-3-1 9
CMOS反相器的上升时间为,
设,|Vtp|=0.2Vdd
如果两管尺寸相同,时,
有,
)]||2019l n (21||1.0 1.0||[|)|( 221
dd
tpdd
tpdd
ddtp
tpddn
l
rrr V
VV
VV
VV
VV
Cttt ??
?
?
???? ?
ddp
l
r V
Ct
?4?
p
p
n
n LWLW ?
p
p
nn ?
?
?? ?
ff
p
n
r ttt 5.2?? ?
?
2013-3-1 10
?两管尺寸相同时，上升延迟时间比下降
延迟时间长，这是因为电子迁移率大于
孔穴迁移率的原因。
若要求 tr=tf,则要求 ?n=?p
即,
nnpp LWLW 5.2?
2013-3-1 11
3、延迟时间,
根据延迟时间的定义,td为输入信号变化到
50% Vdd时刻的时刻到输出电压变化到
50%Vdd时刻之间的时间差 。 但这样的延迟
比较难以计算 。
Vi
Vo
t d f t d r
5 0 % V d d
2013-3-1 12
通常假设输入信号为理想的阶跃信号的情况
下，计算门的平均延迟时间,
422
22 fr
tt
dfdr
av
ttttt fr ??????
tf/ 2 tr/ 2
Vi
Vo
50%
2013-3-1 13
二、连线延迟
在计算连线延迟时, 我们用最简单的 RC网络
模型 。 考察节点 Vi的时间响应,
R
VV
R
VVII
dt
dVC iiii
ii
i 11
1
??
?
??????
C
R
V i-1
I i-1
V i V i +1
I i
2013-3-1 14
当网络节点分得很密时，上式可写成微分形
式,
式中,r为单位长度电阻,c为单位长度电容。
通常信号在连线上的传播延迟时间可以用下
式估算,
其中,l为连线长度, 由于, l在连线延迟
中起主要作用 。 为了减小延迟时间, 可行的
策略是在连线中加若干个 Buffer。
2
2rc l
tl ?
2ltl ?
2
2
dx
Vd
dt
dVrc ?
2013-3-1 15
三、电路扇出延迟
逻辑门的输出端所接的输入门的个数称为电
路的扇出,Fout
对于电路扇出参数的主要限制是,
inout II ??
V i
I out
V o I in
I in
I in
2013-3-1 16
扇出端的负载等于每个输入端的栅电容之
和,
在电路设计中, 如果一个反相器的扇出为
N,即 Fout=N。 其驱动能力应提高 N倍, 才
能获得与其驱动一级门相同的延迟时间 。
否则它的上升及下降时间都会下降 N倍 。
?
?
?
F o u t
i
gl iCC
1
)(
2013-3-1 17
四、大电容负载驱动电路
? 问题：一个门驱动非常大的负载时, 会引起延
迟的增大 。 由于外部电容比芯片内部标准门栅
电容可能要大几个数量级 。 要想在允许的门延
迟时间内驱动大电容负载, 只有提高,
即增大 W,将使栅面积 L?W增大, 管子的输入
电容 （ 即栅电容 ） Cg也随之增大, 它相对于
前一级又是一个大电容负载 。 如何解决这一问
题呢？
? Mead和 Conway论证了用逐级放大反相器构成
的驱动电路可有效地解决驱动大电容负载问题 。
)( LWK??
2013-3-1 18
例如：设一个标准反相器,
如果不增加反相器的驱动能力，其延迟时间
将增大 27倍。
81?
l
C
3
1
1
3
i
V
dd
V
负
驱
?
?? ?
R
9?R?
（倍）27
3
81
3
81
??
??
?
g
l
g
l
C
C
WLC
C
2013-3-1 19
? 逐级放大方法：为了保证输出低电平 Vol
不变，而维持标准反相器的 不变的条件
下，逐级放大驱动管和负载管的宽长比，
使每级放大的比例因子 f相等。
R?
i
V
g
C
3
1
1
3
3
3
1
9
3
9
1
27 81?
l
C
1l
C
2l
C
2013-3-1 20
pdtf ? pdtf ?
31 ??
g
l
C
Cf 3
1
2 ??
l
l
C
Cf 3
2
??
l
L
C
Cf
93/1 1/3 ??R? 93/3 1/9 ??R? 9
3/9
1/27 ??
R?
pdtf ?
i
V
g
C
3
1
1
3
3
3
1
9
3
9
1
27 81?
l
C
1l
C
2l
C
2013-3-1 21
? 经过 N级放大后，则总延迟时间为,T=N×,
f称为几何放大因子。
? 在实际的电路设计中, 如何确定放大器的级数？ 可
以分两步进行,
（ 1） 根据设计要求,tr,tf及, 计算末级 MOS管的
尺寸 。
（ 2） 按照设计的优化准则：速度, 功耗, 面积等,
计算出所需级数及每级 MOS管的尺寸 。
Cg为标准反相器的栅电容
pdtf ?
LC
f
C
CN
CfC
g
L
g
N
L
ln)l n (??
??
2013-3-1 22
? 从上式看,f增大使级数 N减小，使总延迟时间及每
一级的延迟时间也相应增大，可以证明当 f=e≈ 2.7
时，速度最快，反相器链的总延迟时间最小。
证明：由 T=N×, 得
则：与上式比较得
实际当中,
一般取 f为 2~10之间 。
pdtf ?
pdtf
TN
??
，极小值，有：
令：
eff
T
f
f
CCtT
f
f
CCtT
f
CC
tf
T
gLpd
gLpd
gL
pd
??
?
?
?
?
?
?
1ln
0'
)( l n
1ln
)/l n ('
ln
)/l n (
ln
)/l n (
2
2013-3-1 23
? 一般长连线、压焊块及芯片外负载电容
值远远大于标准反相器的栅电容值。因
此，当驱动这些大电容时，需要设计专
门的驱动电路。
2013-3-1 24
第二节 功 耗
CMOS电路的功耗主要由两部分组成,
1,静态功耗：由反向漏电流造成的功耗 。
2,动态功耗：由 CMOS开关的瞬态电流和负
载电容的充放电造成的功耗 。
在功耗设计中主要考虑三个因素：一是线
宽过细引起的导体的电迁移现象；二是
散热问题；三是供电问题 。
2013-3-1 25
一、金属线宽的限制
为了减小寄生电容，要求线宽越细越好。
但是，金属在传递电流时，电流密度有
一定的限制。如果电流过大，而超过导
体的域值 Jth,会使导体内产生电迁移现
象，导致电路失效。
Al的 Jth一般为 0.8-1.0 mA/μ m2
2013-3-1 26
例如, Al的最小线宽为 3λ, λ =2.5μ m，
Al的厚度约为 1μ m,Al的横截面积为
7.5μ m2。
取,Jth=1mA/μ m2,则：导线可流过
7.5mA的电流。如果电路实际工作电流大
于此电流值，就需要增加金属线宽，以
防止电迁移现象出现。
2013-3-1 27
? 关于散热问题,
（ 1）减小各级门的功耗是集成电路设计
目标之一。
（ 2）降低功耗会使门的延迟时间增大。
（ 3）目前，采用使散热均匀分布的方法
来解决由于局部功耗过大，而造成的局
部过热。
2013-3-1 28
? 关于供电问题：功耗与 Vdd的平方成正比。
在进行 P/G布线时，主要考虑的约束条件是,
（ 1） 满足节点最大电压降的要求；
（ 2） 满足电迁移的要求；
（ 3） 满足供电均匀的要求。
? 近两年来，人们正在研究采用 Cu来代替 Al
做连 线。铝的电阻率在 3.1μΩ-cm,而铜
的电阻率在 1.7μΩ-cm。 因此，铜代替铝
可使连线设计得更细，而不会产生过大的
寄生电阻、电容。第二，还可以改善电迁
移。第三，减少电压下降。
2013-3-1 29
二,CMOS功耗
1,静态功耗
CMOS在静态时, P,N管只有一个导通 。 由于没有
Vdd到 GND的直流通路, 所以 CMOS静态功耗应当等于
零 。 但在实际当中, 由于扩散区和衬底形成的 PN结
上存在反向漏电流,
其中 A,PN结面积, Dn,电子扩散系数
Ln,电子扩散浓度,,本征载流子浓度
静态功耗,
其中,n为器件个数 。
An
in
NL
nA q DI 2? 结?PN AD NN ??
in
? ??
n
ddis VIP ）（电流电压）反向电流(
2013-3-1 30
2、动态功耗
（ 1） 假设输入波形为理想的阶跃波形
CMOS电路在, 0” 和, 1” 的转换过程中,
P,N管会同时导通, 产生一个窄脉冲电流,
由 Vdd到 GND。 同时, 对负载电容充电也
需要电流 。
平均功耗为,
2013-3-1 31
由此可见，动态功耗与输入信号频率成
正比，而与器件参数无关。
输入信号的频率???????
?
?
?
?
?
?
?
?
?
?????
?
?
?
?
?
?
?
?
?
???
? ?
??
p
p
ddpL
V
V
dddd
pd
L
d
L
t
t
ddp
t
n
p
d
t
f
VfC
dVVVVdVV
t
C
P
dt
dV
Cti
dtVVtidtVti
t
P
dd
dd
d
d
d
1
)()(
)(
))(()(
1
2
0
0
0000
0
2
00
2
0
?
2013-3-1 32
（ 2）输入为非理想的波形
另一种动态功耗称为交变功耗, 它是在
输入波形为非理想波形时, 反相器处于输
入波形上升沿和下降沿的瞬间, 负载管和
驱动管会同时导通而引起的功耗 。
交变电流 的峰值, tr,tf为输入信号
的上升及下降延迟时间 。
?总功耗,P=Ps+Pd+PA
)(21 'm a x frddpA ttIVfP ??
'maxI 'I
2013-3-1 33
第三节 MOS管的参数
一, 域值电压 Vt
Vt是晶体管的一个重要参数 。 计算表明, Vt的
公式为,
其中：,费米能级 q,电子电量
,平带电压,衬底掺杂浓度
, Si的介电常数,栅氧化层厚度
,衬底与源极间所加的偏置电压
? ?SBFBsi
OX
OX
FBFT VqN
TVV ??
???
?
???
????? 222 ?
?
F?
FBV B
N
si?
SBV
OXT
2013-3-1 34
? 一般通过调整, 及 来调节 Vt。
二, 漏源截止电流
对于增强型的 MOS管, Vg<Vt时, 由于 PN结
反向漏电流等原因造成的电流称为截止电
流, 以 Ioff表示 。
引起漏电的原因很多, 下面仅介绍形成截
止电流的几个组成部分, 以 N管为例,
OXTBN SBV
2013-3-1 35
1,PN结反向饱和电流 Io
结,
其中,A为 PN结面积, D电子扩散系数,
Ln电子扩散长度, 本征载流子浓度
2,耗尽层产生电流 Ig
其中,Xd为耗尽层宽度, 为少数载流子寿命 。
An
in
NL
nA qDI 2
0 ?
?PN AD NN ??
in
n
dig XA q nI
?2?
n?
2013-3-1 36
尤其要注意, 由于 与温度有指数关系,
无论 Io还是 Ig都随温度上升迅速增加 。
ktEi geTn 22318109.3 ?????
in
N+ N+
_
+
E, Ig
2013-3-1 37
3,场开启漏电流
MOS管的结构是金属 ——氧化物 ——半导体, 在
有源区我们利用此结构来做 MOS管 。 在场区, 同样
也有可能存在这种结构, 从而形成寄生的晶体管 。
例如：一条 Al引线如果跨越了两个相邻的扩散区,
那麽就会形成场开启现象, 产生场开启电流 。
N+
N+
Al
寄生沟道
P- Si
N + N +
Si O2
Al
2013-3-1 38
三、栅源直流输入电阻
对于结构完整的热生长 SiO2,厚度在 1500 左
右时, 电阻可达 以上 。 这样高的输入阻抗,
使 MOS电路具有很可贵的特性,
（ 1） 当一个 MOS管驱动后面的 MOS电路时, 由于
后面不取电流, 所以静态负载能力很强 。
（ 2） 由于输入阻抗很高, 使栅极漏电流很小 。
在室温下, Vds为零时, 栅极漏电流一般只有
左右 。 这样可以将信息在输入端的栅电容
上暂存一定时间, 这就为 MOS动态电路创造了条
件 。
?1210
oA
A1410?
2013-3-1 39
四、直流导通电阻
漏源电压 Vds与漏源电流 Ids的比值称为直
流导通电阻 Ron,即,
1,非饱和区的直流导通电阻
当 Vds趋于零时,
ds
ds
on I
VR ?
? ? ? ? ?
?
?
??
? ??
?
??
?
??
? ??
?
2
1
2
2
ds
tgs
ds
dstgs
ds
on V
VVVVVV
VR
??
线
? ?tgsVon VVR ds ??? ?
1|
0线
2013-3-1 40
2,饱和区的直流导通电阻
临界饱和点,
Vds=Vgs-Vt,
? 即在临界饱和点的直流导通电阻为线性区
Vds=0时的直流导通电阻的两倍,
? ?
2
2
tgs
ds
on VV
VR
?
?
?饱
? ?
2
1
|
tgs
VVVon VVR tgsds ???? ?饱
0|2| ??? ? dstgsds VonVVVon RR 线饱
2013-3-1 41
五、栅源击穿电压 BVgs
对于热生长的 SiO2的临界击穿电场强度为
, 对于栅氧化层厚度,
理论上允许的最大电压为,
例如：器件的 W/L=4/1,L=1μ m,
单位栅电容
则只需 0.1μ A的电流充电 1ms的电量就足以
使栅氧化层击穿, 使电路失效 。
cmV6108~5 ? ?Atox 1500?
VtEV ox 1 2 0~75???
?At
ox 1500?
2/2.0 mPFC ox ??
? ? ? ?
? ? ? ? )(125102.014 101101.0 12
36
VC tIV
g
???? ??????? ?
??
2013-3-1 42
在芯片设计时，输入 PAD端都要首先连接一
个输入保持电路。
如图所示即为一个简单的输入保护电路, 当
Vgs不大时, 二极管不起作用 。 当 Vgs较大时,
二极管 PN结发生雪崩击穿, 形成低阻通路,
使 Vgs下降, 这种击穿是可逆的 。
D
S
G
2013-3-1 43
六、漏源击穿电压 BVds
晶体管出现沟道夹断后, 工作在饱和区,
其电流 Ids不随 Vds发生变化, 出现恒流
现象, 但此时 Vds不能任意加大, 否则会
发生漏源击穿现象 。
2013-3-1 44
第四节 CMOS电路的闸流（ Latch-up） 效应
一, 闸流效应的起因
在 CMOS芯片结构中,
存在一条由 Vdd到 Vss
的寄生的 P+/N/P/N+
的电流通路 。
这 PNPN通路包含了
三个 PN结, 形成了
交叉耦合的一对 PNP
和 NPN的双极型晶体管 。
Rs
Rw
T2
T1
V d d
V ss
10~5.0??
500~50??
?700~500
KK 20~1
2013-3-1 45
P-W el l
N + N + P+ P+
n- si
V dd
V ss
V ss
Vi
Vo
V dd
W
R
S
R
2
T 1
T
压降
压降
2013-3-1 46
?阱内有一个纵向 NPN管，阱外有一个横向 NPN管，
两个晶体管的集电极各自驱动另一个管子的基
极，构成正反馈回路。
?P阱中纵向 NPN管的电流放大倍数 ?约为 50-几百，
P阱外横向 PNP管的 ?大约为 0.5-10。 PNP管发射
极 P+与 P阱之间的距离越小则 ?值越大。
?Rw和 Rs为基极寄生电阻，阱电阻 Rw的典型值为
1K-20K之间，衬底电阻 Rs的典型值在 500-700?。
?如果两个晶体管的电流放大倍数和基极寄生电
阻 Rw,Rs值太大，则很容易在外部噪声的作用
下，触发闸流效应。
2013-3-1 47
二, 闸流效应的控制
防止和控制闸流效应需要从生产工艺和
版图设计两方面着手 。 通常所采取的措
施, 其目标基本都是减小寄生晶体管的
电流增益 β 和降低寄生晶体管的基射极
分流电阻 Rw,Rs。
① 减小 β 值,增加横向 PNP管的基极宽度，
减小其电流放大倍数 β pnp。
2013-3-1 48
② 采用伪收集极,如图所示，在 P-阱和 P+之
间加一个接地的，由 P-和 P+组成的区域。它
可以收集由横向 PNP管发射极注入进来的空
穴。这就阻止了纵向 NPN管的基极注入，从
而有效地减少 PNP管的电流放大倍数 β pnp。
P-W el l
N + N + P+
n- si
V dd
V ss
V ss
Vi
Vo
V dd
W
R
S
R
2
T 压降
压降
P+
1
T
p-
V ss
P+
2013-3-1 49
③ 采用保护环
保护环可以有效地降低横向电阻和横向
电流密度 。 同时, 由于加大了 P-N-P管的
基区宽度使 β pnp下降 。
P- W el l
N + N + P+
n- si
V dd
V ss
V ss
Vi
Vo
V dd
W
R
S
R
2
T 压降
压降
P+
1
T
N+P+P+ N+
2013-3-1 50
④ 随着亚微米技术的应用，集成度越来越
多，对控制闸流效应提出了更高的要求，
目前广泛采用的是挖隔离沟的办法解决
闸流效应问题。即用氧化绝缘层的壕沟
（ trench） 将阱与衬底隔开。使 PNPN通
路完全消失，这自然增加了工艺复杂度。
2013-3-1 51
第五节 电路设计举例
?饱和 E/D反相器设计示例,
o
V
S
T
D
2
S
T
D
1
i
V
dd
V
ss
V
2013-3-1 52
（ 1） 电路参数：用户提供的电路要求
负载能力,
低电平值,
高电平值,
噪声容限,
上升时间,
下降时间,
总功耗,
芯片面积,
PFC L 1.0?
VVOL 4.0?
VVOH 5?
VVV NHNL 0.1??
nstr 3?
nstf 1?
mwP 3?? cmFO /1085.8 4????
22000 ms ??
2013-3-1 53
（ 2） 选定参数,根据用户要求及工艺水平
版图特征尺寸,
正管最小沟道长度,
D管最小沟道长度,
表面迁移率,
栅氧厚度,
源, 漏多晶硅方块电阻,口
源漏区结深,
源漏区横向扩散,
源漏区平均浓度,
PN法反向漏电流密度,
电源电压,
衬底偏压,
m?? 2?
mL E ?? 42m i n ??
mLL ED ?65.1 m i nm i n ??
SVcmnDnE ??? /7 0 0 2??
o
ox At 800?
/15???R
mx j ?8.0?
mLD ?5.0?
)/1(10 320 cmN ??—
2/1.0 mAJ S ?
VVDD 5?
VVBS 0?
2013-3-1 54
（ 3） 可控参数：根据用户要求及一般经验初步取
衬底浓度,
E管开启电压,
D管夹断电压,
E管衬底调制系数,
D管衬底调机系数,
（ 4） 单位沟宽允许的最大电流 （ 经验数据 ）
允许最大直流电流,
允许最大脉冲电流,
)/1(105.1 315 cmN B ??
VV TEO 7.0?
VVTDO 4??
6.0?E?
7.0?D?
mAI ?? /1565m a x ??
mAi ?? /502 0 0m a x ??
2013-3-1 55
（ 5） 尺寸计算
? 输出高电平 VOH
Vi=“0”时, T1截止, VDD通过 T2对 CL充电 。
达到稳态时,
? 输出低电平 VOL
Vi=“1”时, 驱动管 T1线性, 负载管 T2饱和
T1,
DDOH VV ?
? ? OLOLTiDS VVVVI ???? 2/)( 111 ?
1TiOL VVV ????
OLTiDS VVVI ???? )( 111 ?
2013-3-1 56
T2,
?尺寸初算（ ）
总负载电容 除所要求的 CL之外, 还应包括驱
动管漏结电容, 负载管源结电容和其它寄生电
容 。 为使计算结果留有一定速度余量, 取
2/2222 TDS VI ??
2! OSDS II ??
VVVVV
TiR
T
OL 4.0)(2
1
2
2 ?
??? ?
5)(2
1
2
2 ?
?? TiOL
T
R VVV
V?
LW
?C
PFCC L 15.05.1 ???
2013-3-1 57
由公式,
得,
取,
代入上式得,
(负载管 T2)
（ 驱动管 T1）
??
?
??
?
???????
? )1.01(19.0
)()(21 ' TD
DD
TD
DD
TDOXnDD
r V
VA r t h
V
V
VCLW
Ct
?
??
?
??
?
???????
? )1.01(19.0
)(21
)( '
TD
DD
TD
DD
rTDOXnD
D V
VA r t h
V
V
tVC
C
L
W
?
3210 ???? DDDTDTD VVV ?
6/12)( ' ?DLW
6
605
6
12)()( '' ?????
RDE L
W
L
W ?
2013-3-1 58
（ 6）电流计算
? 输出低电平时的直流导通电流以可用下式计算,
（ T2饱和 ）
? 输出高电平时直流导通电流为零 。
? 充电脉冲峰值电流也可用上式计算：因为充电
时由 T2管充电, 开始时 V0较低时, T2饱和,
? 放电时脉冲峰值电流可用下式计算：放电时由
T1管工作, V0较高时, T1工作在饱和区,
AVLWCVI TDDOXnDTDON ??? 4 9 6)()(22 )( 20'202 ???
Ai ?496m a x ?充
mAVVi TEgs 56.22 )(
2
011
m a x ?
?? ?
放
2013-3-1 59
（ 7）尺寸实算
? T2负载管：流过它的峰值电流和直流电
流相等 。
由初算尺寸,
因此, 取, 可以通过 及
电流 。
mW D ?12)( ' ?? AA ?? 4967806512 ????
612)( ?DLW uAION 4 9 6?
Ai ?496m a x ?充
AA ?? 496240020012 ????
2013-3-1 60
? T1驱动管：流过它的直流电流与负载管
相同。
计算其脉冲电流的大小,
因此, 取, 可以通过 及
电流 。
mW E ?60)( ' ?? AA ?? 4 9 63 9 0 06560 ????
mA122 0 060 ???mW E ?60)( ' ??
6
60)( ?
EL
W
mAi 86.2m a x ?放
uAION 4 9 6?
2013-3-1 61
（ 8）绘制版图,按版图设计规则和已求出
的数据绘制出版图
V0
V s s
Vi
V d d
A p n
2013-3-1 62
（ 9）其它参数核算
? 芯片面积 S,实用
? 附加的负载电容,根据所绘版图, 求
得连在输出端的 PN结面积,
22 2 0 0 01 8 4 06628 mm ?? ???
—
pnC
24 6 2 mA pn ??
pn
V
V BOLOH
JO
pn AdV
V
VV
CC OH
OL
??
?
?
?
?
?
?????? ?
? 21)1(—
pn
JO AC ?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
??
?
? ???
?
??
?
? ??
?
?? 2
1
2
1
89.0
51
89.0
4.01
26.4
89.0
2013-3-1 63
零偏时 PN结电量,
这个附加电容比原来估计的要小很多, 所
以可以满足 tr的要求 。
? 用 计算, 可得 要求 。
? 下降时间,
要求
240 /1018.1
2 mF
NqC
B
Bi
JO
?? ??
??
??
PFC pn 0 0 8.0?? —
Lpn CCC ???
—
sstr ?? 32 ??
nsns
VVLWC
Ct
TEgEOXnE
f 13.0
)()(5.0
7.1
1
??
?
? ?
?
2013-3-1 64
? 直流传输持性和噪声容限,
根据所得参数计算出 E/D反相器的直流传
输持性,
2013-3-1 65
取 时,（关门电平）
时, （ 开门电平 ）
于是：低电平噪声容限,
高电平噪声容限,
均大于给定的 的要求 。
? 直流功耗
? 瞬态功能,
设,
则,
DDO VV 9.0? OFi VV ?
DDO VV 1.0? ONi VV ?
VVVV OLOFNL 05.1???
VVVV ONOHNH 5.1???
VVN 0.1?
mwVAVIP DDONS 48.25496 ????? ?
DDOLOHoLD VVVfCP ??? )(
M H Zf 150 ?
wPD ?38?
2013-3-1 66
? 交变功耗,
设输入信号的上升和下降特性类似于本级,
则,
由于可见, 反相器工作到 15MH时, 仍能
承受预先提出的功耗要求 。
)(21 m a x frDDoA ttIVfP ??
)(86.2m a x mAI ?
)(2 6 2 5.0 mwP A ?
mwmwPPPP ADS 38.2 ??????
2013-3-1 67
（ 10） 用 SPICE电路模拟程序计算本设计
结果 。
2013-3-1 68
? 设计与模拟结果比较,
参数 输出低电平 低电平噪容 高电平噪容 直流功耗 上升时间 下降时间
单位 V DL (v) V NL (v) V NH (v) P s ( m w ) t r ( n s ) t f ( n s )
原设计 0, 37 1, 05 1, 50 2, 48 2, 20 0, 30
S P I C E 模拟 0, 36 0, 85 1, 50 2, 10 2, 30 0, 60
