2013-3-1 1
第四章 逻辑设计技术
b g
1
d g
5
O
1
e
c ’ g
2
g
6
c
a g
8
g
9
O
2
b g
3
f
2013-3-1 2
第一节 MOS管的串、并联特性
?晶体管的驱动能力是用其导电因子 β 来表示的，
β 值越大，其驱动能力越强。多个管子的串、
并情况下，其等效导电因子应如何推导？
一,两管串联,
Vd
Vs
Ids β ef f
Vg
T1 β 1
T2 β 2
Vs
Vd
Vg
Vm
2013-3-1 3
设,Vt相同，工作在线性区。
将上式代入（ 1）得,
由等效管得,
? ? ? ? )1(2211 ???????????? ?????? V DV TV GV MV TV GI DS ?
? ? ? ? )2(2222 ???????????? ?????? V MV TV GV SV TV GI DS ?
? ? ? ? ? ?V DV TV GV SV TV GV MV TV G
I DSI DS
??
?
???
?
????
?
2
21
12
21
22
21
??
?
??
?
?
? ? ? ? )3(]22[21 21 ???????????? V DV TV GV SV TV GI DS ?? ?
? ? ? ? )4(]22[ ???????????? V DV TV GV SV TV Ge f fI DS ?
2013-3-1 4
比较（ 3）（ 4）得,
?同理可推出 N个管子串联使用时, 其等效增
益因子为,
??
?
?
21
2
?
?e f f
?
?
?
N
i i
e f f
1
1
1
?
?
2013-3-1 5
二、两管并联,
?同理可证, N个 Vt相等的管子并联使用时,
? ? ? ? ]22)[21(21 V DV TV GV SV TV GI DSI DSI DS ????????? ??
? ? ? ?
???
?
21
]22[
???
??????
e f f
V DV TV GV SV TV Ge f fI DS
?
?
?
N
i ie f f 1
??
Vd
Vs
Ids β ef f
Vg
T 1 β 1
T 2 β 2
Vs
Vd
Vg Vg
2013-3-1 6
第二节 各种逻辑门的实现
一、与非门,
baX ??
Vd d
Vs s
X
b
a
2013-3-1 7
?与非门电路的驱动能力
在一个组合逻辑电路中，为了使各种组合门电路之间能
够很好地匹配，各个逻辑门的驱动能力都要与标准反相
器相当。即在最坏工作条件下，各个逻辑门的驱动能力
要与标准反相器的特性相同。
设：标准反相器的导电因子为 β n=β p,
逻辑门,β n1=β n2=β ’n β p1=β p2=β ’p
V0
Vdd
Vs s
Vi
Tp
Tn
2013-3-1 8
（ 1） a,b=1,1时，下拉管的等效导电因子,β effn=β ’n/2
（ 2） a,b=0,0时，上拉管的等效导电因子,β effp=2β ’p
（ 3） a,b=1,0或 0,1时，上拉管的等效导电因子,β effp=β ’p
综合以上情况, 在最坏的工作情况下, 即,（ 1）, （ 3）, 应使,
β effp=β ’p=β p ； β effn=β ’n/2=β n
即要求 p管的沟道宽度比 n管大 1.25倍以上 。
Vd d
Vs s
X
b
a
25.15.25.0
2'
'
2/
'
)(
'
)(
'
2/
'
)(
????
??
?
?
?
p
n
n
W
p
W
nL
W
ox
C
npL
W
ox
C
p
pn
np
L
W
ox
C
?
?
??
??
??
???
2013-3-1 9
二、或非门,
baX ??
Vd d
Vs s
X
b
a
Tp 2
Tp 1
Tn 1
Tn 2
2013-3-1 10
(1)当 a,b=0,0 时，上拉管的等效导电因子,β effp=β ’p/2
(2)当 a,b=1,1时, 下拉管的等效导电因子,β effn=2β ’n
(3)当 a,b=1,0或 0,1时, 下拉管的等效导电因子,β effn=β ’n
综合以上情况, 在最坏的工作情况下, 即,（ 1）, （ 3）, 应使：
β effp=β ’p/2=β p ； β effn=β ’n=β n
即,β ’p=2β ’n
所以 W’p/W’n=2μ n/μ p
≈ 2?2.5=5
即要求 p管的宽度要比 n管宽度大 5倍 。
Vd d
Vs s
X
b
a
Tp 2
Tp 1
Tn 1
Tn 2
2013-3-1 11
三, CMOS与或非门,
cdabX ??
x
Vss
a
c
b
d
Vd d
a
b
c
d
2013-3-1 12
(1)a,b,c,d=0,0,0,0 时,β effp=β ’p
(2)a,b,c,d=1,1,1,1时,β effn=β ’n
(3)a,b,c,d有一个为 1时,β effp=2β ’p/3
(4)a,b,c,d=1,1,0,0 或
a,b,c,d=0,0,1,1时,β effn=β ’n/2
(5)a,b,c,d=0,1,0,1或
1,0,1,0或
0,1,1,0或
1,0,0,1时,β effp=β ’p/2
综合以上情况, 在最坏的工作情况下, 即,（ 4）, （ 5）, 应使：
β effp=β ’p/2=β p
β effn=β ’n/2=β n
则,W’p/W’n=μ n/μ p≈ 2.5
x
Vss
a
c
b
d
Vdd
a
b
c
d
2013-3-1 13
四,CMOS传输门
（ 1）单管传输门
一个 MOS管可以作为一个开关使用, 电路中 Cl是其负载
电容 。
? 当 Vg=0时, T截止, 相当于开关断开 。
? 当 Vg=1时, T导通, 相当于开关合上 。
Vg
Vi
T
Cl
Vo
V o /
（
Vg -Vt
）
1
1
V i/
（
Vg -Vt
）
V o =Vg -Vt
2013-3-1 14
? Vi〈 Vg-Vt时：输入端处于开启状态，设初始时
Vo=0，则 Vi刚加上时，输出端也处于开启状态，
MOS管导通，沟道电流对负载电容 Cl充电，至
Vo=Vi。
? Vi≥ Vg-Vt时：输入沟道被夹断, 设初使 Vo
〈 Vg-Vt,则 Vi刚加上时, 输出端导通, 沟道电
流对 Cl充电, 随着 Vo的上升, 沟道电流逐渐减
小, 当 Vo=Vg-Vt时, 输出端也夹断, MOS管截
止, Vo保持 Vg-Vt不变 。
综上所述,
? Vi<Vg-Vt时, MOS管无损地传输信号
? Vi≥ Vg-Vt时, Vo=Vg-Vt信号传输有损失, 为不
使 Vo有损失需增大 Vg。
2013-3-1 15
（ 2） CMOS传输门
为了解决 NMOS管
在传输时的信号损失，
通常采用 CMOS传输门
作为开关使用。它是由
一个 N管和一个 P管构
成。工作时,NMOS管
的衬底接地,PMOS管
的衬底接电源，且
NMOS管栅压 Vgn与
PMOS管的栅压 Vgp极
性相反。
Vi Vo
Vdd
2013-3-1 16
? Vgp=1,Vgn=0时：双管截止, 相当于开关断开；
? Vgp=0,vgn=1时：双管有下列三种工作状态,
?Vi<Vgn+Vtn N管导通, Vi< Vgp+|Vtp| P管截止
Vi通过 n管对 Cl充电至,Vo=Vi
?Vi<Vgn+Vtn N管导通, Vi>Vgp+|Vtp| P管导通
Vi通过双管对 Cl充电至,Vo=Vi
?Vi> Vgn+Vtn N管截止, Vi> Vgp+|Vtp| P管导通
Vi通过 P管对 Cl充电至,Vo=Vi
?通过上述分析, CMOS传输门是较理想的开关, 它
可将信号无损地传输到输出端 。
2013-3-1 17
0 1 2 3 4 5 V i
Vo
5
4
3
2
1
双管通
N
管
通
P
管
通
? 传输门特性
2013-3-1 18
五、异或门与同或门
（ 1）异或门,
bababaX ????
a
b
Vdd
Vss
a
b
x
Vss
a
b
Vdd
a
b
?
a
?
b
?
a
?
b
2013-3-1 19
简化的电路,
T1,T2组成一个标准反相器,T3,T4组
成 CMOS传输门,T5,T6是一个特殊的
CMOS反相器。
B A
Vdd
T2
T1
T4
T3
T6
T5
X
B
B
2013-3-1 20
（ a）当 B=1时，传输门断开，特殊反相器工作,
（ b）当 B=0时，特殊反相器不工作，传输门把 A
送到 X,X=A
A B X 所以,
1 1 0
0 1 1
1 0 1
0 0 0
AX ?
BABABAX ????
B A
Vdd
T2
T1
T4
T3
T6
T5
X
B
B
2013-3-1 21
（ 2）同或门,
BABAABX ????
A
Vdd
B
X
T6
T2
T1
T 3 T 4
T7
T5
2013-3-1 22
T6,T7总是导通的,A B X
0 0 1
1 0 0
0 1 0
1 1 1
? A,B=0,0时,T1,T2,T3,T4关, T5通, Vdd通过 T7充
电, X=1；
? A,B=1,0时,T1,T3关, T2,T5通, T5通, T7,T5,T4
形成通路, X=0；
? A,B=0,1时,T1,T3通, T2,T4关, T5通, T7,T5,T3
形成通路, X=0；
? A,B=1,1时,T1,T2,T3,T4通, T5关, Vdd通过 T7充
电, X=1。
A
V dd
B
X
T6
T2
T1
T 3 T 4
T7
T5
2013-3-1 23
第三节 可编程逻辑阵列
PLA（ The Programmable Logic Array）
采用可编程阵列来实现组合逻辑功能
往往是经济的 。 因为一个 PLA结构中,
只包含实现指定逻辑功能所需的最小
项, 不包含所有可能的最小项 。 因此,
比用 ROM来实现同一功能紧凑得多 。
PLA设计方法,
（ 1） 把功能表转化成表达式, 并把原
表达式中的最小项归并简化 。
2013-3-1 24
功能表
A B C Z1 Z2 Z3 Z4
0 0 0
1 0 0
0 1 0
1 1 0
0 0 1
1 0 1
0 1 1
1 1 1
0
1
0
1
0
1
0
1
0
1
0
1
1
1
0
1
0
0
0
0
1
1
0
0
0
0
1
0
1
0
0
0
2013-3-1 25
A
BCCBCBCBA
A B CCBACABCBAZ
?
????
????
)(
1
CBAA
ABCCBACBACABCBAZ
??
?????2
CB
CBACBAZ
?
??3
CBACBAZ ??4
2013-3-1 26
（ 2）对上式各乘积项进行编号，形成“与”
阵列。
AAR ??1
CBCBR ???2
CBACBAR ????3
CBACBAR ????4
2013-3-1 27
（ 3）改写输出表达式，形成“或”阵列
RRZ 111 ??
RRRRZ 31312 ????
RRZ 223 ??
RRRRZ 43434 ????
2013-3-1 28
（ 4）画电路图
T
6
与 或
V
dd
Φ
1
T
1
T
2
T
3
A CB
T
5
T
4
T
7
Φ
2
Z
4Z
3Z
2
Z
1
R
4
R
3
R
2
R
1
2013-3-1 29
（ 5）设计版图
V
dd
Φ
1
Φ
2
V
dd
A CB Z
1
Z
2
Z
3
Z
4
V
ss
V
ss
V
ss
V
ss
V
ss
2013-3-1 30
第四节 触发器 （ Flip— Flop）
触发器用于寄存信息，它分为以下三大类,
（ 1） 静态触发器,信息寄存是依靠具有反相功
能的门电路的直流交叉偶合来实现。当时钟禁止
时，触发器的输出电平保持不变。
（ 2） 动态触发器,信息寄存是利用栅电容的电
荷存储来实现。当时钟禁止时，触发器输出逻辑
状态将被破坏。
（ 3） 准静态触发器,信息寄存主要依靠静态触
发器中的直流交叉偶合来实现，但有少部分时间
用了动态电路中栅电容的电荷存储效应来实现信
息保持。
2013-3-1 31
（ 1）静态触发器
V
dd
S R
CP
Q
n
Q
n
CP S R Q
n + 1
0 × × Q
n
1 0 0 Q
n
1 0 1 1 0
1 1 0 0 1
1 1 1 不定 不定
Q
n 1?
Q
n
Q
n
2013-3-1 32
（ 2）动态触发器,
V
dd
I
0
CP
D
Q
C
CP
D
Q
I
0
2013-3-1 33
V
dd
T
3
CP
D
Q
C1 C2T
1
T
2
CP
D
Q
2013-3-1 34
（ 3）准静态触发器,
V
dd
D
Q
Φ
1
T
1
Q
T
4
T
3
T
6
T
5
Φ
1
T
2
Φ
1
Φ
2
D
Q
采样
电荷
保持
偶合
保持
电荷
保持
2013-3-1 35
第五节 存储器 （ Memory）
存储器是用来存储信息的，它分为以下两大类,
（ 1）只读存储器 ROM：使用时只能读出信息。
? 掩膜 MROM：制造时写入信息。
? 可编程 PROM：使用前用户写入信息，写入
后不能改写。
? 可擦除 EPROM,EEPROM：使用前用户写
入信息，写入后能改写。
2013-3-1 36
（ 2）读写存储器 RAM：使用时可读写
信息。
? 动态随机存储器 DRAM：用管子少，
面积小，功耗低。信号需要再生。
? 静态随机存储器 SRAM：信号不需要
再生，抗干扰能力强。用管子多，面
积大，功耗大。
2013-3-1 37
（一）动态随机存储器 DRAM
最简单的 DRAM存储单元
是单管单元，它由一个晶
体管与一个和源极相连的
电容构成。
单元写入过程,
字线为高，数据线为低：写,1”
数据线为高：写,0”
单元读出过程,
字线为高，数据线预冲电至高,
Cs上有电荷：读出,1”
Cs上无电荷：读出,0”
字线 （选择线）
位线 （数据线）
T
C D
Cs
V dd
2013-3-1 38
? 特点,
（ 1）位线的寄生电容 CD较大,Cs/CD大约 1/10。
根据电荷守恒原理,
VD是很小的，数据线上读出要用灵敏放大器。
（ 2）读出是破坏性的，读出后要对单元进行再生。
（ 3）线路简单，单元占面积小，速度快。
C DC s
C s
V sV D
C sV sC DC sV D
?
?
??? )(
2013-3-1 39
? 单元结构
G
D S
P — Si
N
+
N
+
位线 字线 C s,接 V
dd
2013-3-1 40
（二）静态随机存储器 SRAM
V
dd
位线 位线
列选择线
T
5 T
6
字选择线
T
1
T
2
T
4
T
3
读放
T
8
T
7
2013-3-1 41
T1~T4 交叉耦合静态触发器：存储信息
T5~T6把触发器与字线、位线连接起来
字线不选中,T5,T6截止，存储单元处于保
持状态。
字线选中,T5,T6导通，如位线选中单元，
T7,T8导通，单元状态经过 T7,T8传至读出
放大器或写入信息经过 T7,T8,T5,T6进入
静态触发器。
2013-3-1 42
? 单元结构
位线
V
SS
位线
T
4
V
dd
T
3
T
5
T
6
T
2
T
1
字线
2013-3-1 43
（三）掩膜只读存储器 MROM
全固定式 ROM，把信息预先放到生产
过程中所使用的掩膜版中。这种存储
器的写入准确性和稳定性都很高，适
合与大批量生产。
MROM的存储单元由两种类型单元构成,
低开启电压的存储单元，存,1”
高开启电压的存储单元，存,0”
2013-3-1 44
? MROM的存储单元
W
0
W
1
W
2
W
3
V
GG
V
DD
0 321
字线
位线
厚栅管
薄栅管
2013-3-1 45
（四） EPROM
? EPROM是一种用紫外线或 X射线，可将
存储的信息一次全部擦除的 ROM。
? EPROM的单元是采用浮栅 MOS
（ FAMOS）管构成的。
N — Si
P
+
S （ 0V ） 浮栅 D （ - 30 V ）
P
+
PN 结反偏
V s s
2013-3-1 46
（五） EEPROM
? EEPROM是采用电将全部信息一次擦除
的 ROM。
? EEPROM的存储单元是由叠栅管组成的。
G
S D
P — Si
N
+
N
+
控制栅
浮栅
2013-3-1 47
S
G
D
上层 po ly
下层 po ly
薄氧层
N
+
埋层
G
S D
P — Si
N
+
N
+
控制栅
浮栅
第四章 逻辑设计技术
b g
1
d g
5
O
1
e
c ’ g
2
g
6
c
a g
8
g
9
O
2
b g
3
f
2013-3-1 2
第一节 MOS管的串、并联特性
?晶体管的驱动能力是用其导电因子 β 来表示的，
β 值越大，其驱动能力越强。多个管子的串、
并情况下，其等效导电因子应如何推导？
一,两管串联,
Vd
Vs
Ids β ef f
Vg
T1 β 1
T2 β 2
Vs
Vd
Vg
Vm
2013-3-1 3
设,Vt相同，工作在线性区。
将上式代入（ 1）得,
由等效管得,
? ? ? ? )1(2211 ???????????? ?????? V DV TV GV MV TV GI DS ?
? ? ? ? )2(2222 ???????????? ?????? V MV TV GV SV TV GI DS ?
? ? ? ? ? ?V DV TV GV SV TV GV MV TV G
I DSI DS
??
?
???
?
????
?
2
21
12
21
22
21
??
?
??
?
?
? ? ? ? )3(]22[21 21 ???????????? V DV TV GV SV TV GI DS ?? ?
? ? ? ? )4(]22[ ???????????? V DV TV GV SV TV Ge f fI DS ?
2013-3-1 4
比较（ 3）（ 4）得,
?同理可推出 N个管子串联使用时, 其等效增
益因子为,
??
?
?
21
2
?
?e f f
?
?
?
N
i i
e f f
1
1
1
?
?
2013-3-1 5
二、两管并联,
?同理可证, N个 Vt相等的管子并联使用时,
? ? ? ? ]22)[21(21 V DV TV GV SV TV GI DSI DSI DS ????????? ??
? ? ? ?
???
?
21
]22[
???
??????
e f f
V DV TV GV SV TV Ge f fI DS
?
?
?
N
i ie f f 1
??
Vd
Vs
Ids β ef f
Vg
T 1 β 1
T 2 β 2
Vs
Vd
Vg Vg
2013-3-1 6
第二节 各种逻辑门的实现
一、与非门,
baX ??
Vd d
Vs s
X
b
a
2013-3-1 7
?与非门电路的驱动能力
在一个组合逻辑电路中，为了使各种组合门电路之间能
够很好地匹配，各个逻辑门的驱动能力都要与标准反相
器相当。即在最坏工作条件下，各个逻辑门的驱动能力
要与标准反相器的特性相同。
设：标准反相器的导电因子为 β n=β p,
逻辑门,β n1=β n2=β ’n β p1=β p2=β ’p
V0
Vdd
Vs s
Vi
Tp
Tn
2013-3-1 8
（ 1） a,b=1,1时，下拉管的等效导电因子,β effn=β ’n/2
（ 2） a,b=0,0时，上拉管的等效导电因子,β effp=2β ’p
（ 3） a,b=1,0或 0,1时，上拉管的等效导电因子,β effp=β ’p
综合以上情况, 在最坏的工作情况下, 即,（ 1）, （ 3）, 应使,
β effp=β ’p=β p ； β effn=β ’n/2=β n
即要求 p管的沟道宽度比 n管大 1.25倍以上 。
Vd d
Vs s
X
b
a
25.15.25.0
2'
'
2/
'
)(
'
)(
'
2/
'
)(
????
??
?
?
?
p
n
n
W
p
W
nL
W
ox
C
npL
W
ox
C
p
pn
np
L
W
ox
C
?
?
??
??
??
???
2013-3-1 9
二、或非门,
baX ??
Vd d
Vs s
X
b
a
Tp 2
Tp 1
Tn 1
Tn 2
2013-3-1 10
(1)当 a,b=0,0 时，上拉管的等效导电因子,β effp=β ’p/2
(2)当 a,b=1,1时, 下拉管的等效导电因子,β effn=2β ’n
(3)当 a,b=1,0或 0,1时, 下拉管的等效导电因子,β effn=β ’n
综合以上情况, 在最坏的工作情况下, 即,（ 1）, （ 3）, 应使：
β effp=β ’p/2=β p ； β effn=β ’n=β n
即,β ’p=2β ’n
所以 W’p/W’n=2μ n/μ p
≈ 2?2.5=5
即要求 p管的宽度要比 n管宽度大 5倍 。
Vd d
Vs s
X
b
a
Tp 2
Tp 1
Tn 1
Tn 2
2013-3-1 11
三, CMOS与或非门,
cdabX ??
x
Vss
a
c
b
d
Vd d
a
b
c
d
2013-3-1 12
(1)a,b,c,d=0,0,0,0 时,β effp=β ’p
(2)a,b,c,d=1,1,1,1时,β effn=β ’n
(3)a,b,c,d有一个为 1时,β effp=2β ’p/3
(4)a,b,c,d=1,1,0,0 或
a,b,c,d=0,0,1,1时,β effn=β ’n/2
(5)a,b,c,d=0,1,0,1或
1,0,1,0或
0,1,1,0或
1,0,0,1时,β effp=β ’p/2
综合以上情况, 在最坏的工作情况下, 即,（ 4）, （ 5）, 应使：
β effp=β ’p/2=β p
β effn=β ’n/2=β n
则,W’p/W’n=μ n/μ p≈ 2.5
x
Vss
a
c
b
d
Vdd
a
b
c
d
2013-3-1 13
四,CMOS传输门
（ 1）单管传输门
一个 MOS管可以作为一个开关使用, 电路中 Cl是其负载
电容 。
? 当 Vg=0时, T截止, 相当于开关断开 。
? 当 Vg=1时, T导通, 相当于开关合上 。
Vg
Vi
T
Cl
Vo
V o /
（
Vg -Vt
）
1
1
V i/
（
Vg -Vt
）
V o =Vg -Vt
2013-3-1 14
? Vi〈 Vg-Vt时：输入端处于开启状态，设初始时
Vo=0，则 Vi刚加上时，输出端也处于开启状态，
MOS管导通，沟道电流对负载电容 Cl充电，至
Vo=Vi。
? Vi≥ Vg-Vt时：输入沟道被夹断, 设初使 Vo
〈 Vg-Vt,则 Vi刚加上时, 输出端导通, 沟道电
流对 Cl充电, 随着 Vo的上升, 沟道电流逐渐减
小, 当 Vo=Vg-Vt时, 输出端也夹断, MOS管截
止, Vo保持 Vg-Vt不变 。
综上所述,
? Vi<Vg-Vt时, MOS管无损地传输信号
? Vi≥ Vg-Vt时, Vo=Vg-Vt信号传输有损失, 为不
使 Vo有损失需增大 Vg。
2013-3-1 15
（ 2） CMOS传输门
为了解决 NMOS管
在传输时的信号损失，
通常采用 CMOS传输门
作为开关使用。它是由
一个 N管和一个 P管构
成。工作时,NMOS管
的衬底接地,PMOS管
的衬底接电源，且
NMOS管栅压 Vgn与
PMOS管的栅压 Vgp极
性相反。
Vi Vo
Vdd
2013-3-1 16
? Vgp=1,Vgn=0时：双管截止, 相当于开关断开；
? Vgp=0,vgn=1时：双管有下列三种工作状态,
?Vi<Vgn+Vtn N管导通, Vi< Vgp+|Vtp| P管截止
Vi通过 n管对 Cl充电至,Vo=Vi
?Vi<Vgn+Vtn N管导通, Vi>Vgp+|Vtp| P管导通
Vi通过双管对 Cl充电至,Vo=Vi
?Vi> Vgn+Vtn N管截止, Vi> Vgp+|Vtp| P管导通
Vi通过 P管对 Cl充电至,Vo=Vi
?通过上述分析, CMOS传输门是较理想的开关, 它
可将信号无损地传输到输出端 。
2013-3-1 17
0 1 2 3 4 5 V i
Vo
5
4
3
2
1
双管通
N
管
通
P
管
通
? 传输门特性
2013-3-1 18
五、异或门与同或门
（ 1）异或门,
bababaX ????
a
b
Vdd
Vss
a
b
x
Vss
a
b
Vdd
a
b
?
a
?
b
?
a
?
b
2013-3-1 19
简化的电路,
T1,T2组成一个标准反相器,T3,T4组
成 CMOS传输门,T5,T6是一个特殊的
CMOS反相器。
B A
Vdd
T2
T1
T4
T3
T6
T5
X
B
B
2013-3-1 20
（ a）当 B=1时，传输门断开，特殊反相器工作,
（ b）当 B=0时，特殊反相器不工作，传输门把 A
送到 X,X=A
A B X 所以,
1 1 0
0 1 1
1 0 1
0 0 0
AX ?
BABABAX ????
B A
Vdd
T2
T1
T4
T3
T6
T5
X
B
B
2013-3-1 21
（ 2）同或门,
BABAABX ????
A
Vdd
B
X
T6
T2
T1
T 3 T 4
T7
T5
2013-3-1 22
T6,T7总是导通的,A B X
0 0 1
1 0 0
0 1 0
1 1 1
? A,B=0,0时,T1,T2,T3,T4关, T5通, Vdd通过 T7充
电, X=1；
? A,B=1,0时,T1,T3关, T2,T5通, T5通, T7,T5,T4
形成通路, X=0；
? A,B=0,1时,T1,T3通, T2,T4关, T5通, T7,T5,T3
形成通路, X=0；
? A,B=1,1时,T1,T2,T3,T4通, T5关, Vdd通过 T7充
电, X=1。
A
V dd
B
X
T6
T2
T1
T 3 T 4
T7
T5
2013-3-1 23
第三节 可编程逻辑阵列
PLA（ The Programmable Logic Array）
采用可编程阵列来实现组合逻辑功能
往往是经济的 。 因为一个 PLA结构中,
只包含实现指定逻辑功能所需的最小
项, 不包含所有可能的最小项 。 因此,
比用 ROM来实现同一功能紧凑得多 。
PLA设计方法,
（ 1） 把功能表转化成表达式, 并把原
表达式中的最小项归并简化 。
2013-3-1 24
功能表
A B C Z1 Z2 Z3 Z4
0 0 0
1 0 0
0 1 0
1 1 0
0 0 1
1 0 1
0 1 1
1 1 1
0
1
0
1
0
1
0
1
0
1
0
1
1
1
0
1
0
0
0
0
1
1
0
0
0
0
1
0
1
0
0
0
2013-3-1 25
A
BCCBCBCBA
A B CCBACABCBAZ
?
????
????
)(
1
CBAA
ABCCBACBACABCBAZ
??
?????2
CB
CBACBAZ
?
??3
CBACBAZ ??4
2013-3-1 26
（ 2）对上式各乘积项进行编号，形成“与”
阵列。
AAR ??1
CBCBR ???2
CBACBAR ????3
CBACBAR ????4
2013-3-1 27
（ 3）改写输出表达式，形成“或”阵列
RRZ 111 ??
RRRRZ 31312 ????
RRZ 223 ??
RRRRZ 43434 ????
2013-3-1 28
（ 4）画电路图
T
6
与 或
V
dd
Φ
1
T
1
T
2
T
3
A CB
T
5
T
4
T
7
Φ
2
Z
4Z
3Z
2
Z
1
R
4
R
3
R
2
R
1
2013-3-1 29
（ 5）设计版图
V
dd
Φ
1
Φ
2
V
dd
A CB Z
1
Z
2
Z
3
Z
4
V
ss
V
ss
V
ss
V
ss
V
ss
2013-3-1 30
第四节 触发器 （ Flip— Flop）
触发器用于寄存信息，它分为以下三大类,
（ 1） 静态触发器,信息寄存是依靠具有反相功
能的门电路的直流交叉偶合来实现。当时钟禁止
时，触发器的输出电平保持不变。
（ 2） 动态触发器,信息寄存是利用栅电容的电
荷存储来实现。当时钟禁止时，触发器输出逻辑
状态将被破坏。
（ 3） 准静态触发器,信息寄存主要依靠静态触
发器中的直流交叉偶合来实现，但有少部分时间
用了动态电路中栅电容的电荷存储效应来实现信
息保持。
2013-3-1 31
（ 1）静态触发器
V
dd
S R
CP
Q
n
Q
n
CP S R Q
n + 1
0 × × Q
n
1 0 0 Q
n
1 0 1 1 0
1 1 0 0 1
1 1 1 不定 不定
Q
n 1?
Q
n
Q
n
2013-3-1 32
（ 2）动态触发器,
V
dd
I
0
CP
D
Q
C
CP
D
Q
I
0
2013-3-1 33
V
dd
T
3
CP
D
Q
C1 C2T
1
T
2
CP
D
Q
2013-3-1 34
（ 3）准静态触发器,
V
dd
D
Q
Φ
1
T
1
Q
T
4
T
3
T
6
T
5
Φ
1
T
2
Φ
1
Φ
2
D
Q
采样
电荷
保持
偶合
保持
电荷
保持
2013-3-1 35
第五节 存储器 （ Memory）
存储器是用来存储信息的，它分为以下两大类,
（ 1）只读存储器 ROM：使用时只能读出信息。
? 掩膜 MROM：制造时写入信息。
? 可编程 PROM：使用前用户写入信息，写入
后不能改写。
? 可擦除 EPROM,EEPROM：使用前用户写
入信息，写入后能改写。
2013-3-1 36
（ 2）读写存储器 RAM：使用时可读写
信息。
? 动态随机存储器 DRAM：用管子少，
面积小，功耗低。信号需要再生。
? 静态随机存储器 SRAM：信号不需要
再生，抗干扰能力强。用管子多，面
积大，功耗大。
2013-3-1 37
（一）动态随机存储器 DRAM
最简单的 DRAM存储单元
是单管单元，它由一个晶
体管与一个和源极相连的
电容构成。
单元写入过程,
字线为高，数据线为低：写,1”
数据线为高：写,0”
单元读出过程,
字线为高，数据线预冲电至高,
Cs上有电荷：读出,1”
Cs上无电荷：读出,0”
字线 （选择线）
位线 （数据线）
T
C D
Cs
V dd
2013-3-1 38
? 特点,
（ 1）位线的寄生电容 CD较大,Cs/CD大约 1/10。
根据电荷守恒原理,
VD是很小的，数据线上读出要用灵敏放大器。
（ 2）读出是破坏性的，读出后要对单元进行再生。
（ 3）线路简单，单元占面积小，速度快。
C DC s
C s
V sV D
C sV sC DC sV D
?
?
??? )(
2013-3-1 39
? 单元结构
G
D S
P — Si
N
+
N
+
位线 字线 C s,接 V
dd
2013-3-1 40
（二）静态随机存储器 SRAM
V
dd
位线 位线
列选择线
T
5 T
6
字选择线
T
1
T
2
T
4
T
3
读放
T
8
T
7
2013-3-1 41
T1~T4 交叉耦合静态触发器：存储信息
T5~T6把触发器与字线、位线连接起来
字线不选中,T5,T6截止，存储单元处于保
持状态。
字线选中,T5,T6导通，如位线选中单元，
T7,T8导通，单元状态经过 T7,T8传至读出
放大器或写入信息经过 T7,T8,T5,T6进入
静态触发器。
2013-3-1 42
? 单元结构
位线
V
SS
位线
T
4
V
dd
T
3
T
5
T
6
T
2
T
1
字线
2013-3-1 43
（三）掩膜只读存储器 MROM
全固定式 ROM，把信息预先放到生产
过程中所使用的掩膜版中。这种存储
器的写入准确性和稳定性都很高，适
合与大批量生产。
MROM的存储单元由两种类型单元构成,
低开启电压的存储单元，存,1”
高开启电压的存储单元，存,0”
2013-3-1 44
? MROM的存储单元
W
0
W
1
W
2
W
3
V
GG
V
DD
0 321
字线
位线
厚栅管
薄栅管
2013-3-1 45
（四） EPROM
? EPROM是一种用紫外线或 X射线，可将
存储的信息一次全部擦除的 ROM。
? EPROM的单元是采用浮栅 MOS
（ FAMOS）管构成的。
N — Si
P
+
S （ 0V ） 浮栅 D （ - 30 V ）
P
+
PN 结反偏
V s s
2013-3-1 46
（五） EEPROM
? EEPROM是采用电将全部信息一次擦除
的 ROM。
? EEPROM的存储单元是由叠栅管组成的。
G
S D
P — Si
N
+
N
+
控制栅
浮栅
2013-3-1 47
S
G
D
上层 po ly
下层 po ly
薄氧层
N
+
埋层
G
S D
P — Si
N
+
N
+
控制栅
浮栅
