第一章 概 论
第一节 引 言
纵贯古今，在人类文明发展的历史长河中，科学技术在经济增长和社会进步中所起的巨大作用已成为人类社会的共识。18世纪中叶的工业革命将人类历史从农业时代带到了工业时代。近50年，由于电子工业的崛起，人类又开始向信息时代迈进。21世纪是信息化的世纪，现代经济是信息经济。目前，信息产业已经成为现代社会文明与进步的标志，成为本世纪以来发展得最迅速的产业，也成为衡量一个国家现代化水平的重要标准。人们的生产与社会活动每时每刻都在产生、交换、处理和利用“信息”。社会的总需求正推动着信息系统的集成与产业化。目前发达国家信息产业值已占国民经济总值的40%~60%，而微电子工业则是国民经济信息化的基石。微电子技术的发展给国民经济、社会进步和人民生活带来了划时代的变革。集成电路则是微电子技术的核心，集成电路产业的发展规模和科学技术水平已成为衡量一个国家综合国力的标志之一。如果以单位质量的“钢”对国民生产总值的贡献为1来计算，则小轿车为5，彩电为30，计算机为1000，而集成电路则高达2000。因此，有志自立于世界民族之林的国家都在倾力发展自己的集成电路产业，以期在21世纪的竟争中争得有利的地位。
信息系统的集成可分为三个层次：工程层次、电子系统层次和电路层次。工程层次，如国家信息高速公路等牵动着各种电子系统的开发。电子系统层次既为大型信息工程提供设备，又是电路制造商瞄准的主要市场。电路层次主要是微电子产品的开发。目前作为集成信息网络主要支柱的通信设备与计算机几乎占有了微电子产品70%的市场份额。各种生产、交换、传输、存储、处理和显示信息的电子系统中使用了大量的电子产品，而信息产业化的趋势正推动着电子产品的专用集成和系统集成。
自从1958年集成电路诞生以来，经历了小规模（SSI）、中规模（MSI）、大规模（LSI）的发展过程，目前已进入超大规模（VLSI）和甚大规模集成电路（ULSI）阶段，是一个“系统集成或片上系统（System On a Chip，简称SOC）”的时代。以目前最普遍的个人计算机处理器为例，第一代16位的8086芯片中，共容纳了约2.8万个晶体管，到了32位以上的586级计算机微处理器，如“奔腾”芯片内的晶体管数目则高达500万以上。目前商业化半导体芯片的线宽为0.18~0.25μm，今后发展的趋势是0.13μm甚至0.1μm以下，即集成电路已进入深亚微米工艺和超深亚微米工艺时代。集成电路技术迅速向着更高集成度、超小型化、高性能、高可靠性的方向发展。一个芯片上将可集成高达几亿到几十亿个晶体管。过去的40多年里集成电路的发展一直遵循着曾任美国Intel公司董事长摩尔在1965年4月发表的摩尔定律：即集成电路的集成度，每一年半增加一倍，预计今后15年内集成电路的发展仍服从这一定律。
美国半导体工业协会（SIA）在1997年将产业界、政府和大学中的技术带头人召集在一起制定了1997年美国半导体技术发展蓝图（NTRS），这次制定的发展蓝图与1992年、1994年版本考虑相同，以15年为限，这次的NTRS是600多位科学家和工程师两年辛勤工作的成果。下面的表1是发展蓝图的部分指标。
目前，市场的主流是256M和1G产品。而集成电路最小线宽批量生产的已达到0.18μm，研究成果已提高到0.13-0.1μm的水平，实验室已达到0.07-0.1μm水平，预计2003年0.13μm/0.1μm技术将在生产上广泛应用，到2010年将提高到0.1μm-0.07μm的水平。而晶片尺寸，目前硅生产线全面从200mm转向300mm技术，2005-2010年又将转向400mm技术。
表1 发展规划代次的指标
年代
1997
1999
2001
2003
2006
2009
2012
最小线宽
（μm）
0.25
0.18
0.15
0.13
0.10
0.07
0.05
DRAM
容量
256M
1G
未定
4G
16G
64G
256G
每片晶体管数
（M）
11
21
40
76
200
520
1400
芯片尺寸
（平方毫米）
300
340
385
430
520
620
720
频率
（兆赫）
750
1200
1400
1600
2000
2500
3000
金属化层层数
6
6-7
7
7
7-8
8-9
9
最低供电电压
（v）
1.8-2.5
11.5-1.8
1.2-1.5
1.2-1.5
0.9-1.2
0.6-0.9
0.5-0.6
最大晶圆直径
（mm）
200
300
300
300
300
450
450
目前，集成电路朝着两个方向发展：一是在发展微细加工技术的基础上，开发超高速、超高集成度的电路。二是迅速、全面地利用已达到的或已成熟的工艺技术、设计技术、封装技术、和测试技术等发展各种专用集成电路（ASIC）。从另一个角度来说，进入90年代以来，电子信息类产品的开发明显地出现了两个特点：一是开发产品的复杂程度加深，另一个是开发产品的上市时限紧迫。所谓开发产品的复杂性是指设计者往往要将更多的功能、更高的性能和更丰富的技术含量集成于所开发的电子系统中。也就是系统集成（System On a Chip 或Chip in System）。如图2所示即为一个System On a Chip的例子，它将数字电路、模拟电路、存储器、接口电路及输入输出设备全部集成在一个芯片上。
图2 System on a Chip
又例如，如图3所示是一种多媒体计算机工作站系统集成，它已经将up core 、memory、I/O、MPEG core和生成MCU（微控制单元）的可编程部分集成在一个单元中。
up core
SDAM
ROM
data
cache
serial
interface
MPEG core
propritary
logic
图3 多媒体工作站系统集成芯片
所谓产品开发的时限是指在产品的市场寿命期间应让产品早日上市（time to marker)。从市场的角度希望产品开发者能预见到市场对产品的需求，开发应市的产品应该做到无延误地投放市场。
如图4中三角形面积是产品的市场效益，如果因某种因素引起开发的产品上市延误，延误后的市场效益用带阴影的三角形面积表示，这两者之间的差即产品延迟投放市场的延误损失。假若以两年为一个市场周期（上市与下市）则市场周期为2w，延误一个月的损失率为24%，若因开发推迟了产品应市一年，则延误损失将是其收益的2倍，那麽这种产品开发的价值就不大了。
图4 市场窗口
此外，每种产品都有其市场寿命问题，即它会被新产品所代替而卖不出去。表2列出存储器与CPU的市场寿命。每6年存储器集成度改善12倍，CPU提高8倍。随着信息集成时代的到来，一种芯片的开发将集成一个电子系统。这会速市场竟争并迫使系统厂家更快地将产品更新换代，进而他们加强将发明与专利向市场转化的力度与增加产品的技术含量。
表2 产品市场寿命
存储器
CPU
年 份
集成度/B
年 份
产 品
字长/b
集成度/只晶体管
1970
1K
1970
4044
4
n×103
1982
256K
1982
68000
16
6.8×104
1994
16M
1994
pentium
32
3.1×106
2000
256M
2000
p7
64
1.0×107
我国由于基础工业比较落后，集成电路产生的自身基础亦比较薄弱，又受到国外设备上、技术上的种种限制，其总体水平较国际先进水平相差较大。我国自1956年研制出第一个锗晶体管，1965年制成了第一片集成电路至今，经过30多年的不懈努力，已具备了一定的生产规模和发展基地。目前我国的半导体集成电路生产分为三大类：
第一类是企业：如上海华虹NEC（HHNEC）。 第二类是科研：如清华大学微电子所、中科院微电子研究中心。第三类是军工：西安771所、蚌埠214所。
从生产能力方面，我国93年生产的集成电路为1.78亿块，占世界总产量的0.4%，相当于美国1969年的水平，日本1971年的水平。96年为7.09亿块，97年为9.4亿块。而1996年国内集成电路市场总用量为67.8亿块。总之，我国集成电路产业的总体发展水平还很低，与国外相比大约落后15年。我们还缺少自主的知识产权和自己的产品品牌，高档产品仍处于样品阶段。存在着体制与机制的不相适应，科研与生产脱节、生产与应用脱节等问题。因此，我们必须抓住机遇，及时采取措施，摆脱集成电路产业的落后局面。
由于集成电路制造业的飞速发展，向集成电路设计提出了巨大的挑战。如果设计要适应工艺的发展，就要有相应的增长速度。下面介绍集成电路设计的发展情况。
集成电路产业是以市场、设计、制造、应用为主要环节的系统工程。设计是连接市场和制造之间的桥梁，是集成电路产品开发的入口。成功的产品源于成功的设计，成功的设计取决于优秀的设计工具。集成电路计算机辅助设计（IC CAD）的出现，使集成电路设计向着更广（产品种类越来越多）、更快（设计周期越来越短）、更准（一次成功率越来越高）、更精（设计尺寸越来越小）、更强（工艺适应性和设计自动化程度越来越强）的方向发展。方兴未艾的各种设计公司，从垂直集成的产业架构中脱颖而出，呈现一派勃勃生机，并由此形成了设计、制造相对独立、相互支撑的局面。
IC CAD工具的第三代称为EDA（electronics design automation）系统或ESDA（electronics system design automation）系统。EDA是电子产品辅助设计的有力工具，也是不可缺少的。1995年世界电子信息类产品的市场额度达到8000亿美元，作为电子信息类产品的微电子产品的市场份额为1600亿美元，而EDA产品的市场份额仅为16亿美元。它们产生了如图5所示的倒三角分布。这种分布说明什麽？它表明仅占市场份额0.2%的EDA产品却支撑着8000亿美元信息产业的电子设计与制造。可以说，尽管EDA的份额小，但它起着一种千斤顶的支撑作用。
图5 信息产业市场中的EDA
在集成电路产业发展初期，集成电路设计附属于半导体工业加工。集成电路设计的内容包括电路模拟和版图的设计验证，使用的工具是SPICE和第一代IC CAD系统。第一代的IC CAD系统为IC设计师提供方便的版图编辑、设计验证和数据转换等功能。
70年代初期MOS工艺的发展迅速，一跃成为制做IC的主体工艺。1980年美国加州理工学院的Mead & Conway出版了《Introduction to VLSI System》。这部著作对IC设计业的形成和发展起过重要的作用，它不仅为大量培养IC设计人才提供了材料，也不仅提出了棍图、符号法等IC设计方法，更主要的是提出了以λ设计规则和scaling规则为主要内容的IC设计与工艺制作相对独立的思想。与此同时，70年代末，80年代初，美国国家安全局（NSA）做了大量的工作对MOS工艺制定了统一的标准，这不仅为IC设计师提供了规范的设计规则，更重要的是为独立于工艺加工而做IC设计提供了工艺支持。还是这一时期，IC CAD技术进入了第二代，为设计师提供了方便的原理图编辑、仿真和物理版图的布图、验证功能。第二代IC CAD系统完全替代了第一代系统。第一代系统虽然已经退去，但它创立的GDS2版图数据格式仍然为今人所采用。第二代IC CAD工具和系统为IC设计与整机设计、IC设计与工艺加工建立联系提供了手段和条件。
到80年代中期，IC设计 业已经形成。随着IC工艺加工精度的提高： 3μm、2μm、1.5μm、1.2μm、0.8μm……；硅片尺寸的加大：3英寸、4英寸、5英寸、6英寸、8英寸……。IC的工艺设备费变得十分昂贵，而且更新换代极快，这就进一步加快了IC工艺制作和IC品种开发的分工。使得一批有资金、有经验的半导体工业加工公司集中力量建立高水平的工艺设备，并饱满运行，达到投大资，赚大钱的目的。这样的工艺加工公司除了有自己固定的通用IC，例如存储器，CPU等的生产任务外，更重视承担IC设计公司的加工任务，因为这一部分加工有更大营业收入。他们对IC设计公司实行类似于铸造车间――Foundry的加工服务，称为Si—Foundry。同时，一批IC公司，他们没有雄厚的资金，但有设计开发能力和市场开拓能力，他们便集中力量做好产品开发，以Foundry为工艺依托，培育并占领一切可以占领的市场。由于一个Foundry的加工能力可以支持几十家，甚至更多的IC设计公司。又因为相对Foundry而言，设计公司的设备投资要小得多，所以这种“无工艺加工”的IC设计业便迅速发展起来。1994年始见用“Fabless”描述这种经营模式。另一种没有自己产品的设计公司称为“Design House”。
IC设计公司能否使有市场前景的产品占领市场，关键在于“时间”，是一个“快”字。为此，专家学者在ASIC设计方法学方面做了大量的研究，提出了许多高效的设计方法。其中最令IC设计师向往的是硅编译（silicon compiler）。设计师写完电路描述，机器便自动地完成全套设计，送去制版、流片。尽管这个全自动的设计过程到目前为止尚未实现，但它给IC设计师、CAD工程师的启发是深刻的。
在诸多的设计方法中，门阵列（gate array）当居首位，在IC发展过程中，特别是对ASIC的发展起到了重要作用，创出了“半定制”模式，一定意义上说IC CAD是为门阵列才开发第二代的系统。其后扩展到用于标准单元(standard—cell)和积木块(Building Block Layout)的系统。电子整机厂家也因为有了门阵列才能直接介入ASIC的设计。虽然门阵列有其固有的缺点，例如含有冗余单元，芯片利用率低等。但这样快的交货速度足以抵掉这些缺点，因此门阵列至今保持活力。仍是IC设计公司用以占领市场的主要手段。门阵列自身也在不断地改进，由阵列到门海（sea of gate—SOG）提高了布线的灵活性。近年来，又提出了单元阵列(cell based array—CBA)的设计方法，吸收了标准单元的优点，提高了芯片利用率。
值得说明的一点是近几年出现的现场可编程门阵列(FPGA)是一种快速设计集成电路的方法，它与门阵列有着本质的不同，它为系统设计师提供了几乎是零风险的硬件仿真手段。门阵列在生产线上实现，FPGA在实验室里实现。但由于单件成本很高，FPGA一般只用作小批量的产品原型，一旦发现市场前景，仍需走门阵列的路。
IC设计公司的赢利主要在两个阶段，第一阶段是抢占市场阶段。产品领先，可以取得适当高的收益。同时，需要尽快转入第二阶段：实现产品最大成品率，进一步降低单件成本，取得产品批量上市的收益。实现最大成品率，一定意义上说，难度很大。它要使设计达到“四最”：面积最小、容差最大、速度最快、功耗最低。只有这样才能在电路的性能价格比方面高出一筹，取得京争的胜利。在实现产品的最大成品率设计阶段，通常是以系统模块为基础。这些模块不再用自动综合生成，而是由有经验的设计师按“全定制”的设计模式从晶体管级精雕细刻而成，再经过工艺流片的实测确认之后才算完成设计。显然，这样的模块是宝贵的，其中不少可能具有知识产权（Intellectual Property，简称IP）价值。不但可以供本公司再利用，还可以有偿提供给别家使用。用“四最”模块构成的电路才有可能达到“四最”，送Foundry加工才有可能得到最大成品率。“以门阵列开路，以全定制铺开”是IC设计公司的生财之道。
目前，第三代IC CAD工具――EDA工具的开发正在紧锣密鼓地进行。由于集成电路的工艺水平已经进入深亚微米（<0.6微米），在微米工艺下可以使用的、能使设计可一次通过的比较简单的设计方法，在深亚微米工艺下已经不适用了。如串扰和噪声已成为产品成败的关键，在物理级设计时就要用电磁场理论来分析三维情况下的电磁干扰。此外，在深亚微米布线中主要考虑的是互连线的延迟，在0.8微米时，互连线延迟已占总延迟的70％。因而计算工作量要比微米及亚微米增大。设计工具改进所增加的设计能力必须超过工艺增长速度，才能适应工艺的快速发展。遗憾的是设计工具改进远不能适应工艺的发展，二者之间产生了巨大的缺口。随着工艺的发展，这个缺口有继续增大的趋势。
EDA厂商十分关注深亚微米设计，一些公司正在独立或联合提出解决方案。据测算1998年的设计工具市场达到29.6亿美元，比1997年增长了3％，而工具的维修和服务达到20亿美元，比1997年增长了19％。目前，世界上最大的几家EDA厂商要数Avant、Synopsys、Cadence、Mentor，他们都有各自有特色的EDA工具，也都在不断地研究、开发和推出新的工具。因此，需要大量的EDA开发人才和设计人才。从发展来看，今后两年设计复杂度将增加三倍。1997年，有50～60％的设计是针对0.5微米或以上线宽的，而1998年和1999年这个百分比降到12～15％，而70％的设计将针对0.25微米工艺。2001年的设计是针对0.25微米/0.18微米工艺。2002设计业面临的关键性技术是：
1、软、硬件核（IP core）的复用技术；
2、功率、噪声和电迁移的分析工具；
3、深亚微米的设计规则工具；
4、针对百万门芯片设计的阻、容、感提取工具；
5、复杂芯片的物理验证；
6、系统级的宏库和核；
7、确认和测试工具；
8、形式验证工具；
等等。2002年，EDA业面对市场，关心的是如何做好基础技术的变化，关心对新的设计工具的投资，为下一代技术飞跃作准备。
我国的IC设计情况，在70年代中后期，我国开始研究简单的IC CAD工具，如版图编辑、工艺模拟、器件模拟、电路分析等等。在这之前的IC设计基本上是采用手工设计。到“七五”期间，这一领域的研究有了很大的发展。国内有几十家包括大学和研究所在内的研究单位都在从事这方面的研究工作。更值得一提的是，作为国家“七五”科技攻关项目，国家投入了大量的资金，将全国各地的IC CAD专家、学术骨干集中到北京组成了一个封闭式的IC CAD开发组，聘请了美国的博士作为总设计师，进行了为期两年多的IC CAD系统研制和开发工作，完成了一个IC设计系统，名为PANDA系统。PANDA系统是一个功能很多的IC CAD设计系统。它不仅包含了灵活的版图编辑器，逻辑图输入及编辑器，而且还有BBL的自动布图工具，版图参数提取及验证系统，电路分析工具以及核心数据库管理系统。
在“八五”期间，国家又投入资金将PANDA系统进行使用化和商品化，同时根据当时IC发展的需要，对PANDA系统进行功能的更新和完善。这些任务是由全国几十家IC CAD研究单位分别承担的。最后将成果集中到BIDC进行系统集成。可以说“七五”、“八五”是我国IC CAD研究的高潮时期。
在“九五”期间，国家同样对该领域投入了一定的资金，由CIDC作为组织单位进行项目协调和组织。主要研究适合先进工艺的集成电路设计工具。
目前，我国IC CAD的研究与开发工作仍在进行。尽管我们在理论上、在某些领域的算法研究水平并不低与国外。但是，很难从整体上赶上和超过国际先进水平。原因是我们没有大量的市场需求，没有资金雄厚的大公司作后盾，没有大批的研究人员去从事这方面的研究工作。随着加入WTO，我们更应该发展有自己知识产权的EDA工具。
VLSI设计过程简介
VLSI从设计到制造，需要经过若干步骤，为了使大家有一个总体的了解，我们简要将其概括如下：
集成电路的生产过程可以分为两大步骤：设计和制造。在一节我们主要介绍一下设计过程，在稍后的章节中我们介绍制造过程。
VLSI的设计过程一般是从系统需求开始的。VLSI用户或整机厂的用户，他们需要某种功能的集成电路用于某种电子产品中或家用电器中。那麽，他们应该出一个系统规范化说明。
1、系统规范化说明（System Specification）
包括系统功能、性能、物理尺寸、设计模式、制造工艺、设计周期、设计费用等等。
2、功能设计（Function Design）
根据系统设计要求和特点，接下来由集成电路设计人员将系统功能具体化。主要是将系统功能的实现方案设计出来。通常是给出系统的时序图及各子模块之间的数据流图。
图6 VLSI设计流程
对于一个复杂系统的简化办法最好就是将其划分成子系统，然后分而治之。有了这些系
统设计信息就可以利用仿真模拟的方法改进整个系统设计，使之达到最优，并可以简化后续的设计步骤。
3、逻辑设计（Logic Design）
这一步是将系统功能结构化。在系统功能设计的基础上，需要将各子系统模块加以结构化、实体化，选择合适的逻辑部件来实现系统功能。通常以文本、原理图、逻辑图表示设计结果，有时也采用布尔表达式来表示设计结果。对于一个设计得到的逻辑结构需要反复进行模拟验证，彬进行设计优化或称逻辑最小化。
4、电路设计（Circuit Design）
电路设计是将逻辑设计表达式转换成电路实现。在这一步设计中要考虑电路的速度、功耗、噪声等，以满足系统性能的要求。要做到这些，同样也需要对设计结果进行电路分析以及设计优化。
5、物理设计（Physical Design or Layout Design）
物理设计或称版图设计是VLSI设计中最费时的一步。它要将电路设计中的每一个元器件包括晶体管、电阻、电容、电感等以及它们之间的连线转换成集成电路制造所需要的版图信息，而这些版图信息是以带有层次的几何图形表示的。对于上亿个元件及它们的互连用几何图形表示，其数据量之大、问题之复杂是人工所不能解决的，必须依靠计算机进行辅助设计。
6、设计验证（Design Verification）
在版图设计完成以后，非常重要的一步工作是版图验证。对于版图上的几何图形，我们如何知道它们的电流有多大；电阻、电容、电感有多少；特别是寄生参数的大小，这在电路设计阶段是无法得知的。因此，需要对版图进行参数提取。包括提取电路连接关系、寄生电阻、寄生电容、寄生电感，然后进行各种模拟验证，以确保该设计的正确性。这一部分主要包括：设计规则检查（DRC）、版图的电路提取（NE）、电学规检查（ERC）和寄生参数提取（PE）。
经过验证的版图可以提交给集成电路制造厂进行制版、生产。到此为止，集成电路的设计可以完成。
第三节 VLSI设计中的问题
在VLSI设计中，有几方面的问题，需要大家了解：
一、成本问题
VLSI的成本包括：设计费用、制造费用及此过程中工程师的工资。开发设计费用一般以人年计算。即开发过程中的人数与时间的乘积。
设计时间在设计成本中占主要地位，它不仅影响产品最终的成本，而且受市场竞争的制约。一般来讲，对于市场需求量大、通用性强的电路，可用全定制设计方式设计，以减小芯片面积、提高电路性能。这种设计方式的缺点是费时。而对于批量不大的专用电路路，可采用半定制的设计方式，以缩短设计时间、减小设计费用。这种设计方式的缺点是芯片面积的利用率低。
二、设计正确性要求
设计的正确性是IC设计中最基本的要求。IC设计一旦完成并送交制造厂生产后，再发现有错误，就需要重新来过。重新制版、重新流片。这会造成巨大的损失。由于VLSI集成度越来越高、电路实现的功能越来越复杂，加上由于工艺的提高，出现了许多新的问题。如电路的延迟、噪声、串扰、功耗、时钟偏移多大等问题，使设计难度越来越大。设计中发现和修改错误都变得相当困难。因此，要保证100％的设计正确性并非易事。
三、设计过程集成化
计算机在集成电路设计中的作用是不可取代的。如果说集成电路在最初发展阶段可以用手工进行设计的话。那麽，如今集成电路设计离开计算机进行辅助设计是无法实现的。
在VLSI电路设计中，所有的设计工作在制造出电路之前只能通过人的大脑去思考、分析，借助于计算机工具验证、分析和辅助设计。由于IC设计这一独特的限制，就需要有功能更强、性能更好的EDA设计工具将整个集成电路设计过程统一考虑，前后呼应，从全局的观点使系统设计达到最优。
目前，实际上计算机辅助设计软件及工具几乎渗透了VLSI设计的各个步骤中：工艺模拟、器件模拟、电路分析、逻辑验证、版图验证及参数提取、布图工具、综合工具、计算机辅助设计、封装工具......。
四、VLSI设计的可测试性问题
测试在VLSI设计中是一个十分重要的课题。测试的意义在于检查电路是否能按设计要求正常工作。随着VLSI功能的日趋复杂，测试费用所占的比例明显增大，虽然芯片测试是在VLSI生产过程当中进行的，但是为了减小测试所需要的资源，往往在电路设计阶段就要考虑其可测试性的问题，增强测试的简易性。具体做法是在已有的逻辑设计基础上添加一些专门用于测试的辅助电路。
第四节 VLSI的设计方法
VLSI设计中覆盖了电路与系统、微电子学、计算机等多个专业，是一个十分复杂的过程。VLSI设计方法学可以简化设计工作的复杂性。由于VLSI设计的复杂性和设计正确性的要求，决定了VLSI设计工作必须借助与CAD工具进行。而设计方法学旨在人工干预设计与CAD工具之间的交互过程中取得尽可能高的设计效率。
一、VLSI设计的一般形式
层次式设计是VLSI设计中最广泛使用的方法，它可以简化VLSI设计的复杂性。层次式设计方法分为自顶向下和自底向上两种方法。P5，图1.4给出了这两种层次设计的示意图。
从图1.4可以看出，通常的设计是采用自顶向下的设计过程。即从一个行为概念开始，逐级建立起越来越具体的层次结构，直至得到一个能够直接变换到电路实体的充分低的设计级。
层次设计将设计目标划分为不同层次的级别，而针对设计对象的不同，又可以划分为几个不同的设计区域。这里设计域的划分是针对不同的设计描述方式而确定的，它是具有相当抽象的设计表示方法。
从图1.4中，我们看到整个层次化设计分为三个域：行为域、结构域和几何域。
行为域设计主要考虑集成系统所要完成什麽样的功能。设计中不考虑具体用什麽方式来实现这一功能。行为域设计中电路的具体要求（如功能、速度、功耗等）可以表示为设计的约束条件。
结构域设计的目的是完成电路的具体结构，即确定完成各功能的具体电路形式。
几何域是将电路转换成物理的额版图，即用于进行VLSI生产制造所用的掩膜数据。
二、IC层次式设计方法
下面我们以自顶向下的设计方法为例，说明IC的层次式设计方法。对于一个复杂的数字IC来说，可以将其设计分为下面六步完成：
1、行为级（系统设计说明）：主要解决要做什麽的问题。需要给出具体的要求，如速度、功耗、可靠性、采用的工艺、开发费用、开发周期等等，作为设计过程的约束条件。要给出这些条件并比容易，需要进行大量的市场调研。
2、功能级：将系统功能说明转化为子系统或模块的集合。子系统之间通过数据流和控制流相互连接。由于系统规模及制造工艺等多种原因的限制，一个电子系统往往不能用一个芯片来实现，需要做成几个芯片，或用MCM来实现。那麽，这种划分就显得尤为重要。如何能够使得这种划分取得最优结果，这与多种因素有关。往往只能采用折衷方案。
3、寄存器传输级：将子系统或模块转换成其功能所采用的实际硬件。如寄存器、组合逻辑、多路转换器等等。
4、门级：将寄存器、逻辑功能块等转换成只包含基本门与触发器的电路，并进行模拟及优化。
5、电路级：将门、触发器转换成晶体管、电阻、电容等基本元件及连线，同时考虑电学及电路性能，并进行电路分析。
6、版图级（物理级）：将晶体管、电阻、电容及连线转换成几何图形，即物理版图。并进行电路参数提取及验证。
从上面的流六个设计步骤中，我们看到这种自顶向下的设计方法是一种逐步细化的过程。它的优点是将一个复杂的设计问题简单化，分而治之。而且具有全局性，从整体设计上把握最优。但它也存在一定的问题，由于在上层设计时，并不了解底层的实际情况。因此，当完成某一层设计后，就给下一层设计提出了约束条件，即必须按照这些条件进行设计才能保证系统最优。因此，就会给下一层设计带来一定的限制，不能发挥其优势，甚至有时这种约束条件是无法实现的。同样，自底向上的设计方法也同样存在没有全局观点等问题。因此，目前的IC设计方法往往采用的是自顶向下和自底向上相结合的方法。
参考书上例1.2—1，1.2—2。
三、VLSI设计描述
按照层次化的设计方法，VLSI的设计在每一层次上都需要有一套具体的描述方法，来表示设计的结果。而每一设计层根据要表示问题的侧重面不同可以有几套不同的表示方法。我们前面谈到，每个设计层上都有三个域，相应地就有三种描述方法。即：行为描述、结构描述和几何描述。为了使用计算机进行辅助设计，还需要有专门用于计算机辅助设计的描述方法。下面给出了不同设计层次的不同描述方法：
表3 不同设计层次的不同描述方法
设计级别
行为描述
结构描述
几何描述
计算机描述
功能级
算法流程图
方块图
VHDL
寄存器
传输级
有限状态机
状态图
方框图
VHDL
门 级
卡诺图
布尔方程
逻辑图
VHDL
逻辑模拟
晶体管级
网络方程
电路图
YAL、SPICE
DEF/LEF
版图级
电子、空穴等传输方程
设计规则、工艺要求
版 图
CIF、EDIF、GDS2
1、行为描述：行为描述的基本特征是将芯片的外部表象和内部的具体实现分隔开来。即以黑盒子表示其功能，而不管黑盒内部是怎样实现的。在功能描述中，设计者着眼点放在芯片做什麽？而不管怎样做。
2、结构描述：结构描述指定为完成某种特定功能时各个元件之间是如何连接的。或者说是一个功能描述向一组元件及其互连上的映射。
3、几何描述：几何描述也称为物理描述。它是设计的最后阶段，当一个结构确定下来之后就要将其转换成物理的布图，这种描述是用某种物理规范来定义如何来构造具体的元件。更具体地说，就是版图信息描述。它是集成电路设计到制造的一个桥梁。
4、计算机描述语言：对于不同的设计层次，都需要用计算机来进行辅助设计。因此，需要有一套计算机能处理的语言来描述设计结果和设计要求。
VHDL是目前应用最多的一种标准硬件描述语言，即：Very High-speed Intergrated Circuit Hardware Descirption Language的缩写。它广泛地用于描述：功能级、寄存器传输级和门级。该语言在(数字系统设计自动化(课中有详细介绍，本课不再介绍其内容。
SPICE是一种用于电路分析的软件工具，它本身规定了一套电路描述方法。我们本课的上机实习将要用到这一软件工具，因此，后面我们将具体介绍这种描述语言。
DEF/LEF及YAL都是专门用于布图设计的电路描述语言，它用来描述电路网表作为布图软件工具的输入，该工具将电路转换成物理版图。这部分在研究生课程(VLSI布图理论(中有介绍，本科不作介绍。
CIF是一种几何描述语言，它用来描述物理版图，该语言是工业界的标准格式，它与另外的两种版图描述语言GDS2、EDIF之间可以相互转换。我们上机实习的内容中涉及到这一语言，因此，我们后面将做具体介绍。
第二章 集成电路工艺基础
第一节 引言
集成电路的制造需要非常复杂的技术，它主要由半导体物理与器件专业负责研究。VLSI设计者可以不去深入研究，但是作为从事系统设计的工程师，有必要了解芯片设计中的工艺基础知识，才能根据工艺技术的特点优化电路设计方案。对于电路和系统设计者来说，更多关注的是工艺制造的能力，而不是工艺的具体实施过程。
近年来，随着深亚微米工艺的出现，硅工艺技术将引发一场TCAD到ECAD的革命。大家知道，片上系统（system on chip）今天已从概念成为现实。然而，在一个芯片上要嵌入多种功能并非易事。如一个集成了微处理器、存储器、数字信号处理和输入/输出的芯片要求各项功能的最优化。通常，每项功能只有通过设计折衷协调。先进产品开发的主要障碍之一是从设计到最终产品所需要的时间。而在工艺开发中，SOC（system on chip）的集成度又将带来新的技术问题。一个典型的包含新技术的工艺需要一到两年的时间完成开发。因此，一个大型工艺开发周期将延迟spice模型的交付。而这些是集成电路设计中所必须的。分别用于电路设计和工艺开发的ECAD（电子CAD）和TCAD（工艺CAD）能够帮助解决这些主要的技术障碍。然而，加速SOC产品推出，市场要求ECAD和TCAD工具的紧密集成。目前，正在开发新一代的额设计工具，用于连接ECAD和TCAD的软件，它可使芯片工艺开发和生产信息直接嵌入电路设计工具。这使得制造商缩短了设计周期，并生产出高附加值的优质产品。由此看来，以前设计设计与制造、工艺截然分开的设计模式将要被打破。这给IC设计者提出了更高的要求，也面临这新的挑战：设计者不仅要懂系统、电路，也要懂工艺、制造。
下面我们首先对用于制造集成电路的主要材料硅的性质做一简单介绍。
半导体材料：硅
大家知道，硅是一种半导体材料，它的主要性质如下：
电阻率：
从电阻率上分，固体分为三大类。在室温下：
金属： ρ<10 Ω·cm
半导体：ρ=10 Ω·cm~10 Ω·cm
绝缘体：ρ>10 Ω·cm
2．导电能力随温度上升而迅速增加
一般金属的导电能力随温度上升而下降，且变化不明显。但硅的导电能力随温度上升而增加，且变化非常明显。举个例子：
Cu：30(C ~100(C (增加不到一半（正温度系数）
Si：30(C ~ 20(C (增加一倍 （负温度系数）
3．半导体的导电能力随所含的微量杂质而发生显著变化
一般材料纯度在99.9％已认为很高了，有0.1％的杂质不会影响物质的性质。而半导体材料不同，纯净的硅在室温下(＝21400Ω·cm
如果在硅中掺入杂质磷原子，使硅的纯度仍保持为99.9999％。则其电阻率变为(＝0.2Ω·cm。因此，可利用这一性质通过掺杂质的多少来控制硅的导电能力。
4．半导体的导电能力随光照而发生显著变化
5．半导体的导电能力随外加电场、磁场的作用而发生变化
6．P型和N型半导体
大家知道，硅元素位于化学元素周期表中的Ⅳ族，它是一种公家晶体。由于它的晶体结构决定了半导体中有两种载流子：带负电荷的电子和带正电荷的空穴。通常正、负电子和空穴是处于平衡状态，我们把没有参入杂质时的纯净硅称为本征半导体。本征半导体中载流子的浓度在室温下：T＝300K
显电中性。当硅中参入Ⅴ族元素P时，由于硅的最外层有四个电子，而磷的最外层有五个电子。要达到八个电子的稳定结构，就会有剩余的电子出现。因此，硅中多数载流子为电子，这种半导体称为N型半导体。
相反，当硅中掺入Ⅲ族元素B时，由于B的外层有3个电子，因此，有多余的空穴出现，硅中多数载流子为空穴，这种半导体称为P型半导体。
但无论N型还是P型半导体，虽然它们当中的载流子数目增加，但宏观上它们都受到原子核的束缚，而做杂乱无章的运动，整个半导体仍然是呈电中性的。只有在外加电场的作用下，载流子获得能量，挣脱原子核的束缚，产生跃迁，载流子才能做定向运动，从而产生电流。
用来做集成电路的材料除了硅以外，还有Ge及Ⅲ、Ⅴ族化合物GaAs。目前，新的工艺中，可以在绝缘衬底上制作集成电路。如蓝宝石衬底。可以大大提高防辐射能力。
集成电路制造工艺简介
集成电路的种类很多，制造工艺也各有不同，我们这里以最常用的CMOS电路的制造工艺为例，简单介绍一下集成电路的制造过程及主要工艺。
氧化工艺
一个晶体管级CMOS电路中，主要元件是；PMOS,NMOS,R,C,L及连线。那麽如何在Si材料上实现这些器件及连线呢？这正是集成电路制造所要完成的工作。这些元件中最复杂的结构应该是晶体管。对于晶体管我们通常称之为MOS管。实际上它是：Metal Oxide Semiconductor Silicon的缩写。更具体地说，它是MOS管的只要构成。它有三种主要材料：金属、二氧化硅及硅片。硅片是用来制造集成电路的主要材料。在一个硅片上如何来制作二氧化硅呢？这正是氧化工艺的作用。
二氧化硅俗称石英玻璃，它是一种很好的绝缘体材料。氧化工艺过程是在氧化炉中进行的。将硅片放入高温氧化炉内，硅片表面在高温下，在氧气或水的环境中直接氧化，形成一层二氧化硅薄膜，其膜的厚度可以通过氧化温度和时间来控制。
早期的氧化炉是首先将硅片排列在碳硅石英舟上，然后人工用钩子通过滑道将石英舟推入炉膛。石英舟在滑道上来回滑动时会产生微小颗粒，影响氧化膜的质量。后来发展成用悬挂式，减小了石英舟与滑道的摩擦。
有更先进的竖式氧化炉，它通过自动的吊勾将硅片放入炉膛，而没有任何的接触，彻底消除了由于摩擦而产生的小颗粒造成的沾污。
掺杂工艺
大家知道一个MOS晶体管需要有三个区：g , d , s 。要形成 s, d区就需要在衬底材料上掺入五价磷或三价硼，以改变半导体材料的电性能，并通过控制掺杂浓度和深度，使掺杂区域s、d区有理想的导电性能。掺杂过程是由硅的表面向体内作用的。目前，有两种掺杂方式：扩散和离子注入。
1．扩散：扩散炉与氧化炉基本相同，只是将要掺入的杂质如P或B的源放入炉管内。扩散分为两步：
STEP1 预淀积：将浓度很高的一种杂质元素P或B淀积在硅片表面。
STEP2 推进：在高温、高压下，使硅片表面的杂质扩散到硅片内部。
实验分析表明：P的浓度分布可由下式表示：
其中，：预淀积后硅片表面浅层的P原子浓度：
D：P的扩散系数，D随温度变化很大
t：扩散时间
x：扩散深度
只要控制、T、t三个因素就可以决定扩散深度及浓度。
2．离子注入
扩散工艺适合于高浓度的深层掺杂，对于浅层的低浓度掺杂很难控制。而且扩散是各向同性的，它在向深度方向扩散的同时也向横向扩散。为了能精确控制某些掺杂区域的浓度及深度，通常采用离子注入的方式。
离子注入是在真空室内将杂质如硼离子加速E=60Kev的能量后,轰击硅片表面，硼离子和硅原子碰撞，逐渐失去能量，最后停留在硅内部的某些位置上。轰击之后，再将硅片放在1000°C左右的炉内进行退火，以便恢复硅片的晶体结构，使硼原子取代硅原子都能位于晶格点上，减小晶体内部应力。离子注入的杂质浓度分布可以近似看成是正态分布：
其中：
离子注入的分布有以下两个特点：
1．离子注入的分布曲线形状（R，б），只与离子的初始能量E有关，并杂质浓度最大的地方不是在硅的表面，X＝0处，而是在X＝R处。
2．离子注入最大值Nmax与注入剂量NT有关。
而E与NT都是我以控制的参数。因此，离子注入方法可以精确地控制掺杂区域的浓度及深度。
三．淀积工艺
淀积工艺主要用于在硅片表面上淀积一层材料，如金属铝、多晶硅及磷硅玻璃PSG等，至于这些材料的作用，我们后面再一一介绍。
1．金属化工艺
淀积铝也称为金属化工艺，它是在真空设备中进行的。在靶上放有金属铝，然后用离子束去轰击靶，使铝脱离靶而淀积在硅片的表面，形成一层铝膜。
2．淀积多晶硅
淀积多晶硅一般采用化学汽相淀积（LPCVD）的方法。利用化学反应来生长多晶硅薄膜。
适当控制压力、温度并引入反应的蒸汽，经过足够长的时间，便可在硅表面淀积一层高纯度的多晶硅。
淀积PGS与淀积多晶硅相似，只是用不同的化学反应过程，这里不一一介绍了。
四、钝化工艺
在硅片上的集成电路制作好以后，为了防治外部杂质，如潮气、腐蚀性气体、灰尘侵入硅片，通常在硅片表面加上一层保护膜，成为钝化。目前，广泛采用的做保护膜，其加工过程是在450°C以下的低温中，用SiN4和NH3的混合气体，利用高频放电，使气体分解，从而形成氮化硅而落在硅片上。
五、光刻工艺
上面介绍的所有工艺有一个共同的特点，就是无选择性，它们只对整个硅片进行作用。而在实际的集成电路加工过程中，我们需要对硅片上的某些区域进行加工。如源、漏区掺杂过程中我们希望只在硅片的源区和漏区进行掺杂，以形成晶体管的源极和漏极。为此，需要在整个硅片上进行开窗，光刻工艺正是完成这种开窗工作的。
简单地说，光刻工艺很象印刷电路板的加工过程。加工印刷电路板时，先在镀铜板上涂上一层感光胶，用事先准备好的电路图照相底版进行曝光，使感光胶曝过光的区域在洗印时溶解掉，没曝过光的区域上的感光胶保存下来，完成开窗。然后，将镀铜板放入腐蚀液中腐蚀铜。这样，没有感光胶保护的铜就被腐蚀掉，而有感光胶保护的铜保存下来作为电路连线，最后将板上的感光胶全部去掉。
在集成电路的光刻工艺中，也要用到感光胶，称为光刻胶。同时也有一套事先准备好的照相底版，成为掩膜版。只是这套掩膜版比较特殊。它是由大小相等、厚度相同的正方形镀硌玻璃版制成的。一般有十几到几十块，根据版图设计结果而定。版图有多少层图形就需要有多少块掩膜版，每块掩膜版商都有不同的图形。而在集成电路加工过程中，光刻是有一定顺序的，每次光刻需要用一块掩膜版。
一个光刻过程是很复杂的，需要经过许多工序。下面我们简单加以介绍。前面我们谈到印刷电路板加工时，需要将多余的铜腐蚀掉，所以需要开窗口。与之类似在集成电路加工中，需要将硅片上多余的铝刻蚀掉。也需要用光刻工艺。光刻过程如下：
1．涂光刻胶：在已淀积好铝的硅片上均匀地涂商一层光刻胶。
2．掩膜对准：由于集成电路制作过程是逐层加工的，各层之间图形的位置不能错位，所以每次光刻时都要将掩膜版与硅片上的对中记号对准，以保证该版上的图形与硅片上仪加工的各层图形套准。
3．曝光：用紫外线照射掩膜版，使下面硅片上的感光胶曝光。曝光过的光刻胶其光敏材料中的大分子链被打断，使其能溶于特定的显影液中，而被掩膜版上图形挡住紫外光而没有曝光的光刻胶，不能溶于显影液而保存下来。
4．显影：将硅片放入特定的显影液中，并控制时间，使曝光过的胶溶解掉，开出窗口，然后放入烘箱中烘干。
5．刻蚀：将没有胶掩蔽储的铝刻掉。目前，大多采用干法刻蚀（Ery Eatching）。既通过物理轰击，使铝蒸发掉。
6．去胶：将硅片上的光刻胶全部去掉。去胶的方法有化学方法及干法去胶。化学方法是将硅片放入：
丙酮中，然后用无水乙醇
发烟硝酸
干法去胶是采用等离子体的干法刻蚀技术，使光刻胶在氧气的环境中碳化，然后挥发掉。
以上六步完成了一次光刻的加工过程。我们是以加工铝为例介绍的。当然完成一个集成电路的制造需要十几到上百次的光刻，每次光刻基本上都是上面的六个步骤，只是在第五步刻蚀时有所不同，我们例子中是刻蚀铝，也可以刻蚀 Sio2 、Si3N4、Poly-Si、PGS等。
在集成电路的发展中，集成电路加工工艺的发展起着决定性的作用。就以光刻工艺为例：
70年代的光刻只能加工3～5μm线宽，4"～5"wafer。那时的光刻机采用接触式的。如：canon，采用紫外线光源，分辨率较低。
80年代发明了1：1投影式光刻机，可加工1～2μm线宽，5"～6"wafer。代表产品有美国的Ultrotec。
存在问题是：
（1）Mask难做，要求平坦，不能有缺陷。
（2）Wafer与Mask之间有间隙，使一些尘埃颗粒加入，造成影响。另外，有光折射产生。
80年代后期出现了Wafer Stepper，10：1或5：1，使芯片加工进入了0.8μm的时代。代表产品有：美国的GCA，日本的Canon，Nikon及荷兰的ASM。另外，美国的KLA更加先进，它带有Mask检查及修正系统。它将Mask上的图形缩小5倍后投影到硅片上，因此，使缺陷缩小很多。它使用的光源仍是紫外线，但是用的是g-line，波长在436nm，可加工：0.8~1.0μm（大生产），0.5~0.8μm（科研）芯片。
90年代对Stepper的改进大致两个方面，一是在光源上：
（1）用I-line的紫外线，波长在365nm，可加工0.5~0.6μm的芯片。
（2）若用准分子激光光源Kr下，波长大约130nm，可加工：0.25~0.5μm （大生产），0.07~0.1μm（科研）的芯片。
（3）还有用电子束（E－Beam）光源的，主要用于做Mask。
二是在制作Mask上下功夫，并带有Mask的修正功能，可通过检测Mask上的缺陷，调整曝光过程。
第四节 CMOS集成电路加工过程简介
为了使大家有一个整体认识，我们对集成电路的加工过程做一个简单介绍。
拉单晶
制造集成电路的主要材料硅是如何得到的？它是在单晶炉中拉出来的。首先在炉内放入一个坩埚，并不断加热坩埚中的硅材料，坩埚的上面吊着一个很小的棒作为核，在此核上不断得长出硅，慢慢形成一根又粗又长的单晶棒。拉单晶不是在超净线上进行的，它有专门的制造工厂。一般的集成电路生产线都是向工厂买进现成的硅片。
2．前部工序
对于CMOS工艺有多种：P阱工艺、N阱工艺、双阱工艺及绝缘衬底工艺。下面我们以P阱工艺为例介绍CMOS集成电路的制造过程。
P阱CMOS工艺使用的原始硅片是中等掺杂的N型衬底硅片，它的杂质浓度大约10151/cm2，大家知道CMOS电路中的元件有R、C、L及N型和P型晶体管。对于N型晶体管来说，它的三个区S、G、D是NPN型的，而P型晶体管的三个区S、G、D是PNP型的。假如在N型的硅衬底上某些区域中掺入一定量的B元素形成P型区域，就可以构成PNP结构，以形成P型晶体管。而N型晶体管如何来实现呢？为此，我们需要将硅片上的某个区域变成P型，然后在此区域内制作N型晶体管。这一P型区域就成为P阱（P－well）。CMOS工艺的第一步就是制作P阱。
掩膜1 P阱光刻
前面我们已经介绍过光刻工艺，在光刻中用到的制作P阱CMOS集成电路的一套掩膜版中，有一块版是专门设计P阱图形的，它上面根据版图设计的结果已经规定好了在硅片的哪些区域需要制作P型区，就会在此区域设计有P阱图形。
具体步骤如下：
1．生长二氧化硅：
2．P阱光刻：
涂胶
掩膜对准
曝光
显影
刻蚀
3．掺杂：掺入B元素
4．去胶
接下来，我们就可以制做Tn 、Tp、R、C及连线，这些器件是在加工过程中逐步同时形成的。
掩膜2 光刻有源区
首先解释一下什麽叫有源区。顾名思意，有源区既有源器件晶体管所在的区域，有源区以外的区域称为场区。有源区与场区的区别是，有源区将来是要制做晶体管的区域，而场区上则覆盖了一层厚厚的绝缘层。
淀积氮化硅
光刻有源区
场区氧化
去除有源区氮化硅及二氧化硅
生长栅氧
淀积多晶硅
掩膜3 光刻多晶硅
多晶硅是用来制做晶体管的栅极、电阻、电容及短连线的。
掩膜4 P+区光刻
用于制做P管S、D区及P阱内的欧姆接触。
P+区光刻
离子注入B+，栅区有多晶硅做掩蔽，称为硅栅自对准工艺。
去胶
掩膜5 N+区光刻
用于制做N管S、D区及P阱外的欧姆接触。
N+区光刻
离子注入P+
3．去胶
掩膜6 光刻接触孔
用于制做金属与N+、P+、Poly的引线孔。先淀积PSG，然后进行光刻。
掩膜7 光刻铝引线
淀积铝 2. 光刻铝
掩膜8 刻钝化孔
用于制做芯片与外部电路的引线孔。
前面我们谈到在芯片电路制做完成后，需要加一层保护来保护整个芯片，用于做保护层的是电绝缘材料，如氮化硅。那麽如何将芯片电路引出并与管壳相连接呢？为此，我们在芯片上将需要连接的地方开出窗口，称为钝化孔。在芯片四周排列着一圈专门与外部管脚连接铝块，称为压焊块（pad）。它一方面连通芯片内部电路，另一方面提供与芯片外部连接的接触点。光刻钝化孔就是将压焊块上的保护膜（氮化硅）去掉，以便将来与管壳上的管脚相连。
到此为止，集成电路的圆片加工基本上完成了，接下来进行中测，既中期测试。选出好的电路，并做上标记。
后部封装 （在另外厂房）
背面减薄：有专门用于减薄的减薄机。
切片：将硅片背面粘在一个膜上，然后放在切割机的工作台上，切割刀沿着划片槽将硅片切断。
粘片
压焊：金丝球焊
切筋
整形
所封
沾锡：保证管脚的电学接触
老化
成测
打印、包装
