第 9章 可编程逻辑器件
数字电子技术
第 9章 可编程逻辑器件
范立南 代红艳 恩莉 刘明丹
中国水利水电出版社
第 9章 可编程逻辑器件
第 9章 可编程逻辑器件
可编程逻辑器件 PLD
第 9章 可编程逻辑器件
可编程逻辑器件 PLD
1,PLD器件的发展概况
2,可编程逻辑器件的特点
(1) 减少系统的硬件规模。
(2) 增强逻辑设计的灵活性。
(3) 缩短系统设计周期。
(4) 简化系统设计，提高系统速度。
(5) 降低系统成本。
第 9章 可编程逻辑器件
?PLD的电路简介
1,基本门电路的 PLD
A B C
0
1
0 1
1 0
B
C
A
PLD输入缓冲器
第 9章 可编程逻辑器件
A
B
C
D
D
传统 表示法
P L D 表示 法
A B C
输入 项
积项
与门表示法
第 9章 可编程逻辑器件
硬连线
断开连接
PLD连接法
第 9章 可编程逻辑器件
与门的省缺情况
A B
0 0
0 1
1 0
1 1
L
1
L
2
L
3
L
4
0 0 1 0
0 0 1 0
0 0 1 1
0 0 1 0
L
1
L
2
L
3
L
4
A B
第 9章 可编程逻辑器件
2,PROM电路的 PLD表示法
I
0
I
1
I
2
,或, 阵列 ( 可编 程
的 )
O
0
O
1
O
2
,与, 阵列 ( 固定
的 )
PRO
M
电
路
的PL
D
表
示
法
第 9章 可编程逻辑器件
3,FPLA电路的 PLD表示
I
0
I
1
I
2
,或, 阵列 ( 可编 程
的 )
O
0
O
1
O
2
,与, 阵列 ( 可编 程
的 )
FPLA电路的 PLD表示法
第 9章 可编程逻辑器件
例 试用 FPLA实现例 1要求的四位二进制码转换为
格雷码的转换电路 。
解 用卡诺图对表 进行化简，如图 所示，则得
0
__
10
1
__
0
1
__
21
2
__
1
2
__
32
3
__
2
33
BBBBG
BBBBG
BBBBG
BG
??
??
??
?
第 9章 可编程逻辑器件
式中共有 7个乘积项，它们是
016015
124123
23223130
BBPBBP
BBPBBP
BBPBBPBP
??
??
???
用这些乘积项表示式，可得
650
431
212
03
PPG
PPG
PPG
PG
??
??
??
?
第 9章 可编程逻辑器件
00 01 11 10
00
01
11
10
101198
12 13 1415
G
3
B
1
B
0
B
3
B
2
B
3
5
00 01 11 10
00
01
11
10 101198
4 67
G
2
B
1
B
0
B
3
B
2
B
3
B
2
B
3
B
2
00 01
00
01
11
10
13
12
4
5
B
1
B
0
B
3
B
2
5
00 01 11 10
00
01
11
10
10
14
9
13
1
6
2
G
0
B
1
B
0
B
3
B
2
B
1
B
0
B
1
B
0
1011
23
11 10
B
2
B
1
B
2
B
1
G
1
化
简
的
卡
诺
图
第 9章 可编程逻辑器件
B
0
B
0
B
1
B
1
B
2
B
2
B
3
B
3
G
0
G
1
G
2
G
3
P
0
P
1
P
2
P
3
P
4
P
5
P
6
FPLA的阵列图
第 9章 可编程逻辑器件
4,PAL电路
I
0
I
1
I
2
,或, 阵列 ( 固定
的 )
O
0
O
1
O
2
,与, 阵列 ( 可编 程
的 )
PA
L
的
基
本
结
构
第 9章 可编程逻辑器件
I
O
输入行
( a )
I
输入、反馈及 I / O
( b ) I / O
I
输入、反馈及 I / O
( c )
时钟
D Q
Q
EN
Q
I
输入、反馈及 I / O
( d )
时钟
D Q
Q
EN
Q
F
P
2
P
1
PAL
(a) 专用输出结构； (b)
可编程 I/O结构； (c) 寄
存器输出结构；
(d) 异或型输出结构
第 9章 可编程逻辑器件
5,GAL电路
(1) GAL的基本结构 。
① 8个输入缓冲器和 8个输出反馈 /输入缓冲器 。
② 8个输出逻辑宏单元 OLMC和 8个三态缓冲器, 每个
OLMC对应 1个 I/O引脚 。
③ 由 8× 8个与门构成的与阵列, 共形成 64个乘积项,
每个与门有 32个输入项, 由 8个输入的原变量, 反变量 (16)
和 8个反馈信号的原变量, 反变量 (16)组成, 故可编程与阵
列共有 32× 8× 8=2048个可编程单元 。
④ 系统时钟 CK和三态输出选通信号 OE的输入缓冲器。
第 9章 可编程逻辑器件
O L M C
( 1 9 )
0
0
1
2
8 16 24 31 CK
19
O L M C
( 1 8 )
8
3
18
O L M C
( 1 7 )
16
4
17
O L M C
( 1 6 )
24
5
16
O L M C
( 1 5 )
32
6
15
O L M C
( 1 4 )
40
7
14
O L M C
( 1 3 )
48
8
13
O L M C
( 1 2 )
56
9
12
63
11OE
( a )
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
G A L
1 6 V 8
( b )
U
CC
G N D
GAL16V8逻辑图 (a) 逻辑
图； (b) 引脚图
第 9章 可编程逻辑器件
P
T
M
U
X
1
0
G
1
AC 0
AC 1 ( n )
T
S
M
U
X
00
01
10
11
U
CC
0
M
U
X
1
0
I / O ( n )
Q
QD
F
M
U
X
10
11
01
00
AC 0
*
AC 1 ( n )
AC 1 ( m )
*
X O R (n )
反馈
来自 与逻辑 阵列
C L K OE
来自 邻级输 出 (m )
C L K OE
G
2
OLMC的内部
结构
(2)
第 9章 可编程逻辑器件
② 结构控制字。
32 位
乘积项禁止
4 位
X O R (n )
1 位
S Y N
8 位
A C 1 (n )
1 位
A C 0
4 位
X O R (n )
32 位
乘积项禁止
1 2 ～ 1 5
( n )
1 2 ～ 1 9
( n )
1 6 ～ 1 9
( n )
P T 6 3 ～ P T 3 2 P T 3 1 ～ P T 0
82 位
GAL的结构控制字
第 9章 可编程逻辑器件
表 OLMC工作模式的配置选择
第 9章 可编程逻辑器件
C L K
NC
O L M C (n )
OE
NC
至另一个邻级
I / O ( n )
NC
来自邻级输出 (m )
NC
C L K OE
NC
反馈
(a)
OLMC 5
(a) 专用输入模式；
第 9章 可编程逻辑器件
C LK
NC
O LM C (n )
OE
NC
I / O ( n )
NC
来自 邻级输 出 (m )
NC
C LK OE
NC反馈
U
CC
X O R (n )
来自
与逻 辑
阵列
OLMC 5种工作模式的等效电路
(b) 专用输出模式；
第 9章 可编程逻辑器件
C LK
NC
O LM C (n )
OE
NC
I / O ( n )
NC
来自 邻级输 出 (m )
NC
C LK OE
NC
反馈
( c )
X O R (n )
来自
与逻 辑
阵列
OLMC 5种工作模式的等效电路
(c) 反馈给输出模式；
第 9章 可编程逻辑器件
C L K
O L M C ( n )
OE
NC
I / O ( n )
NC
来自 邻级输 出 (m )
C L K OE
反馈
( d )
X O R (n )
来自
与逻 辑
阵列
未连
本宏 单元
( 至寄 存器输 出单元 ) ( 至寄 存器输 出单元 )
OLMC 5种工作模式的等效电路
(d) 时序电路中的组合模式；
第 9章 可编程逻辑器件
C L K
O L M C ( n )
OE
I / O ( n )
NC
来自 邻级输 出 (m )
C L K OE
反馈
( e )
X O R ( n )
来自
与逻 辑
阵列
NC
D
Q
OLMC 5种工作模式的等效电路
(e) 寄存器输出模式
第 9章 可编程逻辑器件
(3) 行地址映射。
移位 寄存器
与阵 列 或阵 列
电子 标签 电子 标签
保留 地址空 间
结构 控制字
加密 单元
保留
整体 擦除
82 位
63
62
61
60
33
59
～
32
31
0
行
地
址
S
D O
S
D I
S
C L K
P T 03132P T 6 3
GAL16V8地址映
射图
第 9章 可编程逻辑器件
6,高密度可编程逻辑器件
通常将集成密度大于 1000个等效门 /片的 PLD称
为高密度可编程逻辑器件 (HDPLD),它包括可擦除可
编程逻辑器件 EPLD,复杂可编程逻辑器件 CPLD和
现场可编程门阵列 FPGA三种类型 。
第 9章 可编程逻辑器件
9.2.2 PLD的开发
1,可编程逻辑器件的设计过程
设计准备
设计输入
设计处理
器件编程 器件测试
时序仿真
功能仿真
PLD设计流程
第 9章 可编程逻辑器件
2,
(1) 在系统可编程技术
i s p LS I
1 0 3 2
i s p G A L
2 2 V 1 0
i s p G D S
22
i s p LS I
2 0 3 2
i s p EN
S C LK
M O D E
S
DI
S
DO
五线 i S P 编程 接口
多个 ispPLD的
编程
第 9章 可编程逻辑器件
(2) 边界扫描测试技术
边界扫描测试技术主要用来解决芯片的测试问题。
标准的边界扫描测试只需要四根信号线,能够对电
路板上所有支持边界扫描的芯片内部逻辑和边界管脚进
行测试。应用边界扫描技术能增强芯片、电路板甚至系
数字电子技术
第 9章 可编程逻辑器件
范立南 代红艳 恩莉 刘明丹
中国水利水电出版社
第 9章 可编程逻辑器件
第 9章 可编程逻辑器件
可编程逻辑器件 PLD
第 9章 可编程逻辑器件
可编程逻辑器件 PLD
1,PLD器件的发展概况
2,可编程逻辑器件的特点
(1) 减少系统的硬件规模。
(2) 增强逻辑设计的灵活性。
(3) 缩短系统设计周期。
(4) 简化系统设计，提高系统速度。
(5) 降低系统成本。
第 9章 可编程逻辑器件
?PLD的电路简介
1,基本门电路的 PLD
A B C
0
1
0 1
1 0
B
C
A
PLD输入缓冲器
第 9章 可编程逻辑器件
A
B
C
D
D
传统 表示法
P L D 表示 法
A B C
输入 项
积项
与门表示法
第 9章 可编程逻辑器件
硬连线
断开连接
PLD连接法
第 9章 可编程逻辑器件
与门的省缺情况
A B
0 0
0 1
1 0
1 1
L
1
L
2
L
3
L
4
0 0 1 0
0 0 1 0
0 0 1 1
0 0 1 0
L
1
L
2
L
3
L
4
A B
第 9章 可编程逻辑器件
2,PROM电路的 PLD表示法
I
0
I
1
I
2
,或, 阵列 ( 可编 程
的 )
O
0
O
1
O
2
,与, 阵列 ( 固定
的 )
PRO
M
电
路
的PL
D
表
示
法
第 9章 可编程逻辑器件
3,FPLA电路的 PLD表示
I
0
I
1
I
2
,或, 阵列 ( 可编 程
的 )
O
0
O
1
O
2
,与, 阵列 ( 可编 程
的 )
FPLA电路的 PLD表示法
第 9章 可编程逻辑器件
例 试用 FPLA实现例 1要求的四位二进制码转换为
格雷码的转换电路 。
解 用卡诺图对表 进行化简，如图 所示，则得
0
__
10
1
__
0
1
__
21
2
__
1
2
__
32
3
__
2
33
BBBBG
BBBBG
BBBBG
BG
??
??
??
?
第 9章 可编程逻辑器件
式中共有 7个乘积项，它们是
016015
124123
23223130
BBPBBP
BBPBBP
BBPBBPBP
??
??
???
用这些乘积项表示式，可得
650
431
212
03
PPG
PPG
PPG
PG
??
??
??
?
第 9章 可编程逻辑器件
00 01 11 10
00
01
11
10
101198
12 13 1415
G
3
B
1
B
0
B
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B
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B
3
5
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00
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4 67
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2
B
1
B
0
B
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B
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4
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B
1
B
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3
B
2
5
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00
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10
14
9
13
1
6
2
G
0
B
1
B
0
B
3
B
2
B
1
B
0
B
1
B
0
1011
23
11 10
B
2
B
1
B
2
B
1
G
1
化
简
的
卡
诺
图
第 9章 可编程逻辑器件
B
0
B
0
B
1
B
1
B
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B
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B
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B
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0
G
1
G
2
G
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P
0
P
1
P
2
P
3
P
4
P
5
P
6
FPLA的阵列图
第 9章 可编程逻辑器件
4,PAL电路
I
0
I
1
I
2
,或, 阵列 ( 固定
的 )
O
0
O
1
O
2
,与, 阵列 ( 可编 程
的 )
PA
L
的
基
本
结
构
第 9章 可编程逻辑器件
I
O
输入行
( a )
I
输入、反馈及 I / O
( b ) I / O
I
输入、反馈及 I / O
( c )
时钟
D Q
Q
EN
Q
I
输入、反馈及 I / O
( d )
时钟
D Q
Q
EN
Q
F
P
2
P
1
PAL
(a) 专用输出结构； (b)
可编程 I/O结构； (c) 寄
存器输出结构；
(d) 异或型输出结构
第 9章 可编程逻辑器件
5,GAL电路
(1) GAL的基本结构 。
① 8个输入缓冲器和 8个输出反馈 /输入缓冲器 。
② 8个输出逻辑宏单元 OLMC和 8个三态缓冲器, 每个
OLMC对应 1个 I/O引脚 。
③ 由 8× 8个与门构成的与阵列, 共形成 64个乘积项,
每个与门有 32个输入项, 由 8个输入的原变量, 反变量 (16)
和 8个反馈信号的原变量, 反变量 (16)组成, 故可编程与阵
列共有 32× 8× 8=2048个可编程单元 。
④ 系统时钟 CK和三态输出选通信号 OE的输入缓冲器。
第 9章 可编程逻辑器件
O L M C
( 1 9 )
0
0
1
2
8 16 24 31 CK
19
O L M C
( 1 8 )
8
3
18
O L M C
( 1 7 )
16
4
17
O L M C
( 1 6 )
24
5
16
O L M C
( 1 5 )
32
6
15
O L M C
( 1 4 )
40
7
14
O L M C
( 1 3 )
48
8
13
O L M C
( 1 2 )
56
9
12
63
11OE
( a )
1
2
3
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5
6
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8
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10
20
19
18
17
16
15
14
13
12
11
G A L
1 6 V 8
( b )
U
CC
G N D
GAL16V8逻辑图 (a) 逻辑
图； (b) 引脚图
第 9章 可编程逻辑器件
P
T
M
U
X
1
0
G
1
AC 0
AC 1 ( n )
T
S
M
U
X
00
01
10
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I / O ( n )
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X
10
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*
AC 1 ( n )
AC 1 ( m )
*
X O R (n )
反馈
来自 与逻辑 阵列
C L K OE
来自 邻级输 出 (m )
C L K OE
G
2
OLMC的内部
结构
(2)
第 9章 可编程逻辑器件
② 结构控制字。
32 位
乘积项禁止
4 位
X O R (n )
1 位
S Y N
8 位
A C 1 (n )
1 位
A C 0
4 位
X O R (n )
32 位
乘积项禁止
1 2 ～ 1 5
( n )
1 2 ～ 1 9
( n )
1 6 ～ 1 9
( n )
P T 6 3 ～ P T 3 2 P T 3 1 ～ P T 0
82 位
GAL的结构控制字
第 9章 可编程逻辑器件
表 OLMC工作模式的配置选择
第 9章 可编程逻辑器件
C L K
NC
O L M C (n )
OE
NC
至另一个邻级
I / O ( n )
NC
来自邻级输出 (m )
NC
C L K OE
NC
反馈
(a)
OLMC 5
(a) 专用输入模式；
第 9章 可编程逻辑器件
C LK
NC
O LM C (n )
OE
NC
I / O ( n )
NC
来自 邻级输 出 (m )
NC
C LK OE
NC反馈
U
CC
X O R (n )
来自
与逻 辑
阵列
OLMC 5种工作模式的等效电路
(b) 专用输出模式；
第 9章 可编程逻辑器件
C LK
NC
O LM C (n )
OE
NC
I / O ( n )
NC
来自 邻级输 出 (m )
NC
C LK OE
NC
反馈
( c )
X O R (n )
来自
与逻 辑
阵列
OLMC 5种工作模式的等效电路
(c) 反馈给输出模式；
第 9章 可编程逻辑器件
C L K
O L M C ( n )
OE
NC
I / O ( n )
NC
来自 邻级输 出 (m )
C L K OE
反馈
( d )
X O R (n )
来自
与逻 辑
阵列
未连
本宏 单元
( 至寄 存器输 出单元 ) ( 至寄 存器输 出单元 )
OLMC 5种工作模式的等效电路
(d) 时序电路中的组合模式；
第 9章 可编程逻辑器件
C L K
O L M C ( n )
OE
I / O ( n )
NC
来自 邻级输 出 (m )
C L K OE
反馈
( e )
X O R ( n )
来自
与逻 辑
阵列
NC
D
Q
OLMC 5种工作模式的等效电路
(e) 寄存器输出模式
第 9章 可编程逻辑器件
(3) 行地址映射。
移位 寄存器
与阵 列 或阵 列
电子 标签 电子 标签
保留 地址空 间
结构 控制字
加密 单元
保留
整体 擦除
82 位
63
62
61
60
33
59
～
32
31
0
行
地
址
S
D O
S
D I
S
C L K
P T 03132P T 6 3
GAL16V8地址映
射图
第 9章 可编程逻辑器件
6,高密度可编程逻辑器件
通常将集成密度大于 1000个等效门 /片的 PLD称
为高密度可编程逻辑器件 (HDPLD),它包括可擦除可
编程逻辑器件 EPLD,复杂可编程逻辑器件 CPLD和
现场可编程门阵列 FPGA三种类型 。
第 9章 可编程逻辑器件
9.2.2 PLD的开发
1,可编程逻辑器件的设计过程
设计准备
设计输入
设计处理
器件编程 器件测试
时序仿真
功能仿真
PLD设计流程
第 9章 可编程逻辑器件
2,
(1) 在系统可编程技术
i s p LS I
1 0 3 2
i s p G A L
2 2 V 1 0
i s p G D S
22
i s p LS I
2 0 3 2
i s p EN
S C LK
M O D E
S
DI
S
DO
五线 i S P 编程 接口
多个 ispPLD的
编程
第 9章 可编程逻辑器件
(2) 边界扫描测试技术
边界扫描测试技术主要用来解决芯片的测试问题。
标准的边界扫描测试只需要四根信号线,能够对电
路板上所有支持边界扫描的芯片内部逻辑和边界管脚进
行测试。应用边界扫描技术能增强芯片、电路板甚至系
