复
习
逻辑运算
逻辑门
(2) 学习常用中规模集成模块
(3) 了解电路中的竞争和冒险现象
本
章
重
点
(1)掌握分析和设计电路的基本方法 。
第三章 组合逻辑电路
加法器
比较器
译码器
编码器
选择器
分配器
与、或、非、
异或、同或
非门、与门、或门、与非门、
或非门、异或门、同或门
第三章 组合逻辑电路
第一节 组合电路的分析和设计
第二节 算术逻辑运算及数值比较组件
第三节 译码器和编码器
第四节 数据选择器和数据分配器
第五节 奇偶检验电路
第六节 模块化设计概述
第七节 组合电路中的竞争与冒险
第一节 组合电路的分析和设计
一、组合电路
二、组合电路的分析
三、组合电路的设计
一、组合电路
输入：
逻辑关系,Fi = fi (X1,X2,…, Xn) i = (1,2,…, m)
特点：
电路由 逻辑门 构成
不含记忆元件
输出 无反馈 到输入的回路
输出与电路 原来状态无关
输出：
X1,X2,…, Xn
F1,F2,…, Fm
二、组合电路的分析
分析已知逻辑电路功能
步骤,
输出函数
表达式
简化函数
真值表
已知组合电路
描述电路
功能
例 1,试分析图 3-3所示逻辑电路的功能 。
因此该电路为 少数服从多数 电路，
称表决电路。
（ 1）逻辑表达式
（ 2）真值表
A B C F
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
真值表
ACBCABACBCABF ???? ??
（ 3）判断：
多数输入变量为 1，输出 F为 1；
多数输入变量为 0，输出 F为 0
例 2,试分析图 3-4所示逻辑电路的功能。
① 表达式
?
?
?
?
?
?
?
??
??
??
?
010
121
232
33
BBG
BB G
BBG
BG
② 真值表
自然二进制码 格雷码
B3B2B1B0 G3G2G1G0
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 1
0 0 1 1 0 0 1 0
0 1 0 0 0 1 1 0
0 1 0 1 0 1 1 1
0 1 1 0 0 1 0 1
0 1 1 1 0 1 0 0
1 0 0 0 1 1 0 0
1 0 0 1 1 1 0 1
1 0 1 0 1 1 1 1
1 0 1 1 1 1 1 0
1 1 0 0 1 0 1 0
1 1 0 1 1 0 1 1
1 1 1 0 1 0 0 1
1 1 1 1 1 0 0 0
② 真值表
① 表达式
?
?
?
?
?
?
?
??
??
??
?
010
121
232
33
BBG
BB G
BBG
BG
自然二进制码至格雷码的转
换电路 。
③ 分析功能
注意：利用此式时对码位序号大于（ n-1）的位应按 0处理，如本
例码位的最大序号 i = 3，故 B4应为 0，才能得到正确的结果。
推广到一般,将 n位自然二进制码转换成 n位格雷
码, Gi = Bi⊕ Bi+1 （ i = 0,1,2,…, n-1）
?
?
?
?
?
?
?
??
??
??
?
010
121
232
33
BBG
BB G
BBG
BG
自然二进制码至格雷码的转换
二、组合电路的设计
步骤：
根据要求设计出实际逻辑电路
确定输入、输出
列出真值表
写出表达式
并简化
画逻辑电路图
形式变换
根据设计所用
芯片要求
例３,半加器的设计
（ 1）半加器真值
（ 2）输出函数
（ 3）逻辑图
输入 输出
被加数 A 加数 B 和 S 进位 C
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
ABC
BABABAS
?
????
（ 4）逻辑符号
ABC
ABB ABAS
?
?
ABC
BABABAS
?
????
将用, 异或, 门 实现的半加器改为用, 与非, 门 实现
函数表达式变换形式：
用, 与非, 门实现半加器逻辑图如图所示：
全加器是实现
例 4：全加器的设计
学生自己完成逻辑电路
全加器逻辑符号全加器真值表
输入 输出
Ai Bi Ci Si Ci+1
0 0 0 0 0
0 0 1 1 0
0 1 0 0 0
0 1 1 1 1
1 0 0 0 0
1 0 1 1 1
1 1 0 0 1
1 1 1 1 1
一位二进制数
一位二进制数
低位来的进位
相加 和
高位进位
例 5,试将 8421BCD码转换成余 3BCD码
8421码 余 3码
B3 B2 B1 B0 E3 E2 E 1 E0
0 0 0 0 0 0 0 1 1
1 0 0 0 1 0 1 0 0
2 0 0 1 0 0 1 0 1
3 0 0 1 1 0 1 1 0
4 0 1 0 0 0 1 1 1
5 0 1 0 1 1 0 0 0
6 0 1 1 0 1 0 0 1
7 0 1 1 1 1 0 1 0
8 1 0 0 0 1 0 1 1
9 1 0 0 1 1 1 0 0
10 1 0 1 0 ΦΦΦΦ
11 1 0 1 1 ΦΦΦΦ
12 1 1 0 0 ΦΦΦΦ
13 1 1 0 1 ΦΦΦΦ
14 1 1 1 0 ΦΦΦΦ
15 1 1 1 1 ΦΦΦΦ
（ 2）卡诺图
（ 1）真值表
00
01011
01212022
120233
BE
BBBBE
BBBBBBBE
BBBBBE
?
??
???
???
（ 2）卡诺图
（ 3）表达式
00
01011
01212022
120233
BE
BBBBE
BBBBBBBE
BBBBBE
?
??
???
???
（ 4）电路图
（ 3）表达式
8421BCD码
余 3码
第二节 算术逻辑运算及数值比较组件
一、加法器
（一）加法器的功能与分类
功能,实现 N位二进制数相加
按实现方法分类,串行进位加法器、超前进位加法器
（ 1）串行进位加法器
如图：用全加器实现 4位二进
制数相加。
低位全加器进位输出
高位全加器进位输入
注意,CI0=0
（ 2）超前进位加法器
进位位直接由加数、被加数和最低位进位位 CI0形成。
（二）加法器的应用
例 6：试用四位加法器实现
8421BCD码至余 3BCD码的转换。
加法器的逻辑符号
N位加法运算、代码转换、减法器、十进制加法
解：余 3码比 8421码多 3，因此：
A3-A0,8421码
加数
被加数 和
低位进位
进位
B3-B0,0011（ 3）
CI0,0
输入 A（ a3a2a1a0） > B (b3b2b1b0)：输出（ A > B） = 1
二、数值比较器
（一）功能：能对两个相同位数的二进制数进行比较的器件。
（ 1）逻辑符号：
A：四位二进制数输入（ 3为高位）
A>B,A<B,A=B：输出，高有效
a > b,a < b,a = b：控制输入端，
高有效
（ 2）逻辑功能：
（自己完成比较器功能表）
B：四位二进制数输入（ 3为高位）
A（ a3a2a1a0） < B (b3b2b1b0),（ A < B） = 1
A（ a3a2a1a0） = B (b3b2b1b0),由控制输入决定
（二）比较器的应用
例 1：八位二进制数比较
例 2：用比较器构成用
8421BCD码表示的一位十进制
数四舍五入电路。
解, A3～ A0,8421BCD码
解,位扩展,用两片 4位比较器
低位的输出与高位的控制输入连接
B3～ B0,0100（十进制数 4）
A ＞ B输出端用于判别
第三节 译码器和编码器
（特定含义：规则、顺序）
二进制代码 某种代码
译 码
编 码
译码器
编码器
一、译码器
（一）二进制译码器
二进制译码器输入输出满足,m=2n
译码输入 译码输出
a1 a0 y0 y1 y2 y3
0 0 1 0 0 0
0 1 0 1 0 0
1 0 0 0 1 0
1 1 0 0 0 1
2位二进制译码器
如,2—4译码器
3—8译码器
4—16译码器
译码输入 译码输出
a1 a0 y0 y1 y2 y3
0 0 0 1 1 1
0 1 1 0 1 1
1 0 1 1 0 1
1 1 1 1 1 0
2位二进制译码器
（二）十进制译码器
又称：二 —十进制译码器
或,4—10译码器
译码输入,n位 二进制 代码
译码输出 m位：
一位为 1，其余为 0
或一位为 0，其余为 1
译码输入，二进制编码 0-7
依次对应 8个输出
3—8译码器 74LS138
八个输出端，低电平有效。
译码状态下，相应输出端为０
禁止译码状态下，输出均为１
7Y0Y ～
32 SS 和
S1、
使能输入,与 逻辑。
EN = 1（ 0SS 1S
321 ???,
EN=0,禁止译码，输出均为１
),译码
A0 ～ A2
使能端的两个作用：
（ 1）消除译码器输出尖峰干扰
EN端的正电平的出现在 A0-A2稳定之后
EN端正电平的撤除在 A0-A2再次改变之前
（ 2）逻辑功能扩展
例：用 3—8译码器构成 4—16译码器
避免 A0-A2在变化过程中引
起输出端产生瞬时负脉冲
例：用 3—8译码器
构成 4—16译码器
X0-X3：译码输入
E：译码控制
E=0，译码
E=1，禁止译码
X3-X0,0000-0111，
第一片工作
X3-X0,1000-1111
第二片工作
000-111
译码输入 0 0 1
0 0 0
000-111
译码输入 1 0 1 0 0 1
例 12,试用 CT74LS138和与非门构成一位全加器。
解,全加器的最小项表达式应为
（三）译码器的应用
742174217421i Y Y Y YmmmmmmmmS ????????????
7653765376531i Y Y Y YmmmmmmmmC ?????????????
Si = ? 7)4 2 (1 m,、、
Ci+1 = ? )7 6 5 3( m,、、
742174217421i Y Y Y YmmmmmmmmS ????????????
7653765376531i Y Y Y YmmmmmmmmC ?????????????
（三）数字显示译码器
（ 1）七段数码管
（ 2）七段显示译码器
共阴极
共阳极
：高电平亮
：低电平亮
每一段由一个发光二极管组成
输入：二 —十进制代码
输出：译码结果，可驱
动相应的七段数码管显
示出正确的数字
七段译码器 CT7447
D,C,B,A,BCD码输入信号
a～ g：译码输出，低电平有效
（１）熄灭信号输入。低电平时，输出 a～ g均为高电平（全灭）；
（２）灭零输出信号。 RBI =0时,RBO =0
LT,试灯信号输入。当 BI = 1（无效）时，LT =0且
不论 D～ A状态如何,a～ g七段全亮。
RBO/BI 熄灭信号输入 /灭零输出信号
LT
RBI,灭零输入信号（不显示０，其它数码正常显示）。
RBI =0（ =１）时，不显示数码 0。
二、编码器
优先编码
功能：输入 m位代码
输出 n位 二进制 代码
m≤2 n
优先编码器允许几个输入端 同时 加上信号，电路只对其中
优先级别最高的信号进行编码 。
逻辑功能：任何一个输入端接低电平时，三个输出端有一组
对应的二进制代码输出
（一）二进制编码器
将输入信号编成二进制代码的电路
如图：三位二进制编码器（ 8线 —3
线编码器）。
任何时刻只允许一个输入端有信号输入
8线 —3线优先编码器 CT74LS148
编码输出
编码输入 使能输入
使能输出 扩展输出
7I0I ～
：输入，低电平有效。优先级别依次为
0I7I ～
2Y ～ 0Y
：编码输出端
S
S
S：使能输入端； ＝０时，编码，
＝１时，禁止编码。
sY S
：使能输出端，编码状态下（ =0）,若无输入信号，
sY =0
EXY S
：扩展输出端，编码状态下（ =0）,若有输入信号，
EXY =0
管脚定义：
（二）编码器的应用
（ 3）第一片工作时,编码器输出,0000-0111
第二片工作时,编码器输出,1000-1111
解：（ 1）编码器输入 16线,用两片 8-3线编码器，高位为第
一片，低位为第二片
高位 低位
（ 2）实现优先编码：高位选通输出与低位控制端连接
例 14,用 8-3线优先编码器 CT74LS148扩展成 16线 -4线编码器。
第四节 数据选择器和数据分配器
在多个通道中选择其中的某一路，或多个信息中选择其中的某一
个信息传送或加以处理。
将传送来的或处理后的信息分配到各通道去。
数据选择器
数据分配器
多输入 一输出选择
一输入 多输出分配
发送端,并 —串 接收端,串 —并
一、数据选择器
（一）分类：二选一、四选一、八选一、十六选一
双四选一数据选择器 CT74LS153
使能端 输出端
数据
输入
公用控
制输入
双四选一数据选择器 CT74LS153
简易符号
八中选一数据选择器 CT74LS151
八选一需
三位地址码
（二）数据选择器的应用
例：试用最少数量的四选一选择器扩展成八选一选择器。
解：（ 1）用一片双四选一数据选择器，实现八个输入端
（ 2）用使能端形成高位地址，实现三位地址，控制八个输入。
例：试用四选一数据选择器构成十六选一的选择器
第二级，控制选择
第一级中的一组第一级，分为四组
二、数据分配器
（一）数据分配器的功能
分配器与选择器的功能相反
当 F = 1时它即为普通的译
码器。
一输入
多输出
逻辑符号
（二）数据分配器的应用
例：利用数据选择器和分配器实现信息的“并行 —串行 —并行”
传送。
由译码器连成的数据分配器
0 0 0
0
1
1
0
译码
禁止译码
0
1
第五节 奇偶检验电路
（ 2）奇偶检验
（ 1）奇偶检验码
一、奇偶检验
信息位,由若干位二进制代码构成
奇偶检验位, 一位代码构成
奇检验,整个码组中１的个数为奇数
偶检验, 整个码组中１的个数为偶数
FE偶检验位
FOD奇检验位
发送信息码 (N位 )
接收信息码 (N位 )+
检验位 (1位 )
检验位 (1位 ) 检验结果
二、奇偶位产生和检验电路
异或门的功能：奇数个 1的连续异或运算其结果为 1；
偶数个 1的连续异或运算其结果为 0。
S = 0，传输无误； S = 1传输有误
⊕ ⊕ ⊕
FE=B3 B2 B1 B0
S=B3
⊕
B2
⊕
B1
⊕
B0
⊕
FE
发送端偶检验位表达式：
接受端偶检验位表达式：
第六节 模块化设计概述
选择合适的集成电路
减少电路所需的模块总数
降低成本
提高电路可靠性。
（ 1）根据系统的逻辑功能要求 画出系统结构框图,且按
功能将其划分成若干个子方框
（ 2）根据各子功能框的要求,选用合适的 MSI或 LSI
（ 3）根据实际情况，有时需按传统设计方法 设计出相关
的接口电路和外围辅助电路
设计步骤：
设计原则：
例：设计一个将 8421BCD码转换成余 3BCD码的码组转换器。
（ 2） 采用与逻辑电路输出端等同数量的数据选择器
且附加门（本题需用四个选择器）
（ 3） 采用 译码器 附加相应数量门（本题需一块 4线 -16线译
码器和四个门）
（ 5） 采用 ROM和可编程逻辑器件（后续章节学习）。
经比较，采用第④种方法最经济合理
（ 1）利用经典的传统设计法，用 SSI实现（见例 5）
（ 4） 采用一块四位二进制加法器（见例 6）
第七节 组合电路中的竞争与冒险
一、冒险与竞争
竞争：
冒险：
在组合电路中，信号经由不同的途径达到某一会合点
的时间有先有后
由于竞争而引起电路输出发生瞬间错误现象。表现为
输出端出现了原设计中没有的窄脉冲，常称其为毛刺。
二、竞争与冒险的判断
代数法,或的形式时,A变量的变化可能引起险象。
卡诺图法,如函数卡诺图上为简化作的圈相切，且相切处又无
其他圈包含，则可能有险象。
如图所示电路的卡诺图两圈相切，故有险象。
三、冒险现象的消除
1,利用冗余项
如图所示卡诺图，只要在两圈相切处增加一个圈（冗余），就能
消除冒险。由此得函数表达式为
三、冒险现象的消除
1,利用冗余项
２, 吸收法
在输出端加小电容 C可以消除毛刺如图 3-58所示。但是输出波
形的前后沿将变坏,在对波形要求较严格时，应再加整形电路。
３,取样法
三、冒险现象的消除
1,利用冗余项
２, 吸收法
电路稳定后加入取样脉冲，在取样脉冲作用期间输出的信号才有
效，可以避免毛刺影响输出波形。
加取样脉冲原则：
“或, 门及, 或非, 门
加负取样脉冲
“与, 门及, 与非, 门加
正取样脉冲
利用冗余项,只能消除逻辑冒险，而不能消除功能冒险；适
用范围有限
三种方法比较：
取样法,加取样脉冲对逻辑冒险及功能冒险都有效。目
前大多数中规模集成模块都设有使能端，可以将取样信
号作用于该端，待电路稳定后才使输出有效。
吸收法,加滤波电容使输出信号变坏，引起波形的上升、下
降时间变长，不宜在中间级使用。实验调试阶段采用的应急
措施；
加法器、比较器、译码器、编码器、数据选择器和码组检验
器等。
本
章
小
结
任何时刻的输出仅决定于当时的输入，而与电路原来的状
态无关；它由基本门构成，不含存贮电路和记忆元件，且
无反馈线。
根据已经给定的逻辑电路，描述其逻辑功能。
根据设计要求构成功能正确、经济、可靠的电路
（１）组合电路
（２）组合电路的分析
（３）组合电路的设计
（４）常用的中规模组合逻辑模块
作 业
3-3,3-4,3-5,3-6,3-8,3-9,3-10,3-11,3-15、
3-16
电路图
8421BCD码
余 3码
例 5,试将 8421BCD码转换成余 3BCD码
例 6：试用四位加法器实现 8421BCD码至余 3BCD码的转换。
习
逻辑运算
逻辑门
(2) 学习常用中规模集成模块
(3) 了解电路中的竞争和冒险现象
本
章
重
点
(1)掌握分析和设计电路的基本方法 。
第三章 组合逻辑电路
加法器
比较器
译码器
编码器
选择器
分配器
与、或、非、
异或、同或
非门、与门、或门、与非门、
或非门、异或门、同或门
第三章 组合逻辑电路
第一节 组合电路的分析和设计
第二节 算术逻辑运算及数值比较组件
第三节 译码器和编码器
第四节 数据选择器和数据分配器
第五节 奇偶检验电路
第六节 模块化设计概述
第七节 组合电路中的竞争与冒险
第一节 组合电路的分析和设计
一、组合电路
二、组合电路的分析
三、组合电路的设计
一、组合电路
输入：
逻辑关系,Fi = fi (X1,X2,…, Xn) i = (1,2,…, m)
特点：
电路由 逻辑门 构成
不含记忆元件
输出 无反馈 到输入的回路
输出与电路 原来状态无关
输出：
X1,X2,…, Xn
F1,F2,…, Fm
二、组合电路的分析
分析已知逻辑电路功能
步骤,
输出函数
表达式
简化函数
真值表
已知组合电路
描述电路
功能
例 1,试分析图 3-3所示逻辑电路的功能 。
因此该电路为 少数服从多数 电路，
称表决电路。
（ 1）逻辑表达式
（ 2）真值表
A B C F
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
真值表
ACBCABACBCABF ???? ??
（ 3）判断：
多数输入变量为 1，输出 F为 1；
多数输入变量为 0，输出 F为 0
例 2,试分析图 3-4所示逻辑电路的功能。
① 表达式
?
?
?
?
?
?
?
??
??
??
?
010
121
232
33
BBG
BB G
BBG
BG
② 真值表
自然二进制码 格雷码
B3B2B1B0 G3G2G1G0
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 1
0 0 1 1 0 0 1 0
0 1 0 0 0 1 1 0
0 1 0 1 0 1 1 1
0 1 1 0 0 1 0 1
0 1 1 1 0 1 0 0
1 0 0 0 1 1 0 0
1 0 0 1 1 1 0 1
1 0 1 0 1 1 1 1
1 0 1 1 1 1 1 0
1 1 0 0 1 0 1 0
1 1 0 1 1 0 1 1
1 1 1 0 1 0 0 1
1 1 1 1 1 0 0 0
② 真值表
① 表达式
?
?
?
?
?
?
?
??
??
??
?
010
121
232
33
BBG
BB G
BBG
BG
自然二进制码至格雷码的转
换电路 。
③ 分析功能
注意：利用此式时对码位序号大于（ n-1）的位应按 0处理，如本
例码位的最大序号 i = 3，故 B4应为 0，才能得到正确的结果。
推广到一般,将 n位自然二进制码转换成 n位格雷
码, Gi = Bi⊕ Bi+1 （ i = 0,1,2,…, n-1）
?
?
?
?
?
?
?
??
??
??
?
010
121
232
33
BBG
BB G
BBG
BG
自然二进制码至格雷码的转换
二、组合电路的设计
步骤：
根据要求设计出实际逻辑电路
确定输入、输出
列出真值表
写出表达式
并简化
画逻辑电路图
形式变换
根据设计所用
芯片要求
例３,半加器的设计
（ 1）半加器真值
（ 2）输出函数
（ 3）逻辑图
输入 输出
被加数 A 加数 B 和 S 进位 C
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
ABC
BABABAS
?
????
（ 4）逻辑符号
ABC
ABB ABAS
?
?
ABC
BABABAS
?
????
将用, 异或, 门 实现的半加器改为用, 与非, 门 实现
函数表达式变换形式：
用, 与非, 门实现半加器逻辑图如图所示：
全加器是实现
例 4：全加器的设计
学生自己完成逻辑电路
全加器逻辑符号全加器真值表
输入 输出
Ai Bi Ci Si Ci+1
0 0 0 0 0
0 0 1 1 0
0 1 0 0 0
0 1 1 1 1
1 0 0 0 0
1 0 1 1 1
1 1 0 0 1
1 1 1 1 1
一位二进制数
一位二进制数
低位来的进位
相加 和
高位进位
例 5,试将 8421BCD码转换成余 3BCD码
8421码 余 3码
B3 B2 B1 B0 E3 E2 E 1 E0
0 0 0 0 0 0 0 1 1
1 0 0 0 1 0 1 0 0
2 0 0 1 0 0 1 0 1
3 0 0 1 1 0 1 1 0
4 0 1 0 0 0 1 1 1
5 0 1 0 1 1 0 0 0
6 0 1 1 0 1 0 0 1
7 0 1 1 1 1 0 1 0
8 1 0 0 0 1 0 1 1
9 1 0 0 1 1 1 0 0
10 1 0 1 0 ΦΦΦΦ
11 1 0 1 1 ΦΦΦΦ
12 1 1 0 0 ΦΦΦΦ
13 1 1 0 1 ΦΦΦΦ
14 1 1 1 0 ΦΦΦΦ
15 1 1 1 1 ΦΦΦΦ
（ 2）卡诺图
（ 1）真值表
00
01011
01212022
120233
BE
BBBBE
BBBBBBBE
BBBBBE
?
??
???
???
（ 2）卡诺图
（ 3）表达式
00
01011
01212022
120233
BE
BBBBE
BBBBBBBE
BBBBBE
?
??
???
???
（ 4）电路图
（ 3）表达式
8421BCD码
余 3码
第二节 算术逻辑运算及数值比较组件
一、加法器
（一）加法器的功能与分类
功能,实现 N位二进制数相加
按实现方法分类,串行进位加法器、超前进位加法器
（ 1）串行进位加法器
如图：用全加器实现 4位二进
制数相加。
低位全加器进位输出
高位全加器进位输入
注意,CI0=0
（ 2）超前进位加法器
进位位直接由加数、被加数和最低位进位位 CI0形成。
（二）加法器的应用
例 6：试用四位加法器实现
8421BCD码至余 3BCD码的转换。
加法器的逻辑符号
N位加法运算、代码转换、减法器、十进制加法
解：余 3码比 8421码多 3，因此：
A3-A0,8421码
加数
被加数 和
低位进位
进位
B3-B0,0011（ 3）
CI0,0
输入 A（ a3a2a1a0） > B (b3b2b1b0)：输出（ A > B） = 1
二、数值比较器
（一）功能：能对两个相同位数的二进制数进行比较的器件。
（ 1）逻辑符号：
A：四位二进制数输入（ 3为高位）
A>B,A<B,A=B：输出，高有效
a > b,a < b,a = b：控制输入端，
高有效
（ 2）逻辑功能：
（自己完成比较器功能表）
B：四位二进制数输入（ 3为高位）
A（ a3a2a1a0） < B (b3b2b1b0),（ A < B） = 1
A（ a3a2a1a0） = B (b3b2b1b0),由控制输入决定
（二）比较器的应用
例 1：八位二进制数比较
例 2：用比较器构成用
8421BCD码表示的一位十进制
数四舍五入电路。
解, A3～ A0,8421BCD码
解,位扩展,用两片 4位比较器
低位的输出与高位的控制输入连接
B3～ B0,0100（十进制数 4）
A ＞ B输出端用于判别
第三节 译码器和编码器
（特定含义：规则、顺序）
二进制代码 某种代码
译 码
编 码
译码器
编码器
一、译码器
（一）二进制译码器
二进制译码器输入输出满足,m=2n
译码输入 译码输出
a1 a0 y0 y1 y2 y3
0 0 1 0 0 0
0 1 0 1 0 0
1 0 0 0 1 0
1 1 0 0 0 1
2位二进制译码器
如,2—4译码器
3—8译码器
4—16译码器
译码输入 译码输出
a1 a0 y0 y1 y2 y3
0 0 0 1 1 1
0 1 1 0 1 1
1 0 1 1 0 1
1 1 1 1 1 0
2位二进制译码器
（二）十进制译码器
又称：二 —十进制译码器
或,4—10译码器
译码输入,n位 二进制 代码
译码输出 m位：
一位为 1，其余为 0
或一位为 0，其余为 1
译码输入，二进制编码 0-7
依次对应 8个输出
3—8译码器 74LS138
八个输出端，低电平有效。
译码状态下，相应输出端为０
禁止译码状态下，输出均为１
7Y0Y ～
32 SS 和
S1、
使能输入,与 逻辑。
EN = 1（ 0SS 1S
321 ???,
EN=0,禁止译码，输出均为１
),译码
A0 ～ A2
使能端的两个作用：
（ 1）消除译码器输出尖峰干扰
EN端的正电平的出现在 A0-A2稳定之后
EN端正电平的撤除在 A0-A2再次改变之前
（ 2）逻辑功能扩展
例：用 3—8译码器构成 4—16译码器
避免 A0-A2在变化过程中引
起输出端产生瞬时负脉冲
例：用 3—8译码器
构成 4—16译码器
X0-X3：译码输入
E：译码控制
E=0，译码
E=1，禁止译码
X3-X0,0000-0111，
第一片工作
X3-X0,1000-1111
第二片工作
000-111
译码输入 0 0 1
0 0 0
000-111
译码输入 1 0 1 0 0 1
例 12,试用 CT74LS138和与非门构成一位全加器。
解,全加器的最小项表达式应为
（三）译码器的应用
742174217421i Y Y Y YmmmmmmmmS ????????????
7653765376531i Y Y Y YmmmmmmmmC ?????????????
Si = ? 7)4 2 (1 m,、、
Ci+1 = ? )7 6 5 3( m,、、
742174217421i Y Y Y YmmmmmmmmS ????????????
7653765376531i Y Y Y YmmmmmmmmC ?????????????
（三）数字显示译码器
（ 1）七段数码管
（ 2）七段显示译码器
共阴极
共阳极
：高电平亮
：低电平亮
每一段由一个发光二极管组成
输入：二 —十进制代码
输出：译码结果，可驱
动相应的七段数码管显
示出正确的数字
七段译码器 CT7447
D,C,B,A,BCD码输入信号
a～ g：译码输出，低电平有效
（１）熄灭信号输入。低电平时，输出 a～ g均为高电平（全灭）；
（２）灭零输出信号。 RBI =0时,RBO =0
LT,试灯信号输入。当 BI = 1（无效）时，LT =0且
不论 D～ A状态如何,a～ g七段全亮。
RBO/BI 熄灭信号输入 /灭零输出信号
LT
RBI,灭零输入信号（不显示０，其它数码正常显示）。
RBI =0（ =１）时，不显示数码 0。
二、编码器
优先编码
功能：输入 m位代码
输出 n位 二进制 代码
m≤2 n
优先编码器允许几个输入端 同时 加上信号，电路只对其中
优先级别最高的信号进行编码 。
逻辑功能：任何一个输入端接低电平时，三个输出端有一组
对应的二进制代码输出
（一）二进制编码器
将输入信号编成二进制代码的电路
如图：三位二进制编码器（ 8线 —3
线编码器）。
任何时刻只允许一个输入端有信号输入
8线 —3线优先编码器 CT74LS148
编码输出
编码输入 使能输入
使能输出 扩展输出
7I0I ～
：输入，低电平有效。优先级别依次为
0I7I ～
2Y ～ 0Y
：编码输出端
S
S
S：使能输入端； ＝０时，编码，
＝１时，禁止编码。
sY S
：使能输出端，编码状态下（ =0）,若无输入信号，
sY =0
EXY S
：扩展输出端，编码状态下（ =0）,若有输入信号，
EXY =0
管脚定义：
（二）编码器的应用
（ 3）第一片工作时,编码器输出,0000-0111
第二片工作时,编码器输出,1000-1111
解：（ 1）编码器输入 16线,用两片 8-3线编码器，高位为第
一片，低位为第二片
高位 低位
（ 2）实现优先编码：高位选通输出与低位控制端连接
例 14,用 8-3线优先编码器 CT74LS148扩展成 16线 -4线编码器。
第四节 数据选择器和数据分配器
在多个通道中选择其中的某一路，或多个信息中选择其中的某一
个信息传送或加以处理。
将传送来的或处理后的信息分配到各通道去。
数据选择器
数据分配器
多输入 一输出选择
一输入 多输出分配
发送端,并 —串 接收端,串 —并
一、数据选择器
（一）分类：二选一、四选一、八选一、十六选一
双四选一数据选择器 CT74LS153
使能端 输出端
数据
输入
公用控
制输入
双四选一数据选择器 CT74LS153
简易符号
八中选一数据选择器 CT74LS151
八选一需
三位地址码
（二）数据选择器的应用
例：试用最少数量的四选一选择器扩展成八选一选择器。
解：（ 1）用一片双四选一数据选择器，实现八个输入端
（ 2）用使能端形成高位地址，实现三位地址，控制八个输入。
例：试用四选一数据选择器构成十六选一的选择器
第二级，控制选择
第一级中的一组第一级，分为四组
二、数据分配器
（一）数据分配器的功能
分配器与选择器的功能相反
当 F = 1时它即为普通的译
码器。
一输入
多输出
逻辑符号
（二）数据分配器的应用
例：利用数据选择器和分配器实现信息的“并行 —串行 —并行”
传送。
由译码器连成的数据分配器
0 0 0
0
1
1
0
译码
禁止译码
0
1
第五节 奇偶检验电路
（ 2）奇偶检验
（ 1）奇偶检验码
一、奇偶检验
信息位,由若干位二进制代码构成
奇偶检验位, 一位代码构成
奇检验,整个码组中１的个数为奇数
偶检验, 整个码组中１的个数为偶数
FE偶检验位
FOD奇检验位
发送信息码 (N位 )
接收信息码 (N位 )+
检验位 (1位 )
检验位 (1位 ) 检验结果
二、奇偶位产生和检验电路
异或门的功能：奇数个 1的连续异或运算其结果为 1；
偶数个 1的连续异或运算其结果为 0。
S = 0，传输无误； S = 1传输有误
⊕ ⊕ ⊕
FE=B3 B2 B1 B0
S=B3
⊕
B2
⊕
B1
⊕
B0
⊕
FE
发送端偶检验位表达式：
接受端偶检验位表达式：
第六节 模块化设计概述
选择合适的集成电路
减少电路所需的模块总数
降低成本
提高电路可靠性。
（ 1）根据系统的逻辑功能要求 画出系统结构框图,且按
功能将其划分成若干个子方框
（ 2）根据各子功能框的要求,选用合适的 MSI或 LSI
（ 3）根据实际情况，有时需按传统设计方法 设计出相关
的接口电路和外围辅助电路
设计步骤：
设计原则：
例：设计一个将 8421BCD码转换成余 3BCD码的码组转换器。
（ 2） 采用与逻辑电路输出端等同数量的数据选择器
且附加门（本题需用四个选择器）
（ 3） 采用 译码器 附加相应数量门（本题需一块 4线 -16线译
码器和四个门）
（ 5） 采用 ROM和可编程逻辑器件（后续章节学习）。
经比较，采用第④种方法最经济合理
（ 1）利用经典的传统设计法，用 SSI实现（见例 5）
（ 4） 采用一块四位二进制加法器（见例 6）
第七节 组合电路中的竞争与冒险
一、冒险与竞争
竞争：
冒险：
在组合电路中，信号经由不同的途径达到某一会合点
的时间有先有后
由于竞争而引起电路输出发生瞬间错误现象。表现为
输出端出现了原设计中没有的窄脉冲，常称其为毛刺。
二、竞争与冒险的判断
代数法,或的形式时,A变量的变化可能引起险象。
卡诺图法,如函数卡诺图上为简化作的圈相切，且相切处又无
其他圈包含，则可能有险象。
如图所示电路的卡诺图两圈相切，故有险象。
三、冒险现象的消除
1,利用冗余项
如图所示卡诺图，只要在两圈相切处增加一个圈（冗余），就能
消除冒险。由此得函数表达式为
三、冒险现象的消除
1,利用冗余项
２, 吸收法
在输出端加小电容 C可以消除毛刺如图 3-58所示。但是输出波
形的前后沿将变坏,在对波形要求较严格时，应再加整形电路。
３,取样法
三、冒险现象的消除
1,利用冗余项
２, 吸收法
电路稳定后加入取样脉冲，在取样脉冲作用期间输出的信号才有
效，可以避免毛刺影响输出波形。
加取样脉冲原则：
“或, 门及, 或非, 门
加负取样脉冲
“与, 门及, 与非, 门加
正取样脉冲
利用冗余项,只能消除逻辑冒险，而不能消除功能冒险；适
用范围有限
三种方法比较：
取样法,加取样脉冲对逻辑冒险及功能冒险都有效。目
前大多数中规模集成模块都设有使能端，可以将取样信
号作用于该端，待电路稳定后才使输出有效。
吸收法,加滤波电容使输出信号变坏，引起波形的上升、下
降时间变长，不宜在中间级使用。实验调试阶段采用的应急
措施；
加法器、比较器、译码器、编码器、数据选择器和码组检验
器等。
本
章
小
结
任何时刻的输出仅决定于当时的输入，而与电路原来的状
态无关；它由基本门构成，不含存贮电路和记忆元件，且
无反馈线。
根据已经给定的逻辑电路，描述其逻辑功能。
根据设计要求构成功能正确、经济、可靠的电路
（１）组合电路
（２）组合电路的分析
（３）组合电路的设计
（４）常用的中规模组合逻辑模块
作 业
3-3,3-4,3-5,3-6,3-8,3-9,3-10,3-11,3-15、
3-16
电路图
8421BCD码
余 3码
例 5,试将 8421BCD码转换成余 3BCD码
例 6：试用四位加法器实现 8421BCD码至余 3BCD码的转换。
