第七章 常用时序逻辑功能器件
§ 7.1 计数器
一、二进制计数器：
1.二进制异步计数器：
1）二进制异步加计数器：
a）模（ M）：一次循环所包含的状态数称为计数器
的模
b）分析下图：
2）二进制异步减计数器
结论：
1） n位二进制异步计数器有 n个触发
器；
2）高位触发器的状态翻转必须在低 1位触
发器产生进位信号（加计数）或借位信号
（减计数）之后才能实现。
2.二进制同步计数器：
1）目的,提高计数速度
2）特点：
3）二进制同步加计数器：分析原理
计数脉冲同时接于各位触发器的时
钟脉冲输入端，当计数脉冲到来时，应该翻
转的触发器是同时翻转的，没有各级延迟时
间的积累问题。
a)可逆计数器,同时兼有加和减两种计数功能的
计数器。
图 7.1.7 4位二进制同步可逆计数器
4）二进制同步可逆计数器,
二、非二进制计数器：
1.最常用的非二进制计数器：
就是十进制计数器，其他进制的计数器习惯上被称
为任意进制计数器。
2.分类：
3.例：用 D触发器设计一个 8421码十进制同
步加计数器。
图 7.1.9 例 7.1.1的逻辑电路
例 2：用 T触发器设计一个 8421码的十进制加 1计数器，当计
数器值为素数时输出 Z为 1，否则 Z为 0。
现态
y4y3y2y1
次态
y4(n+1)y3(n+1)y2(n+1)y1 (n+1)
输出
z
驱动信号
T3T2T1T0
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
0001
0010
0011
0100
0101
0110
0111
1000
1001
0000
0
0
1
1
0
1
0
1
0
0
0001
0011
0001
0111
0001
0011
0001
1111
0001
1001
图 5.23 例 5-10的逻辑电路图
三、集成计数器：
1.优点：体积小，功耗低，功能灵活。
2.几种常用的集成计数器：
1)同步 74161的功能：具有计数、保持、预
置、异步（低电平）清零功能，它是 4位二
进制同步加计数器。
a.逻辑电路图、引脚图。
3.集成计数器：同步 74161、
74LS193；异步 74LS290
74161
2） 74LS193的功能：它具有异步
（高 电平）清零、异步预置数、
作加、减计数的功能。它是双时钟
4位二进制同步可逆计数器 。
a.逻辑电路图、引脚图。
74LS193逻辑电路图
74LS193
3） 74LS290的功能,它是异步
十进制计数器，二 ----五 — -十
进制计数器，它是异步清零。
a.逻辑电路图、引脚图。
74LS290逻辑电路图
74LS290
4、用集成计数器构成任意计数器：
1）用现有的 M进制集成计数器构成 N进制计数器时，
如果 M>N，则只需一片 M进制计数器；如果 M<N，则
需用多片 M进制计数器。
2）反馈清零法：适用于有清零输入端的集成计数
器。
基本思想,计数器从全零状态 S0开始计数，
计满 M个状态后产生清零信号，使计数器恢复到初
态 S0，然后在重复上述过程。
3）反馈置数法：适用于具有预置数功能的集成计
数器。
模值计数器都需要经过以下三个步骤：
1） 选择模 M计数器的计数范围, 确定初态和末态；
2） 确定产生清零或置数信号的译码状态, 然后
根据译码状态设计译码反馈电路；
3） 画出模 M计数器的逻辑电路图 。
4） 具体画法：
清零法：最后 N+1个计数的输出, 通过组合逻辑
电路使 RD=0。
结论：采用反馈清零法或反馈置数法设计任意
置数法：以预置数在输入端标出输入, 到
要求计数的最后一个数的输出或进 （ 借 ）
位输出通过组合逻辑电路使 LD=0即可 。
5.集成计数器的级联
1） 异步级联：用前一级计数器的输出作为后一级
计数器的时钟信号 。
2） 同步级联：外加时钟信号同时接到各片的时钟
输入端 。
6.计数器的应用
例,用 74161分别构成九, 七进制加计
数器 。
用反馈清零法,
用反馈置数法, 0000
用反馈置数法, 0111
用反馈清零法 （ a）； 用反馈置数法（ b）：
0000
用反馈置数法, 1001； 0010
（ d）（ c）
研 P144;5.11
§ 7.2 寄存器和移位寄存器
一、寄存器：是计算机和其他数字系统中
用来存储代码或数据的逻辑部件。
一个触发器能存储 1位二进制代码，所以要存储 n位
二进制代码的寄存器就需要用 n个触发器组成。
二,74LS175寄存器：
1、逻辑电路和引脚图。
2、说明,RD—— 异步清零控制端； 1D--4D数据输
入端,CP脉冲上升沿,1Q--4Q输出数据。
(a) (b)
3、功能表：
三、移位寄存器
具有移位功能的寄存器称为移位寄
存器。
1、移位寄存器的工作原理：
2、双向移位寄存器：
四、集成移位寄存器：
1、逻辑电路图和引脚图。
2、说明：
3、环行计数器：
表 7.2.2 图 7.2.2点路的状态表
CP Q0 Q1 Q2 Q3
0
1
2
3
4
0 0 0 0
D3 0 0 0
D2 D3 0 0
D1 D2 D3 0
D0 D1 D2 D3