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概述
专用集成电路的分类
ASIC是一种由用户定制的集成电路,它按制造过程的不同又可分为两大类,
全定制集成电路 。 由制造厂家,完全按用户提出的要求,设计和生产的集成电路 。
半定制集成电路 。 由制造厂生产出标准的半成品,然后由制造厂根据用户提出的要求,再对半成品进行加工,实现预定的功能的集成电路 。
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概述
PLD的基本结构
可 编 程 逻 辑 器 件 (Programmable
Logic Device 简称 PLD)就是一种由用户编程实现某种逻辑功能的半定制集成电路 。
PLD包含了实现与或表达式的与门阵列 (简称与阵列 ),或门阵列 (简称或阵列 )和触发器 。
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概述
PLD电路的表示方法
由于 PLD的阵列规模大,它的与门和或门的表示方法和传统的表示方法不同 。
PLD的连接表示法:
固定连接 编程连接 不连接
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概述
PLD中与门,或门及简化与门的表示方法:
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概述
阵列图是用来描述 PLD内部元件连接关系的一种特别的逻辑图 。
F 1 =
1
I
2
I +
1
I
2
I
3
I
4
I
F 2 =
1
I
3
I +
1
I
3
I
4
I +
2
I
F 3 = 1
I
2
I
+ 1
I
3
I +
1
I
2
I
4
I
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概述
PLD的分类
按与或阵列可编程性分类
与阵列固定,或阵列可编程的 PLD,可擦除可编程只读存储器即属于此类
PLD。
与或阵列均可编程的 PLD,就是一般所说的 PLA器件 。
与阵列可编程,或阵列固定的 PLD,可编程阵列逻辑 (PAL),通用阵列逻辑
(GAL)等均属于此类 PLD。
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概述
按集成度分类
低密度可编程逻辑器件 (LDPLD),集成度小于 1000门 /每片的可编程逻辑器件,PAL和 GAL属于此列 。
高密度可编程逻辑器件 (HDPLD),集成度大于 1000门 /每片 。 复杂的可编程逻辑器件 CPLD和现场可编程门阵列
FPGA都属于 HDPLD。
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概述
按编程工艺分类
熔丝或反熔丝编程器件 。 通过熔丝的连接或断开实现连接编程 。 属于一次性编程 。
浮栅编程器件 。 采用悬浮栅储存电荷的方法来保存数据 。 通过注入或擦除悬浮栅的电子来实现编程 。
静态存储器 (SRAM)编程器件 。 将决定系统逻辑功能和互连的配置数据 存储在 SRAM,并由此决定 PLD的连接 。
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概述
PLD的性能特点:
减小系统体积
增强了逻辑设计的灵活性
提高了系统的处理速度和可靠性
缩短了设计周期,降低了系统成本
系统具有加密功能
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只读存储器RO
M
ROM的逻辑结构
ROM是由地址译码器 (即与阵列组成的最小项译码器 ),可编程或阵列 (又叫存储矩阵 )和三态输出级组成 。
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只读存储器RO
M
ROM的分类
固定只读存储器 ROM
可编程只读存储器 PROM
可编程可擦除只读存储器 EPROM
紫外线照射擦除的 UVEPROM
电擦除的 E2PROM
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只读存储器RO
M
若单片 ROM的容量不能满足使用要求时,可用多片 ROM适当连接来扩展地址线和数据线 。
位线扩展(数据线扩展) 8位数据扩展为 16位。
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只读存储器RO
M
地址扩展(地址线扩展)增加一位地址线,容量增加 1倍。
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只读存储器RO
M
ROM的应用
ROM除了作为存储器使用外,还可以当作通用的组合逻辑电路,ROM的编程就是把组合逻辑电路的真值表存储在 ROM
中 。
ROM的与阵列就是最小项发生器 。
用 ROM实现逻辑函数时,要将函数表示为最小项表达式 。
选择所需要的最小项,由或阵列,相或,,就得到函数的实现 。
不需要逻辑化简 。
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只读存储器RO
M
例 1:试用适当容量的 PROM将四位二进制码转换为四位格雷码 。
表 8,2 B - G 码的 真值表输入 输出 输入 输出
3
B
2
B
1
B
0
B
3
G
2
G
1
G
0
G
3
B
2
B
1
B
0
B
3
G
2
G
1
G
0
G
0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0
0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1
0 0 1 0 0 0 1 1 1 0 1 0 1 1 1 1
0 0 1 1 0 0 1 0 1 0 1 1 1 1 1 0
0 1 0 0 0 1 1 0 1 1 0 0 1 0 1 0
0 1 0 1 0 1 1 1 1 1 0 1 1 0 1 1
0 1 1 0 0 1 0 1 1 1 1 0 1 0 0 1
0 1 1 1 0 1 0 0 1 1 1 1 1 0 0 0
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只读存储器RO
M
由真值表可写出输出函数式 (最小项表达式 ),
G3=∑m ( 8,9,10,11,12,13,14,15)
G2=∑m ( 4,5,6,7,8,9,10,11)
G1=∑m ( 2,3,4,5,10,11,12,13)
G0=∑m ( 1,2,5,6,9,10,13,14)
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只读存储器RO
M
B-G 码 变 换 器 的
PROM阵列图:
G3=∑m ( 8,9,10,11、
12,13,14,15)
G2=∑m ( 4,5,6,7、
8,9,10,11)
G1=∑m ( 2,3,4,5、
10,11,12,13)
G0=∑m ( 1,2,5,6、
9,10,13,14)
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只读存储器RO
M
例 2 用 ROM实现序列信号发生器 。
实现以下四组序列信号:
F1= 0100110000011;
F2= 0001101000111;
F3= 0100010000111;
F4= 1100111000110。
序列长度为 13,需要 4级触发器,构成模 13的计数器,作为信号源 。
再用 ROM作为组合电路,产生序列 。
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只读存储器RO
M
F1=∑m ( 1,4,5、
11,12) ;
F2=∑m ( 3,4,6、
10,11,12) ;
F3=∑m ( 1,5,10、
11,12) ;
F4=∑m ( 0,1,4、
5,6,10,11) 。
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只读存储器RO
M
例 3 用 PROM实现字符发生器 。
用 PROM实现字符发生器的基本原理是:
将字符点阵予先存贮在 PROM中,然后顺序的给出地址码,从存贮器中逐行读出字符的点阵,并送入显示器,即可显示出所需字符 。
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可编程阵列逻辑PA
L
PAL的基本结构
PAL的型号很多,主要差别在输出结构,
其典型输出结构有以下四种 。
1,专用输出结构
这是 12输入 4输出的与阵列。这样的结构只能用来产生组合电路。
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可编程阵列逻辑PA
L
2,可编程输入 /输出 (I/O)结构
这种结构的 I/O端是作输入还是作输出由编程规定,它用一个与项信号作为输出三态门的使能信号去控制输出方式,当输出三态门的使能信号有效时,I/O端作为输出端使用 ; 当输出三态门被禁止时,I/O端又作为输入端使用,从而 I/O端口具有双向功能。
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可编程阵列逻辑PA
L
3,带反馈的寄存器输出结构
它的输出端多了一个 D触发器,或阵列的输出接到 D触发器的输入端,在时钟的上升沿,或阵列的输出信号存入 D触发器。触发器的 Q输出可通过三态缓冲器送到输出端,
而另一端输出信号可作为一个反馈信号反馈到与阵列。从而使电路具有记忆功能,
易于实现各种时序逻辑电路。
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可编程阵列逻辑PA
L
4,带异或门的寄存器输出结构
在这种结构中,由或阵列输出的信号先经过异或逻辑运算后,再送给 D触发器。
PAL器件是根据最大输入端数、输出端数和输出结构来命名的。例如 PAL16L8它有 8
个可编程的 I/O端,且为专用输出结构。
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可编程阵列逻辑PA
L
PAL16L8的逻辑结构图
P27 北京邮电大学 huimin@bupt.edu.cn2009-8-21
可编程阵列逻辑PA
L
PAL16L8有 10个固定的输入,2个固定的输出;
还有 6个可编程的 I/O端:可以当输入,
也可以当输出,所以最多可以有 16个输入端,最多有 8个输出端 ( 但不能同时发生 ),这就是名字的含义;
每个输出有 8个可编程的乘积项,其中有 1个是控制三态输出的,其余 7个产生输出逻辑;
输出是低电平有效 。
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可编程阵列逻辑PA
L
应用 PAL组成组合电路时,可按如下步骤进行:
根据设计要求,得出一个简洁而完整的逻辑功能描述,它可以是真值表,函数式及波形图 。
用 ABLE语言或 VHDL语言编写源程序 。
编辑源文件 。
用软件进行综合,仿真,最后生成 jed
文件 。
将生成的 jed文件 通过 编程器,对器件进行编程 。 测试结果 。
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可编程阵列逻辑PA
L
例 4 用 PAL16V8实现例 2所要求的序列信号发生器 。 实现以下序列:
F1= 0100110000011;
F2= 0001101000111;
F3= 0100010000111;
F4= 1100111000110。
通过化简后的最简式为:
1
F =
3
I
1
I
0
I +
2
I
1
I +
3
I
1
I
0
I ;
2
F =
3
I
1
I +
2
I
1
I
0
I +
2
I
0
I ;
3
F =
3
I
1
I
0
I +
3
I
1
I +
3
I
2
I ;
4
F
= 3I 1I + 3
I
1
I
+ 2
I
1
I
0
I 。
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可编程阵列逻辑PA
L
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通用阵列逻辑GA
L
GAL的性能特点
GAL采用 E2COM工艺,功耗低,速度快,
可电擦写反复编程;
GAL的输出结构配置了输出逻辑宏单元,
它既可以设置成组合逻辑电路输出,又可以设置为寄存器输出,使得 GAL可以在功能上代替各种 PAL;
具有加密单元,可有效防止复制 。
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通用阵列逻辑GA
L
GAL的结构
GAL16V8的功能框图
P33 北京邮电大学 huimin@bupt.edu.cn2009-8-21
通用阵列逻辑GA
L
GAL16V8由以下几部分组成:
与阵列有 8个输入缓冲器和 8个反馈 /输入缓冲器;
有 8个输出逻辑宏单元 OLMD;
与阵列有 64个乘积项,32个变量 ( 8个输入变量的原变量和反变量,8个反馈 /
输入变量的原变量和反变量 ) ;
系统时钟 CK的输入缓冲器和三态输出缓冲器的,公共使能信号 OE的输入缓冲器;
前三个和后三个输出端都有反馈线接到临近单元 OLMC。
P34 北京邮电大学 huimin@bupt.edu.cn2009-8-21
通用阵列逻辑GA
L
GAL16V8 的阵列图
P35 北京邮电大学 huimin@bupt.edu.cn2009-8-21
通用阵列逻辑GA
L
输出逻辑宏单元 OLMC
乘积项数据选择器,选择第一乘积项是用于输出还是三态控制。
三态数据选择器,选择三态控制的 4种来源:第一乘积项,外接 OE,低电平、高电平反馈数据选择器,
选择反馈来源:
触发器反相输出,
本单元输出,相邻单元输出或固定低电平。
输出数据选择器,
选择输出是来自 D
触发器 (时序 )还是异或门 (组合 )
或门:最多 8个乘积项之或。
异或门:决定输出高电平有效还是低电平有效。
D触发器,时序输出才用。
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通用阵列逻辑GA
L
OLMC的组态专用输入结构专用组态输出结构 复合输入 /输出结构
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通用阵列逻辑GA
L
OLMC的组态寄存器组合 I/O结构寄存器输出结构
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可擦除可编程逻辑器件
MAX7000系列器件的结构
P39 北京邮电大学 huimin@bupt.edu.cn2009-8-21
可擦除可编程逻辑器件
MAX7000E和 7000S器件的结构图
P40 北京邮电大学 huimin@bupt.edu.cn2009-8-21
可擦除可编程逻辑器件
一个 MAX7000器件是由逻辑阵列块 (LAB)、
宏单元 (MACROCELL),扩展乘积项 (共享和并联 ),可编程连线阵列 (PIA),I/O
控制阵列块和 4个专用输入组成 。
4个专用输入是:时钟 (两个 ),清除
(Clear)和输出使能 (OE)。
阵列逻辑块 (LAB)由 16个宏单元的阵列组成 。
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可擦除可编程逻辑器件
宏单元 (MACROCELL)
MAX7000的宏单元能够独立配置为时序逻辑和组合逻辑的工作方式。宏单元由三个功能块组成:
逻辑阵列、乘积项选择矩阵和可编程触发器。
P42 北京邮电大学 huimin@bupt.edu.cn2009-8-21
可擦除可编程逻辑器件
逻辑阵列和乘积项选择矩阵
逻辑阵列实现组合逻辑,给每个宏单元提供 5个乘积项 。
,乘积选择矩阵,分配这些乘积项到
,或,门和,异或,门的输入,以实现组合逻辑函数 。
或者把这些乘积项作为宏单元中触发器的辅助输入端:清除 ( Clear),置位
( Preset),时钟 ( Clock) 和时钟使能控制 ( Clock Enable) 。
P43 北京邮电大学 huimin@bupt.edu.cn2009-8-21
可擦除可编程逻辑器件
可编程触发器
若作为寄存器使用,每个宏单元的触发器,可以独立地编程为具有可编程时钟控制的 D,T,JK或 RS触发器工作方式 。
每个可编程的触发器,可以按三种不同方式实现钟控 。
每个触发器也支持异步清除和异步置位功能 。
P44 北京邮电大学 huimin@bupt.edu.cn2009-8-21
可擦除可编程逻辑器件
扩展乘积项
尽管大多数逻辑函数可以用每个宏单元中的 5个乘积项来实现,但某些复杂函数的积项数可能大于 5项,这时就需要附加乘积项 。 为此,就要利用 MAX7000
结构中具有的,共享,和并联扩展乘积项 。
每一个 LAB有多达 16个共享扩展项 。 每个共享扩展乘积项,可被 LAB内任一个
(或全部 )宏单元使用和共享 。
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可擦除可编程逻辑器件
P46 北京邮电大学 huimin@bupt.edu.cn2009-8-21
可擦除可编程逻辑器件
并联扩展项
并联扩展项是一些宏单元中没有使用的乘积项,并且这些乘积项可分配到邻近的宏单元,实现快速复杂的逻辑函数 。
并联扩展项允许多达 20个乘积项直接馈送到宏单元的,或,逻辑,其中 5个乘积项是由宏单元本身提供的,15个并联扩展项是由 LAB中邻近宏单元提供的 。
P47 北京邮电大学 huimin@bupt.edu.cn2009-8-21
可擦除可编程逻辑器件
并联扩展项
P48 北京邮电大学 huimin@bupt.edu.cn2009-8-21
可擦除可编程逻辑器件
PIA和 I/O控制块
PIA是全局总线,这个全局总线是可编程的通道,它把器件中任何信号源连接到其目的地 。
所有 MAX7000的专用输入,I/O引脚和宏单元输出均馈送到 PIA,PIA可把这些信号送到整个器件内的各个地方 。
P49 北京邮电大学 huimin@bupt.edu.cn2009-8-21
可擦除可编程逻辑器件
I/0控制块
I/O 控 制 快允许每个
I/O 引 脚 单独地配置为输入,输出和双向工作方式 。
P50 北京邮电大学 huimin@bupt.edu.cn2009-8-21
可擦除可编程逻辑器件
EPM7128S应用举例
例 5 用 EPM7128S设计一个可控制 4位二进制码和 4位格雷码的代码转换器,当控制信号 C=1时作相反转换,
3
Y =
3
X
2
Y =
3
X?
2
X
1
Y =
3
X?
2
X?
1
X
0
Y =
3
X?
2
X?
1
X?
0
X
3
Y =
3
X
2
Y =
3
X?
2
X
1
Y =
2
X?
1
X
0
Y =
1
X?
0
X
格雷码转换为二进制码 二进制码转换为格雷码
3
Y =
3
X
2
Y =
3
X?
2
X
1
Y = C (
3
X?
2
X?
1
X ) + C (
2
X?
1
X )
0
Y = C (
3
X?
2
X?
1
X?
0
X ) + C (
1
X?
0
X )
控制代码转换器的方程为:
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可擦除可编程逻辑器件
用 VHDL进行编程
ENTITY code-transformer IS
PORT
( C,IN BIT;
X,IN BIT-VECTOR (3 downto 0);
Y,OUT BIT-VECTOR (3 downto 0));
END code- transformer;
ARCHITECTURE a OF code- transformer IS
BEGIN
Y(3)<= X(3);
Y(2) <= X(3) XOR X(2);
Y(1) <= ( (NOT C) AND (X(3) XOR X(2)
XOR X(1) ) OR (C AND (X(2) XOR X (1) );
Y(0) <= ( (NOT C) AND (X(3) XOR X (2) XOR
X(1) XOR X(0) ) ) OR ( C AND (x(1) XOR X
(0) ) );
END a ;
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复杂可编程逻辑器件
复杂的可编程逻辑器件 (complex
programmable logic device),简称 CPLD。
CPLD基本结构由可编程内连线,逻辑块和 I/O单元组成 。 逻辑块内电路丰富多样,这些块构成矩阵,经可编程内连线实现互连 。
CPLD的品种繁多,下面以 Altera的
FLEX 10K器件结构来说明 CPLD的原理 。
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复杂可编程逻辑器件
FLEX 10K器件的结构
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复杂可编程逻辑器件
每一个 FLEX 10K器件包含一个实现存储和专用逻辑功能的嵌入阵列 ; 一个实现一般逻辑的逻辑阵列 ; 一个可编程的内连线带 。
嵌入阵列由一系列嵌入阵列块 (EAB)构成 。 每个 EAB可提供 100到 600门以实现复杂的逻辑功能 。
逻辑阵列由逻辑阵列块 (LAB)构成,每个逻辑块类似于一个低密度的 PLD。
嵌入阵列和逻辑阵列的结合,提供了嵌入式门阵列的高性能和高密度 。
P55 北京邮电大学 huimin@bupt.edu.cn2009-8-21
复杂可编程逻辑器件
FLEX 10K器件内部的信号连接以及与器件管脚的信号连接,由快速互连通道完成 。
每个 I/O管脚由位于快速通道互联的每个行列两端的 I/O单元 (IOE)输入 。
FLEX 10K器件在上电时,通过保存在
Altera串行配置 EPROM中的数据,或系统控制器提供的数据进行配置 。 FLEX
10K器件经过配置后,可以装入新的配置数据,实现在线重新配置 。
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复杂可编程逻辑器件
嵌入阵列块 (EAB)
嵌入阵列块是一种在输入输出端口上带有寄存器的灵活 RAM电路,用来实现一般门阵列的宏功能 。
逻辑功能通过配置过程中对 EAB的编程产生一个 LUT(查找表 )来实现 。
较大的 RAM块可以由多个 EAB连接产生 。
如果必要,一个器件里的所有 EAB可级联形成一个 RAM块 。
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复杂可编程逻辑器件
FLEX 10K器件的 EAB
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复杂可编程逻辑器件
逻辑阵列块 (LAB)
FLEX 10K 的逻辑阵列块包括 8个逻辑单元 (LE),相关的进位链和级联链,LAB
控制信号以及 LAB局部互连线 。
每个 LAB提供 4个可供所有 8个 LE使用的可编程反相控制信号,其中 2个可用作时钟信号,另外 2个用作清除 /置位控制 。
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复杂可编程逻辑器件
FLEX 10K器件的 LAB
P60 北京邮电大学 huimin@bupt.edu.cn2009-8-21
复杂可编程逻辑器件
逻辑单元 (LE)
LE是 FLEX 10K结构里最小的逻辑单位 。
每个 LE 含有一个 4 输 入 的 查 找 表
LUT(Look-up table),一个可编程的具有同步使能的触发器,进位链和级联链 。
LUT是一种函数发生器,它能快速计算四个变量的任意函数 。
LE中的可编程触发器可设置成 D,T,JK
或 RS触发器 。
P61 北京邮电大学 huimin@bupt.edu.cn2009-8-21
复杂可编程逻辑器件
FLEX 10K器件的 LE
P62 北京邮电大学 huimin@bupt.edu.cn2009-8-21
复杂可编程逻辑器件
FLEX 10K的结构提供两条专用高速通路,
即进位链和级联链,它们连接相邻的 LE
但不占用通用互连通路 。 进位链支持高速计数器和加法器,级联链可在最小延时的情况下实现多输入逻辑函数 。
进位链提供 LE之间非常快 (0.2ns)的进位功能 。
利用级联链,FLEX 10K 可以实现扇入很多的逻辑函数 。 相邻的 LUT用来并行地计算函数各个部分,级联链把中间结果串接起来 。
P63 北京邮电大学 huimin@bupt.edu.cn2009-8-21
复杂可编程逻辑器件
进位链操作
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复杂可编程逻辑器件
用 N个 LE实现 4N变量的函数
P65 北京邮电大学 huimin@bupt.edu.cn2009-8-21
复杂可编程逻辑器件
快速通道互连
在 FLEX 10K结构中,快速通道互连提供
LE和 I/O引脚的连接,它是一系列贯穿整个器件的水平或垂直布线通道 。
快速互连通道由跨越整个器件的行列互连通道构成 。
LAB的每一行由一个专用行连线带传递 。
列连线带连接行与行之间的信号,并驱动 I/O引脚 。
P66 北京邮电大学 huimin@bupt.edu.cn2009-8-21
复杂可编程逻辑器件
相邻 LAB和 EAB的互连资源
P67 北京邮电大学 huimin@bupt.edu.cn2009-8-21
复杂可编程逻辑器件
输入输出单元 (IOE)
一个 IOE包含一个双向的 I/O缓冲器和寄存器 。
IOE可用作输入,输出或双向引脚 。
CPLD的逻辑资源十分丰富,FLEX 10K
系列最高可达 25万门,可以实现各种功能电路和复杂系统,它是门阵列市场中快速发展的部分 。
P68 北京邮电大学 huimin@bupt.edu.cn2009-8-21
复杂可编程逻辑器件
输入输出单元 (IOE)