北京邮电大学：数字逻辑设计与VHDL描述：第四章

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概述
逻辑电路根据输出信号对输入信号响应的不同分为两类：一类是组合逻辑电路,简称组合电路 ; 另一类是时序逻辑电路,简称时序电路 。
在组合逻辑电路中，电路在任一时刻的输出信号仅仅决定于该时刻的输入信号，而与电路原有的输出状态无关。
从电路结构上来看，组合逻辑电路的输出端和输入端之间没有反馈回路。
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概述
组合电路的一般电路结构如下图所示 。
输出信号的函数式为：
F1 = f1(X1,X2,…,Xn )
F2 = f2(X1,X2,…,Xn )
Fn = fn(X1,X2,…,Xn )
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组合逻辑电路的分析
组合逻辑电路的分析步骤
根据给定的逻辑电路由输入到输出,
或由输出到输入逐级推演,写出输出函数式 ;
由己写出的函数式列出电路的真值表 ;
由真值表概括出电路所完成的逻辑功能 。 有的电路功能不好用文字描述时,
可以只列出真值表 ;
必要时对输出函数进行化简,评论给定的逻辑电路是否经济,合理 。
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组合逻辑电路的分析
例 4.1 分析图 4.2所示电路的逻辑功能 。
输出表达式：
图 4.2
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组合逻辑电路的分析
例 4.1 （ 继续 ）
输出表达式：
电路功能,二线一四线译码器。对于 2个输入信号的 不同组合,4个输出轮流输出 1。也可以从输出的情况，反映输入是什么组合。
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组合逻辑电路的分析
一个较复杂的译码电路,常常用阵列 逻辑图来表示,
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组合逻辑电路的分析
例 4.2.分析图 4.4(a)所示电路的逻辑功能 。
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组合逻辑电路的分析
例 4.2（ 继续 ）
电路功能,4选 1数据选择器。当地址输入 A1A0
取不同组合时，选择相应的数据 Di，在 Y端输出。
EN是使能信号。有效时电路才有输出。
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组合逻辑电路的分析
例 4.3 分析图 4.5所示电路的逻辑功能 。
输出表达式：
图 4.5
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组合逻辑电路的分析
例 4.3,（ 继续 ）
电路功能,代码转换器，它将四位二进制代码转换为四位 格雷 码。
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组合逻辑电路的分析
例 4.4 分析图 4.6所示电路的逻辑功能 。
输出表达式,图 4.6
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组合逻辑电路的分析
例 4.4,（ 继续 ）
由真值表可知：如果输入信号 Ai,Bi和 Ci-1分别代表一位二进制数的被加数、加数和低位来的进位数，那么输出 Si
就是这三个数的全加和，
Ci是向高位的进位。因此，这个电路是实现三个一位二进制数相加的电路，称为全加器
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组合逻辑电路的分析
全加器的逻辑符号
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组合逻辑电路的分析
分析以下电路的功能,
&
& &A
B F
AB
A
B
BA?
BABA
BABAF BABABABA
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组合逻辑电路的分析例：分析下图的逻辑功能。
&
&
&
&A
B FBA?
ABA
BBA
BBAABAF
BBAABA
BBAABA ）（）（ BABA
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中规模组合逻辑电路
编码器
在数字系统中,用特定的 n位二进制代码表示某一信息的过程称为编码 。
实现编码功能的电路称为编码器 。 编码器的一般框图如图 4.8所示 。 它的输入信号是反映不同信息的一组变量,
输出是一组代码 。
按照代码种类的不同,可以分为二进制编码器和二 -十进制器 。
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中规模组合逻辑电路
1,二进制编码器
用 n位二进制代码来表示 2n种状态的编码器 。
例如 3位二进制编码器可以表示 8种不同的输入 。 设八个输入端为 I1?I8，
八种状态,与之对应的输出设为 F1、
F2,F3,共三位二进制数 。
8个输入同时只能有一个有效 。
并规定编码器的输入是低电平有效,
输出则是高电平有效,即输入 I0为低电平时,输出编码 000。
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中规模组合逻辑电路
I
1
I
2
I
3
I
4
I
5
I
6
I
7
I
8
F
3
F
2
F
1
0 1 1 1 1 1 1 1 0 0 0
1 0 1 1 1 1 1 1 0 0 1
1 1 0 1 1 1 1 1 0 1 0
1 1 1 0 1 1 1 1 0 1 1
1 1 1 1 0 1 1 1 1 0 0
1 1 1 1 1 0 1 1 1 0 1
1 1 1 1 1 1 0 1 1 1 0
1 1 1 1 1 1 1 0 1 1 1
86421 IIIIF 8642 IIII?
87432 IIIIF? 87653 IIIIF?
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中规模组合逻辑电路
2.优先编码器
优先编码器允许几个输入同时有效,
但是只对优先级最高的输入进行编码输出 。
若 I7的级别最高,I0最低,当 I3和 I7
同时输入有效时,按 I7输入进行编码,
输出 111（ 输出高电平有效 ） 。
也就是,要输出 I7的编码时,其余的输入可以任意 。 但要输出 I6的编码时,
I7输入必须无效,其余可以任意 。
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中规模组合逻辑电路
3位优先编码器 74LS148。输入输出都是低电平有效
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中规模组合逻辑电路
74148的输出表达式：
45672 IIIISY
)III()III(IISY 245345671
)IIII()III()II(ISY 12463465670
逻辑扩展输出为：
EXY
当输入使能为 0，并且输入端有信号存在时，此输出有效。
输出使能信号为：
SY
输入端没有信号存在时，此输出有效。
，当输入使能为 0，并且
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中规模组合逻辑电路
优先编码器的扩展当编码器 (1)有输入时，输出使能无效，
编码器 (2)不工作。编码器 (1)没有输入时，
输出使能有效，编码器 (2)工作。
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中规模组合逻辑电路
3.二 - 十进制编码器
将十个输入 （ 对应于十进制的十个数码 ） 编码为 BCD码 。
74HC147是 CMOS十进制编码器 。 同样是低电平输入有效和低电平输出有效 。
当输入数码 1时,输出编码为 1111；
而输入数码 9的输出是代码 0110。
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中规模组合逻辑电路
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中规模组合逻辑电路
十进制编码器的输出表达式
45672 IIIISY
23671 IIIISY
135790 IIIIISY
893 IISY
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中规模组合逻辑电路
74HC147编码器的逻辑图及逻辑符号
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中规模组合逻辑电路
译码器
将二进制代码或二 - 十进制代码,
还原为它原来所代表的字符的过程称为译码 。
实现译码的电路称为译码器 。
译码器也是一个多输入,多输出电路,
它的输入是二进制代码或二 - 十进制代码,输出是代码所代表的字符 。
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中规模组合逻辑电路
1,二进制译码器
最常用的 MSI二进制译码器是 3线 -8线译码器 73HC138。
它有三个地址输入端 A2∽A 0,还有三个使能输入端,其中 S1要求输入高电平,另外两个要求输入低电平 。
译码输出是低电平有效 。
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中规模组合逻辑电路
74HC138的逻辑图及逻辑符号
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中规模组合逻辑电路
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中规模组合逻辑电路
译码器的输出表达式：
32103210120 SSSmSSSAAAY
32113210121 SSSmSSSAAAY
32173210127 SSSmSSSAAAY
……
当输入组合和某个最小项对应时，相应的译码输出就有效。
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中规模组合逻辑电路
译码器的扩展：
用两片 3线 - 8线译码器可以组成 4线
- 16线译码器 。
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中规模组合逻辑电路
译码器扩展时,用高位输入 X3连接到使能输入,控制两片译码器轮流工作：
X3等于低电平时,低位译码器工作,
低 8位输出轮流有效；
X3等于高电平时,高位译码器工作,
低 8位输出都无效,高 8位输出轮流输出低电平 。
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中规模组合逻辑电路
将使能端用作串行数据输入端,用译码器实现数据分配器功能 。
要求地址输入和数据输入是同步变化的 。
地址输入从 000变到 111,接在使能端的数据输入也应该同步地有 8个不同的数据输入 。
这 8个数据就会分配到译码器的 8个输出端 。 实现数据分配功能 。
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中规模组合逻辑电路串行数据输入并行数据输出用 3线 - 8线译码器构成的八路分配器
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中规模组合逻辑电路
二进制译码器的每个输出端的输出信号,都是地址码的一个最大项或最小项的非 。 因此,只要在译码器的输出端加上适当的门电路,就可以实现 任意逻辑函数 。 它所实现的逻辑函数式应该是标准,与或,式,
或者是标准,或与,式 。
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中规模组合逻辑电路
例如,对于低电平输出的 2－ 4译码器,输出表达式是：
1AAY 00?
1AAY 01?
102 AAY?
103 AAY?
0101 1 AAAAZ 012 01 AAAAZ
若要实现函数：
对表达式两次取非后得到：
211 YYZ
302 YYZ再用 2个与非门就可以实现
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中规模组合逻辑电路
2,二 - 十进制译码器
二 - 十进制译码器的输入是四位二
- 十进制代码,输出是 0 ∽ 9十个数字,因此,它又称为 4线 - 10线译码器 。
典型的二 - 十进制译码器是输入为
8421BCD码的译码器,如 74HC147。
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中规模组合逻辑电路
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中规模组合逻辑电路
以上的功能表中没有列出 6个不使用输入的输出 。 在使用时还是要注意这些状态的输出 。
如果相应的输出都是无效,则对于使用不会有影响 。
如果设计时,将这 6个状态当作任意项来简化逻辑函数,则意味着输入这些状态也可以得到有效的译码输出 。
这在使用中是不允许的 。
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中规模组合逻辑电路
3.数字显示译码器
在数字系统中,常常需要将译码输出显示成十进制数字或其它符号 。
因此,希望译码器能直接驱动数字显示器,或者能同显示器配合使用,这种类型的译码器称为显示译码器 。
显示译码器经常和七段显示器 （ 七段数码管 ） 配合使用 。
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中规模组合逻辑电路
发光二极管七段数码管共阴极接法和共阳极接法
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中规模组合逻辑电路
七段显示译码器
七段显示译码器是用来驱动七段数码管的专用译码器,它的输入是二 -
十进制代码,输出是驱动七段数码管的控制信号,即 a,b,c,d,e,f、
g。
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中规模组合逻辑电路
a
b
c
d
f g
a b c d e f g 数字
0 0 0 0 0 0 1 0
1 0 0 1 1 1 1 1
0 0 1 0 0 1 0 2
e

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中规模组合逻辑电路
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中规模组合逻辑电路
数据选择器
数据选择器又叫多路选择器,简称
MUX。
其功能是在地址信号控制下,从多路输入信息中选择其中的某一路信息作为输出 。 数据选择器信息 (或称数据 )
的输入通道数 K ≤ 2n,式中 n为地址信号的输入端数 。
数据选择器的名称就是根据数据输入端数和输出端数来命名的 。
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中规模组合逻辑电路
1.双 4选 1数据选择器
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中规模组合逻辑电路
由逻辑图可以写出 4选 1数据选择器的输出函数式：
在使能信号有效时，根据地址的不同取值，
选择不同的数据从输出端输出。
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中规模组合逻辑电路
数据选择器的扩展
用一片双 4选 1数据选择器可以组成 8
选 1数据选择器 。
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中规模组合逻辑电路
8选 1数据选择器 74HC151
输出表达式：
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中规模组合逻辑电路
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中规模组合逻辑电路
例 4.5.分析图 4.23所示由 8选 1数据选择器组成的电路的逻辑功能输出表达式为：
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中规模组合逻辑电路由真值表可知，当输入变量中有奇数个取值为 1
时，输出为 1; 当输入变量中有偶数个取值为 1
时，输出为 0。因此，图 4.23所示电路是一个四位奇校验代码检测电路，奇校验代码正确输出为 1，否则输出为 0。
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中规模组合逻辑电路
例 4.6,分析图 4.24所示由双 4选 1数据选择器组成的电路的逻辑功能 。
输出表达式为：
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中规模组合逻辑电路这个电路是用来实现一位二进制数的被减数、减数和低位来的借位数三者相减的电路,F1是全减的差,F2则是向高位的借位。
此电路称为 全减器 。
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中规模组合逻辑电路
加法器
1,串行进位加法器
串行进位加法器是将多个全加器串联起来,低位全加器的进位输出接至相邻高位全加器的进位输入,而最低位全加器的进位输入 CI0接 0。
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中规模组合逻辑电路
这种加法器虽然各位相加是并行完成的,但其进位信号是由低位向高位逐级传递的,只有当低位产生进位信号后,高位才能完成全加,因此,运算速度较慢 。
为了提高运算速度,可以使用超前进位加法器 。
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中规模组合逻辑电路
2.超前进位加法器
iiii GCPC 1
进位传递公式
222222
111111
000000
21201210122122
1011011011
0000
BAGBAP
BAGBAP
BAGBAP
GGPGPPCPPPGCPC
GGPCPPGCPC
GCIPC

&
& 1
1
& 1
1
&& 1
1
&&& 1
1
&&
P* G*
C-1
C0C1C2
G0P0G1P1G2P2G3P3
超前进位形成电路
3231230123
*
0123
*
GGPGPPGPPPG
PPPPP

超前进位扩展端四位二进制超前进位加法电路
P0G0C0
S3S2S1S0
A0 B0 A1 B1 A2 B2 A3 B3
全加器 全加器 全加器 全加器
CI0 超前进位形成逻辑
P1G1C1 P2G2C2 P3G3
CI0 P* G*
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中规模组合逻辑电路
加法器的应用
作二 – 十进制码加法器 。
在用二进制加法器实现二 – 十进制码的加法运算时，就要根据不同的二 –
十进制代码及和数值的不同，增加不同的修正电路。
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中规模组合逻辑电路
例 4.7.试用四位二进制加法器构成一位
8421BCD码加法器 。
当 A和 B相加产生进位，或者相加的结果大于
1001，就会使得 C＝ 1。第二个加法器就可以进行加 6的调整。从而得到 BCD码的加法输出。
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中规模组合逻辑电路
加法器作为 代码转换器
余三码到 8421BCD码转换器
要将余 3码转换为 8421码,只需将余 3
码 减 3就可以 。 而减 3的操作,可以用加 -3的补码,也就是 1101来完成 。
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中规模组合逻辑电路
数值比较器
74HC85是一种典型的四位数值比较器比较器的输出表达式可以直接写出：如 FA>B只有在 A3>B3；
或 A3=B3，并且 A2>B2；
或 A3=B3 A2=B2,并且
A1>B1；
或 A3=B3 A2=B2 A1=B1,并且 A0>B0时输出 1。
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中规模组合逻辑电路
74HC85的功能表
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中规模组合逻辑电路
1,比较器的级连
利用比较器的级连输入,可以很容易扩展比较器的比较位数 。 例如要比较两个八位二进制数,可采用两个四位数值比较器级连构成八位数值比较器,
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中规模组合逻辑电路
在组成多位比较器时,常采用树型结构 。 例如要构成二十四位比较器时,
可由两级电路构成 。
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中规模组合逻辑电路
3.用比较器作四舍五入电路
用比较器作四舍五入电路时,将待判定的数送到比较器的一组数据输入 A，
在另一组数据输入 B送入比较信号 4,
输出 A >B作为判别输出端 。 当 A<4时,
FA>B =0; 当 A>4时,FA>B =1。
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中规模组合逻辑电路
奇偶校验器
在数据发送端用来产生奇 (或偶 )校验位的电路称为奇 (或偶 )校验发生器 ;
在接收端,对接收的代码进行检验的电路称为奇 (或偶 )校验检测器 。
发生器和检测器并无区别,它们都是根据输入信息中含奇数个 1或含偶数个 1来决定其输出值的 。
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中规模组合逻辑电路
九输入奇偶发生器 /检测器 74LS280
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中规模组合逻辑电路
Qe输出称为偶检验函数,Qo称为奇检验函数 。
由逻辑图可知：
Qo= A⊕ B⊕ C⊕ D⊕ E⊕ F⊕ G⊕ H⊕ I
Qe= A⊕ B⊕ C⊕ D⊕ E⊕ F⊕ G⊕ H⊕ I
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中规模组合逻辑电路
17输入的奇偶发生器 /检测器
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组合逻辑电路的综合
在组合逻辑电路的设计中,所使用的逻辑器件可以是标准逻辑器件：
门电路和 MSI电路,也可以是可编逻辑器件 (PLD)。
用不同器件进行逻辑综合时,综合的方法是有区别的 。
在此仅介绍用门电路和 MSI电路进行设计的方法,有关用可编逻辑器件进行设计的方法,在后面的章节中再作介绍 。
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组合逻辑电路的综合
设计步骤
1.分析给定逻辑命题的因果关系,进行逻辑抽象 。 设定输入变量和输出函数符号,并进行逻辑赋值,列出真值表 。
2.根据真值表对逻辑函数进行优化,
使所用集成电路块数最少 。
3,画出对应的逻辑电路图 。
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组合逻辑电路的综合
例 4.9,试用,与非,门设计一个四人表决器,多数人赞成决议通过,否则决议不通过 。
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组合逻辑电路的综合
电路的卡诺图：
输出表达式：
F=ABC+ABD+ACD+BCD
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组合逻辑电路的综合
电路的逻辑图：
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组合逻辑电路的综合
例 4.10,设计一个代码转换器,将
8421BCD码转换为余 3码 。
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组合逻辑电路的综合
小规模电路实现
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组合逻辑电路的综合
加法器实现：
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组合逻辑电路的综合
例 4.11,试用数据选择器和必要的门电路实现 4位二进制码转换为其补码的代码转换器 。
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组合逻辑电路的综合
由真值表作卡诺图：
输出 F3,F2用双 4选 1数据选择器实现时，
可选用 BC作数据选择器地址，数据输入是：
F0,F1可直接实现：
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组合逻辑电路的综合
实现的逻辑图：
用一片双 4选 1数据选择器和一片 4异或门就可以实现。
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组合逻辑电路的综合
例 4.12,设计一个算术逻辑运算电路,
它在控制信号 P2,P1,P0作用下,实现表 4.18所示功能 。
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组合逻辑电路的综合
用 8选 1数据选择器实现时,还需要一些逻辑门 。 可以对于表达式作一些变化,减少门的品种和数量 。
BAD
BAD
BAD
BABAD
BAD
BABAD
AD
AD
7
6
5
4
3
2
1
0

BAD
ABD
BAD
BABAD
BAD
ABD
BD
BD
7
6
5
4
3
2
1
0

F1 F2
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组合逻辑电路的综合
实现的逻辑图：
只使用了与门、非门和异或门。
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组合逻辑电路的综合
例 4.13,设计一个数字日历用的日计数控制器,日计数控制器在大月计满 31天,
小月计满 30天,2月计满 28天后,输出
F=1,否则 F=0。
月输入用 Q1~Q5,日输入用 Q6~Q11。 输入都用 BCD码 。 31就是 110001。
月选通输出 3个信号,W1代表大月,W2为小月,W3是 2月 。
若 W1＝ 1,Q6~Q11是 110001时 F输出 1。
若是小月或 2月,在 30天和 28天时 F输出 1。
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组合逻辑电路的综合
月选通电路的设计
这是 5个输入 3个输出的电路 。 5个输入只有 12个状态有用,其余都可作为任意项处理 。
从卡诺图可得：
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组合逻辑电路的综合
W1不需要电路 。 W2和 W3用双 4选 1数据选择器实现 。
Q1和 Q5作双 4选 1数据选择器的地址变量,1S=0,2S=Q3。
不难得到各个数据端的输入 。
日选通电路的实现
可以直接用门电路实现。
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组合逻辑电路的综合
最后的逻辑图是：
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组合逻辑的竞争与冒险
以前对组合逻辑电路的分析和设计都是在理想条件下,研究电路输出和输入间的稳态关系,没有考虑器件的延迟时间 。
实际上由于器件存在延迟时间,且各器件的延迟时间也不尽相同 。 当各输入信号经过不同路径到达某一会合点的时间就会有先有后,这种现象称为电路产生了竞争 。
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组合逻辑的竞争与冒险
由于竞争的存在,当输入信号发生变化时,在输出跟随输入信号变化的过程中,电路输出发生瞬间错误的现象称为组合逻辑电路产生了冒险 。
冒险现象表现为输出端出现了不按稳态规律变化的窄脉冲,常称为
,毛刺,。 此冒险信号的脉冲宽度仅为数十纳秒或更小 。
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组合逻辑的竞争与冒险
以上电路在稳态时分别输出 1和 0。
但是在电路有延迟的情况下,就会产生瞬态的错误,如下图所示：
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组合逻辑的竞争与冒险
如果因为电路延迟,在应该输出 0
时出现了不应有的瞬间 1信号,即产生了冒险 。 这种冒险称为 1型冒险 。 如上图的与门输出 。
如果因为电路延迟,在应该输出 1
时出现了不应有的瞬间 0信号,即产生了冒险 。 这种冒险称为 0型冒险 。 如上图的或门输出 。
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组合逻辑的竞争与冒险
冒险的分类
1.静态冒险和动态冒险
（ 1） 静态冒险
对于一个组合电路,如果输入有变化而输出不应发生变化的情况下,出现 单个窄脉冲,称为电路产生了静态冒险 。
以上电路和波形显示的就是静态冒险 。
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组合逻辑的竞争与冒险
（ 2） 动态冒险
若输入信号产生变化时,输出也应有变化 。 但由于变化的输入信号通过三条或更多的,延迟时间不同的通路,以两种形式传送到输出级,则在输入信号产生变化引起输出也产生变化时,可能交替产生 0型和 1型冒险,这种冒险称为动态冒险 。 例如 F= 的函数,当 A
产生变化时,F就可能产生动态冒险 。
A)AA(
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组合逻辑的竞争与冒险
动态冒险示例：
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组合逻辑的竞争与冒险
2,功能冒险和逻辑冒险
（ 1） 功能冒险
在组合逻辑电路中,当有两个或两个以上输入信号同时产生变化时,在输出端产生了毛刺,这种冒险称为功能冒险 。
当输入信号 ABC从 001变到 010时，若 B先于 C变化，则输入信号 ABC将由 001 → 011 → 010,
所经路径的函数值不相同，输出就会发生
0 →1 →0 的错误。就是功能冒险。
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组合逻辑的竞争与冒险
由上面的分析可知,组合逻辑电路产生功能冒险的条件是：
1)输入信号中必须有两个或两个以上 (即 P≥ 2)信号同时产生变化 ;
2)输入信号变化前,后的输出函数值相同 ;
3)在变化的 P个变量的各种可能取值组合下,对应的输出函数值既有 0又有 1。
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组合逻辑的竞争与冒险
例 4.14,判断图 4.51所示卡诺图的逻辑函数,当输入变量取值按二进制数递增规律变化时,是否存在功能冒险 。
三种可能,0101→0110
0011→0100
1111→0000
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组合逻辑的竞争与冒险
（ 2） 逻辑冒险
在组合逻辑电路中,当只有一个变量产生变化时出现的冒险,称为逻辑冒险 。
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组合逻辑的竞争与冒险
冒险的检查及消除
1.功能冒险的检查及消除
功能冒险是由电路的逻辑功能决定的,
只要输入信号不是按循环码规律变化,
电路就可能产生功能冒险 。
功能冒险不能通过修改设计来消除 。
只能靠外加选通脉冲,使选通脉冲出现的时间和输入信号产生变化的时间错开 。 所加选通脉冲使电路已经进入稳定状态后才有输出 。
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组合逻辑的竞争与冒险
2.逻辑冒险的检查
检查电路是否产生逻辑冒险的方法有两种：代数法和卡诺图法 。
（ 1） 代数法
如果一个组合逻辑函数式 F,在某些输入条件下能简化为以下两种形式之一时,在 A产生变化时,就可能产生静态逻辑冒险 。
这两种形式是：
AAF
AAF

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组合逻辑的竞争与冒险
例 4.15.判断以下函数是否可能产生冒险现象,CABAACF
当 B = C = 1时,AAF
所以，在 A由 1变 0时，可能产生,0”
型冒型。
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组合逻辑的竞争与冒险
例 4.16.判断以下函数是否可能产生冒险现象,)CA)(BA)(CA(F
当 B = C = 0时,AAF
所以，在 A由 0变 1时，可能产生,1”
型冒型。
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组合逻辑的竞争与冒险
（ 2） 卡诺图法
将上述例 4.15和例 4.16的函数用卡诺图表示出来,
如果卡诺图的两个相邻合并圈之间有间隙，就有静态冒险。
对于图 a，信号 B=1,C=1,A由 0变为 1
时，产生逻辑冒险。
对于图 b，信号 B=0,C=0,A由 1变为 0
时，产生逻辑冒险。
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组合逻辑的竞争与冒险
3.逻辑冒险的消除
（ 1） 修改逻辑设计,增加多余项 。
从卡诺图来看,就是在相邻合并项之间增加一个多余项,使逻辑相邻项都处于同一合并项中,就可以消除逻辑冒险 。
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组合逻辑的竞争与冒险
（ 3） 加取样脉冲
取样脉冲对原来的输出应该是相与后作为最后的输出 。 取决于不同的电路,
取样脉冲的极性,将位置有所不同：