北京邮电大学：数字逻辑设计与VHDL描述：第六章

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概述逻辑电路组合逻辑电路时序逻辑电路输出仅取决于当前的输入除与当前输入有关外还与以前输入有关
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概述
时序电路示例
自动饮料出售机
获得一罐饮料的价格是 2元，饮料机可以接受 1元和 5角的硬币。
只知道当前投入了一元硬币是不能决定饮料机的输出的，还要知道以前的投币的情况。
这样的机器，实质上就是一台时序机。
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概述
时序电路示例
空调机遥控器
遥控器上有两个按钮，一个是升温按钮，一个是降温按钮。每按一次按钮，
温度变化 1℃ 。
现在按了一次升温按钮，房间内的温度是多少？
显然，这个问题的答案要看房间原来的温度是多少。也就是和以前按钮的状况有关。
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概述
时序电路在结构上的特征是有反馈。
反馈是将电路输出或输出的一部分加到电路的输入端，作为电路输入的一部分作用到时序电路。
也就是将以前输入的结果再作为下一次的输入，就可以在下一次的输出中包含以前输入的效果。
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概述
时序电路在描述上的特征是增加了一组参数：状态。
时序电路的状态是以前输入的效果的反映。
不同的时序电路有不同的状态（状态的数目、含义）。
饮料机的状态就是是否投入过硬币，
投入过多少。
空调遥控器的状态是当前的温度设定。
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概述
触发器
本身就是最基本的时序电路。
也是构成其他时序电路的基本部件。
具有时序电路的基本特性。
应该掌握各种触发器的特性和使用，
并且通过触发器的学习，掌握时序电路的一些最基本的概念和方法，为学习更复杂的时序电路打下良好的基础。
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触发器的基本特性
触发器是双稳态触发器的简称。
双稳态触发器都应该具有以下的特性：
* 有两个互补的输出 Q 和 Q 。
* 有两个稳定的输出状态：状态 0 和状态 1 。
一般将 Q = 0,Q =1,称为状态 0 ； Q = 1,Q =0
称为状态 1 。
* 触发器的状态可以因为输入的变化而变 化。
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触发器的基本特性
＃ 将输入信号没有发生变化到输入信号发生变化前的触发器状态称为电路的现在状态，
用
n
Q 和
n
Q 表示。 ＃ 将输入信号发生变化后的触发器所进入的状态称为电路的下一状态，用
1n
Q
和
1n
Q
来表示。
＃ 触发器的下一状态是它的现在状态和输入信号的函数,
1nQ? = f ( nQ,X )
这个式子称为触发器的下一状态方程，简称为 状态方程 。
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触发器的基本特性
触发器有许多具体的形式。不同的触发器都有自己的状态方程。这些方程式有不同的具体形式，由触发器本身的特性所决定，所以，又称为 特征方程 。
也就是说，每一种特定的触发器，都有自己的特征方程。
熟悉各种触发器的特征方程是学习这一章的主要内容之一。
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触发器的基本特性
由于触发器有两个稳定状态，它就有一定的记忆能力：可以记忆外部事件的两种状态。
由于一位二进制数也只有 0和 1两个状态，所以，通常也认为一个触发器可以记忆一位二进制数。增加触发器的数目，就可以增加记忆二进制数的位数。
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电位型触发器
触发器可以分为电位型触发器和钟控型触发器。
电位型触发器的输出受输入信号的直接控制，只要输入信号有变化，输出就可能变化。
钟控型触发器的工作首先是由时钟控制，只有在时钟的有效控制下，输出才会随其他输入信号的变化而变化。
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电位型触发器
基本 RS触发器
RS触发器，又称为置位 -复位（ Set-
Reset）触发器。它可以由两个或非门或者两个与非门首尾相连而构成。
时序电路分析的核心就是两条：
由给定的时序电路逻辑图求出电路的状态方程；
根据状态方程对电路的特性进行分析。
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电位型触发器
由图写出状态方程：
1nQ? = nQR?
= SQR
n
= S)Q(R
n?
=
nQRRS?
n1n QSR SQ
从这两个方程，可以得到 RS触发器的功能表：
表 6,1 R S 触发器的功能表
SR
1n
Q
1n
Q
00
n
Q
n
Q
01 0 1
10 1 0
1 1 * 0 0
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电位型触发器
RS触发器的特性：
输入 RS=00时，触发器维持原来状态不变。在同样的输入 00时，输出可能不同。这正是时序电路的特征。
输入 RS=01，使触发器置为 0状态；输入 RS=10，使触发器置为 1状态。
输入 RS=11，触发器的两个输出都是 0，
这不是触发器的正常工作状态。因此这种输入组合应该避免。
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电位型触发器
由于 RS=11是不允许出现的输入组合，
可以当作任意项加入到 表达式：
1nQ? = nQRRS? + R S
= nQRS?
1n
Q
=
n
QRS?
R S = 0 通常将这个式子和 RS=0联合写在一起，
作为 RS触发器的状态方程：,
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电位型触发器
RS触发器也可以用两个与非门首尾相连而构成：
特征方程和 RS触发器是一致的，只是约束条件不同：
1n
Q
=
n
QRS?
1SR
表 6,2 SR 触发器功能表
SR
1n
Q
1n
Q
00 * 1 1
01 0 1
10 1 0
11
n
Q
n
Q
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电位型触发器
门电路的延迟对触发器输出的影响：
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带使能端的RS
触发器
有时，希望触发器的输出变化是可控制的，只有需要它变的时候，才随输入而变化；当不希望它变化的时候，
就能够处于保持状态。
带使能端的 RS触发器控制信号 EN也称为使能（ Enable）信号，
相应的输入端就是使能端。
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带使能端的RS
触发器
带使能端 RS触发器功能表表 6,3 带使能端 RS 触发器功能表
EN SR
1n
Q
1n
Q
0 ××
n
Q
n
Q
1 00
n
Q
n
Q
1 01 0 1
1 10 1 0
1 1 1 * 0 0
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带使能端的RS
触发器
D触发器
不论是 RS触发器还是 触发器，在正常工作时，总有一组输入信号是不允许出现的。对使用带来不便。 D触发器可以解决这个问题。
D触发器只有一个数据输入端 D，这个信号经过反相器再加到触发器的另一个输入门，从而保证了触发器的两个输入始终保持相反的状态。
SR
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带使能端的RS
触发器
实际使用的 D触发器总是带有使能端的。
D触发器的特征方程：
1n
Q
=
n
QRS?
=
n
Q DD? =D
表 6,4 带使能端 D 触发器功能表
EN D
1n
Q
1n
Q
0 ×
n
Q
n
Q
1 0 0 1
1 1 1 0
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带使能端的RS
触发器
锁存器
锁存器实际上就是带有使能端的触发器。在使能信号有效时，储存新的数据；当使能信号无效时，使用已经存入的数据。
锁存器不是一位触发器，而是多位触发器的组合。
锁存器一般还有输出的三态控制，使得输出具有 0,1和高阻三个状态。
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带使能端的RS
触发器
74LS373是由 D触发器构成的 8位锁存器。
表 6,5 锁存器 7 4 L S 3 7 3 功能表
OC C D
1n
Q
0 1 1 1
0 1 0 0
0 0 ×
n
Q
1 × × 高阻
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时钟控制的集成触发器
现在实际应用的时序系统大多数都是同步时序系统。整个系统的工作，
由统一的时钟控制。
在同步系统中，不论触发器的输入如何变化，要求触发器在一个时钟周期中只能翻转一次。
触发器翻转的时间，完全由时钟控制。这类触发器称为钟控触发器。
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时钟控制的集成触发器
主从触发器
主从触发器由两个带使能端的基本触发器构成，可以是两个 RS触发器，也可以是两个 D触发器。
但是在构成主从触发器时，增加了从输出到输入的反馈，结果得到的触发器则不是 RS触发器，而是一种具有新的功能的 JK触发器。
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时钟控制的集成触发器
JK触发器的功能
JK触发器的特征方程,
1n
Q
=
n
QRS?
=
nnn
QKQQJ
=
nn
QKQJ?
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时钟控制的集成触发器
JK触发器的功能表表 6,6 J K 触发器功能表
JK
1n
Q
1n
Q
00
n
Q
n
Q
01 0 1
10 1 0
11
n
Q
n
Q
由于消除了不允许出现的输入组合，使得
JK触发器有更广泛的应用。
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时钟控制的集成触发器
主从 JK触发器
主从 JK触发器由两个带使能端的 RS触发器组成，靠近输入的称为主触发器，
靠近输出的是从触发器。并且两个输出分别反馈到输入端。
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时钟控制的集成触发器
CP=0时，主触发器封锁，不接受输入信号。此时，两个触发器状态都不会改变。
CP=1时，主触发器开放，接受 JK输入，
主触发器的状态可以改变；从触发器封锁，状态不变。
若 CP＝ 1时,JK的输入不变，主触发器按
JK触发器特征方程工作。
CP由 1变到 0时，主触发器的状态向从触发器转移，从触发器的状态按 JK触发器的功能发生变化。
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时钟控制的集成触发器
所以：
TTL JK主从触发器只能在时钟的下降沿改变输出状态。
输出和输入之间按 JK触发器的规律进行。
当 CP＝ 1时,JK输入不变的情况下，
只要按照 CP下降沿前的 JK值和当时触发器的状态，就可以决定在下降沿时输出如何变化。
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时钟控制的集成触发器
主从 JK触发器输入和输出的波形图。设初始状态是 Q=0。
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时钟控制的集成触发器
CP
K
J
Q
保持 翻转
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时钟控制的集成触发器
主从 JK触发器的一次翻转
如果在 CP=1期间,JK输入发生了变化，
就不一定可以按照 CP下降沿时的 JK值来决定输出的变化。
在右图中,CP下降沿时的 JK=01，按照
JK触发器的功能表，
输出应该是 0状态，
但是图中画出的结果是 Q=1。
原因是 JK在 CP=1的期间发生了变化。
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时钟控制的集成触发器
因为主触发器输入的反馈信号不是来自主触发器的输出。也不随着主触发器状态的改变而改变。
由于 Q=0，当 K变为 1后，它和 Q相与后等于 0。也就是在 t1时刻,JK变为 01
后，实际加到主触发器输入的信号是
00，使得主触发器输出维持在 Q=1。
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时钟控制的集成触发器
若是在 CP=1期间,JK信号发生了变化，
可以按以下的方法来决定输出的变化：
若原来触发器输出 0，在 CP=1期间，
JK出现了 10或 11的组合，不论 CP下降沿时的 JK是什么值，触发器输出一定是变为 1状态。
若原来触发器输出 1，在 CP=1期间，
JK出现了 01或 11的组合，不论 CP下降沿时的 JK是什么值，触发器输出一定是变为 0状态。
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时钟控制的集成触发器
异步置 1置 0输入
触发器的异步置 1置 0端也称为直接置 1置 0端。它们的作用是在需要时直接使触发器进入 1状态或者 0状态，而不必等待时钟边沿的到来，也和当时的触发器输入 JK无关。
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时钟控制的集成触发器表 6,8 带有异步置 1 置 0 输入的 JK 触发器功能表
S
D
R
D
CP J K Q Q
0 1 × × × 1 0
1 0 × × × 0 1
0 0 × × × 1 * 1 *
1 1 ↓ 0 0
n
Q
n
Q
1 1 ↓ 0 1 0 1
1 1 ↓ 1 0 1 0
1 1 ↓ 1 1
n
Q
n
Q
1 1 1 × ×
n
Q
n
Q
注,* 状态不使用
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时钟控制的集成触发器
T触发器
将 JK触发器的两个输入端连接到一起作为触发器的唯一的一个输入，就构成了另外一种类型的触发器,T触发器。
T触发器的特征方程。
1n
Q
=
nn
QKQJ?
=
nn
QTQT?
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时钟控制的集成触发器
边沿触发器
边沿触发器也是在时钟的某个边沿发生状态的翻转，也是属于钟控触发器。
并且，边沿触发器状态的变化只和时钟边沿时刻的输入和当时的状态有关，
和其他时钟状态下的输入无关。
边沿触发器比主从 JK触发器有更好的抗干扰能力，工作更加可靠。
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时钟控制的集成触发器
负边沿 JK触发器
电路的输出方程：
1n
Q
= SQCPQ
nn

1n
Q
= RQCPQ
nn

将 CP=0和 CP=1带入方程式，结果都是状态不变。
只有当 CP从 1变到 0时，由于与非门的延迟，
SR的输出将暂时保持 CP=1时的结果，并将这些值作用到触发器，使得输出发生变化。
属于时钟下降沿触发的 JK触发器。
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时钟控制的集成触发器
维持阻塞 D触发器
维持阻塞触发器是利用电路的内部反馈来保证边沿触发的钟控触发器。
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时钟控制的集成触发器
在图 (b)中，时钟 CP=1，输入 D加到触发器，实现 D触发器的功能：
1n
Q
=
n
QRS?
=
n
QDD? =D
在图 (c)中表明,CP=1期间，如果 D输入发生变化，输出也不会发生变化。
也就是触发器的输出只会在时钟的上升沿发生一次变化，完成边沿触发的功能。
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触发器的逻辑符号
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触发器的逻辑符号
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CM
OS
触发器
带使能端 D触发器
构成集成 CMOS触发器的基本单元是带使能端 D触发器。
在 EN=0时，传输门 TG1导通，输入的 D信号直接传输到输出端，使得输出 Q=D。
当 EN=1时,TG1截止，但是 TG2导通，反相器 1和 2形成了一个没有外界输入的触发器，将 CP=1之前的 D输入存储起来。实现锁存器的存储功能。
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CM
OS
触发器
CMOS主从 D触发器
在 CP=0时，传输门 TG1导通，主触发器接收 D
信号输入。而传输门 TG3截止，从触发器处于保持状态，输出不变。
在 CP由 0上升到 1时，主触发器的状态传输到从触发器，使从触发器的输出和 CP上升前的 D
输入一致，实现了边沿触发的功能。
在 CP=1时，主触发器的输入传输门 TG1截止，
处于保持状态。由于主触发器的输出不变，输出也不会变化。
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CM
OS
触发器
RS是异步置 0置 1输入。
RS信号的加入是要保证无论在什么状态下，都能立即实现置位的功能。
由于是用或非门构成触发器，所以 RS
一定是高电平有效。
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CM
OS
触发器
CMOS集成 D触发器有以下的特点：
结构上，是主从触发器，由两个带使能端 D触发器构成；
性能上，是上升沿触发的边沿触发器，
由上升沿前的 D输入和当时的状态决定输出如何翻转；
虽然是主从触发器，但是没有一次翻转的问题。
异步置 1置 0信号是高电平有效。
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CM
OS
触发器
CMOS JK触发器
CMOS的 JK触发器是由集成 D触发器增加一个输入网络来构成的。
输入网络的输出表达式是：
D=
nn
QKQJ?
= )KQ)(Q(J
nnn

=
nn
KQQJ
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集成触发器的时间参数
建立时间和保持时间
建立时间 tsu就是输入信号必须在时钟
（或使能信号）有效边沿之前提前到来的时间。
保持时间 th则是输入信号必须在时钟有效边沿之后继续保持的时间。
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集成触发器的时间参数
时钟信号的时间参数
时钟高电平宽度 tWH：时钟信号保持为高电平的最小持续时间。
时钟低电平宽度 tWL：时钟信号保持为低电平的最小持续时间。
时钟低电平宽度和高电平宽度之和就是时钟的最小周期，也就不难得到最高工作频率：
WLWH
m a x
tt
1
f
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触发器的VH
DL
描述
电位型触发器的 VHDL描述例 6.1 用或非 门构 成的 RS触发 器的 VHDL
描述：
ENTITYRS_ffIS
PORT(r,s,IN BIT;
q,qb,BUFFERBIT);
ENDRS_ff;
ARCHITECTURE rs_archi OF RS_ff
IS
BEGIN
qb<=s NORq;
q <=r NORqb;
ENDrs_archi;
定义信号 q和 qb的类型时，要使用,BUFFER”型。
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触发器的VH
DL
描述
例 6.2 带有使能端的 RS触发器的 VHDL描述
ENTITYRSlatchIS
PORT(r,s,en,IN BIT;
q,qb:BUFFERBIT);
ENDRSlatch;
ARCHITECTURErs_archiOFRSlatchIS
SIGNALs1,r1,BIT;
BEGIN
s1 <=s NANDen;
r1 <=r NANDen;
qb<=r1 NANDq ;
q <=s1 NANDqb ;
ENDrs_archi;
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触发器的VH
DL
描述例 6.3 D锁存器的 VHDL性能描述。
ENTITYdlatchIS
PORT(d,en:IN STD_LOGIC;
q,qb,OUTBUFFERSTD_LOGIC);
ENDdlatch;
ARCHITECTUREbehavOfdlatchIS
BEGIN
PROCESS(en,d,q)
BEGIN
IF (en = '0') THENq <=d;
ENDIF;
qb<=NOTq;
ENDPROCESS;
ENDbehav;
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触发器的VH
DL
描述
钟控型触发器的描述
描述钟控型触发器的关键是时钟的描述，
或者更准确的说是时钟边沿的描述。
时钟的边沿可通过信号的属性
(Attribute)来表示。
表 6,10 信号的事件属性属性 示例 结果 结果类型
S T A B L E s 'S T A B L E( 4 N S ) 信号 布尔
EVEN T s 'EVEN T 值 布尔
L A S T _ EVEN T s 'L A S T_ EVEN T 值 时间
L A S T _ V A L U E s 'L A S T_ V A L U E 值 和信号相同
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触发器的VH
DL
描述
例 6.4 负边沿触发 D触发器的 VHDL描述
ENTITYsimple_d_ffIS
PORT(d,cp:INBIT;
q,qb:OUT BIT);
ENDsimple_d_ff;
ARCHITECTUREfalling_edgeOFsimple_d_ffIS
SIGNALtemp:simple;
BEGIN
temp<= d WHEN (cp='0' AND NOT cp'STABLE)
ELSEtemp;
q<=temp;
qb<=NOT temp;
ENDfalling_edge;
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触发器的VH
DL
描述
例 6.5 带有异步置位复位功能的 D触发器的 VHDL描述
ENTITY d_sr_ffIS
PORT(d,set,res,cp,IN BIT;
q,qb,OUT BIT);
END d_sr_ff;
ARCHITECTURE behave OF d_sr_ffIS
SIGNAL temp,BIT,='0';
BEGIN
PROCESS(cp,set,res)
BEGIN
IF set= '0' THEN
temp<='1';
ELSEIF res= '0' THEN
temp<='0';
ELSEIF(cp='1' AND cp'EVENT) THEN
temp<=d;
ENDIF;
END PROCESS;
q<= temp;
qb<= NOT temp;
END behave;