2.3 常用的中规模组合逻辑电路
2.3.1 译码器
2.3.2 数据选择器
2.3.3 编码器
2.3.4 数据比较器
2.3.5 运算器（算数逻辑单元 ALU）
2.3.6 奇偶校验器组合逻辑电路的分析，通过习题练习分析：已知电路图，求逻辑功能设计：已知逻辑功能，画电路图中间步骤：功能表，表达式一定不可少本章习题
4.3,4.7,4.12,4.15,4.18,4.19,4.20,4.26
这些作业与上次门电路作业一起，下周交今天下午答疑,2:30－ 5:00,8区 4楼找巴老师复习：译码器与数据选择器
S1 S0 Y
0 0 D0
0 1 D1
1 0 D2
1 1 D3
310210110010 DSSDSSDSSDSSY
S1
S0
D0D1D2D3
Y
1 1 1 01 1
1 1 0 10 1
1 0 1 11 0
0 1 1 10 0
Y0 Y1 Y2 Y3A B
ABY
BAY
BAY
BAY
3
2
1
0 Y
0
Y1
Y2
Y3
A
B
复习：译码器与数据选择器（续）
都是与非，与或非逻辑的全组合
都可以有 E控制端，用于扩展和选通
都可以实现逻辑函数（最小项的全组合）
扩展应用：译码器都要用 E，选择器可以不用 E（扩展时要先画真值表，找规律）
选择器的输出结构可以带有三态输出,OC
门输出等结构，因此选择器可以用于总线发送器。
有使能端 E的 2-4译码器有使能端的双 4选 1数据选择器
（输出结构,W＝ Y）
用作扩展（译码器）E
5片 2－ 4译码器构成 4－ 16译码器。第一层的一个译码器用作选片。 E=0时,C D＝ 00时选中左边一片，译出
Y0… Y3 ;依此类推。
选择器扩展,用双 4选 1选择器扩展成 16选 1选择器
S3 S2 S1 S0 Y
0 0 0 0 Y0
0 1 Y1
1 0 Y2
1 1 Y3
0 1 0 0 Y4
0 1 Y5
1 0 Y6
1 1 Y7
1 0 0 0 Y8
0 1 Y9
1 0 Y10
1 1 Y11
1 1 0 0 Y12
0 1 Y13
1 0 Y14
1 1 Y15
16选 1功能表 两种不同的扩展方案，从功能表上分析，可以先选低两位，也可以先选高两位。
选择器扩展,用双 4选 1选择器 (无 E)
扩展成 16选 1选择器 (1)
S0
S1D0 D3
Y
D0 D3
Y S0
S1D0 D3
Y
D0 D3
Y
S0
S1D0 D3
Y
S1
S0
S3
S2
D0 D3 D4 D7 D8 D11D12 D15
逻辑结构,S1 S0控制第一层选择,S3 S2控制第二层选择。
D
两级选择结构选择器扩展,用双 4选 1选择器 (无 E)
扩展成 16选 1选择器 (2)
S0
S1D0 D3
Y
D0 D3
Y S0
S1D0 D3
Y
D0 D3
Y
S0
S1D0 D3
Y
S3
S2
S1
S0
D0 D1 D2 D3
D P.110 图 4-31
两级选择结构逻辑结构,S3 S2控制第一层选择,S1 S0控制第二层选择。
选择器扩展,带 E的双 4选 1选择器扩展成 16选 1选择器高两位控制端经译码后分别控制数据选择器的使能端 G，
以实现扩展。输出级是三态门，因此可以,线与,。
用译码器＋数据选择器，一级选择就可以。
数据选择器用于总线发送控制
A B C
BUSA?
BUSB?
BUSC?
S0S
1S
2
A B C H
8选 1数据选择器译码器与数据选择器实现逻辑函数 (1)
译码器：可以看成是 N个输入变量组成的
2N个最小项，再经一级与非门，组成,与非 -与非,逻辑，既可表达,与 -或,表达式。
例如,F＝ ABC+ABC+ABC=m1+m2+m7m
1
m7
A
B
C
Y1
Y2
Y7
Y0
F
译码器与数据选择器实现逻辑函数 (2)
CACABF
数据选择器,逻辑结构就是与 -或表达式。
数据选择 器可以看成是 N个控制端选择 2N个最小项组成的,与 -或,表达式。选择某些输入为,1”，就是选中这些最小项组成逻辑函数。
例如，用八选一数据选择器实现函数：
译码器与数据选择器实现逻辑函数
(3)
NCACANBCAF )()(
CACAFBCAF '','
NFNFF '''
0011
0111
BA
C 00 01 11 10
0
1 1001
0110
BA
C 00 01 11 10
0
1
8选 1数据选择器可以实现 4变量函数，
3个变量用在选择控制端,1个变量在数据输入例,
8选 1数据选择器实现 4变量函数
00D71 1 1
10D60 1 1
01D51 0 1
11D40 0 1
11D31 1 0
00D20 1 0
11D11 0 0
01D00 0 0
函数 F的值F’’F’输入S0 S1 S2
NNN 01
000 NN
111 NN
111 NN
NNN 01
NNN 10
000 NN
“1”
“0”
S2
S1
S0
N
E
F
D0 D7
111 NN
问题,BCD码和余 3码十进制数如何直接运算 (1)
010100000100
0110
010110100011
0110
111110010011
100101010010
011001000001
)405()259()146(
101010
8421 BCD码修正修正
10)405(?
011001010010
01100110
101111100001
100110010001
001001010000
)251()199()52(
101010
8421 BCD码修正
10)251(?
011 0000 1
011 0
000 0000 1
100 0
100 0
)16()8()8(
101010
8421 BCD码修正
10)16(?
(1) 8421 BCD码加法：两个 8421码相加，结果仍是 8421码。
8421 BCD码加法修正规则：
请同学总结。
问题,BCD码和余 3码十进制数如何直接运算 (2)
00110001
1001
1010
余 3码 7+6
8421码 (13)10
0101
0110
1011
0110
0101
余 3码 2+3
减 6修正
8421码 (5)10
010100000100
0110
010100001010
110010000101
100101110100
余 3码 146+259
减 6修正
8421码 (405)10
(2) 余 3 BCD码加法：两个余 3码相加，结果是 8421码。
余 3 BCD码加法，何时需要减 6修正？
请同学总结。
问题,BCD码和余 3码十进制数如何直接运算 (3)
十进制 8421 9的补 10的补
0 0000 1001 1010
1 0001 1000 1001
2 0010 0111 1000
3 0011 0110 0111
4 0100 0101 0110
5 0101 0100 0101
6 0110 0011 0100
7 0111 0010 0011
8 1000 0001 0010
9 1001 0000 0001
十进制 余 3码 9的补 10的补
0 0011 1100 1101
1 0100 1011 1100
2 0101 1010 1011
3 0110 1001 1010
4 0111 1000 1001
5 1000 0111 1000
6 1001 0110 0111
7 1010 0101 0110
8 1011 0100 0101
9 1100 0011 0100
(3)8421 和余 3 BCD码减法：需要分别对 8421码和余 3码求补。
余 3码,9的补码,具有,自补性,(self complement),便于求补。
8421码及其补码 余 3码及其补码
2.3.3 编码器 (Encoder)
编码器 (Encoder)原理
优先编码器 (Priority Encoder)
8-3优先编码器
扩展应用,16-4 优先编码器编码器 (Encoder)原理
功能：将译码器反过来，对应输入的每一个状态，输出一个编码。
4-2编码，将输入的 4个状态编成 2位二进制数码； 8-3编码，将输入的 8个状态编成 3位二进制数码； BCD编码，将
10个输入编成 BCD码。
编码器 (Encoder)原理功能表
I0 I1 I2 I3 A0 A1
0 1 1 1 0 0
1 0 1 1 1 0
1 1 0 1 0 1
1 1 1 0 1 1
例,4-2线 Encoder
3210321032103210
32103210321032100
1 IIIIIIIIIIIIIIIIA
IIIIIIIIIIIIIIIIA
I0
I1
I2
I3
A0
A1
8421码编码器
8421
编码器
X1
X2
X9
Y0
Y1
Y2
Y3
X9 X8 X7 X6 X5 X4 X3 X2 X1 Y3 Y2 Y1 Y0
0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 1 0 0 0 1
0 0 0 0 0 0 0 1 0 0 0 1 0
0 0 0 0 0 0 1 0 0 0 0 1 1
0 0 0 0 0 1 0 0 0 0 1 0 0
0 0 0 0 1 0 0 0 0 0 1 0 1
0 0 0 1 0 0 0 0 0 0 1 1 0
0 0 1 0 0 0 0 0 0 0 1 1 1
0 1 0 0 0 0 0 0 0 1 0 0 0
1 0 0 0 0 0 0 0 0 1 0 0 1975310
76321
76542
983
XXXXXY
XXXXY
XXXXY
XXY
8421码编码器
975310
76321
76542
983
XXXXXY
XXXXY
XXXXY
XXY
X2 X1X9
Y0Y1Y2Y3
X8 X7 X6 X5 X4 X3
局限：只有互斥输入时，
才能用这种编码器。即在任一时刻所有输入线中只允许有一个为,1”，否则编码器会发生混乱。必须用优先编码器。
优先编码器当两条或两条以上线为,0”时，优先按输入编号大的编码，称优先编码器 (Priority Encoder) 。
以 8-3优先编码器为例。
8-3
优先编码器优先编码功能表
1
0
1
1
1
1
1
1
1
1
E0
X
1
0
X
X
X
X
X
X
X
0
1111XXXXXXX1
1
0
0
0
0
0
0
0
0
GS
1
1
1
1
1
1
1
1
0
7
1111111110
1111111110
1101111100
10111110X0
1001110XX0
011110XXX0
01010XXXX0
0010XXXXX0
000XXXXXX0
A2A1A0654321iE
(A2,A1,A0用反码编码,Gs为编码输出,Eo为使能输出,Ei为使能输入 )
)(164236456717 6 5 4 3 23765457670 BABAAA
2543546727 6 5 4 337 6 5 46771A
456747 6 55766772A
100 7 6 5 4 3 2 1 0 EEGE s
将 3-8优先编码器扩展为 16-4优先编码器若高位片有,0”输入，高位 Eo=1,应禁止低位片，以 (A2~0)高作为 (A2~0)16-4，高位片的 Gs(=0)作为 A3
若高位片无,0”输入，高位 Eo=0,低位片工作，以 (A2~0)低 作为
(A2~0)16-4
16-4 优先编码器
iEiE
A3 A2 A1 A0
A2 A1 A0E0 A2 A1 A0 E0GsGs
7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0
15 78 0
优先编码器在计算机中的应用
设备按照优先等级编码，用于中断响应
浮点数表示中，规格化求阶码
……
2.3.4 数字比较器功能：比较 A,B两数大小，判断 A>B,A<B,A=B
A3A2 A1 A0
B3B2 B1 B0 从高位开始比较，
若 A3>B3 则 A>B，
若 A3<B3 则 A<B，
若 A3=B3 则再比较低位
Ai>Bi的条件,Ai=1,Bi=0；即
11 iiiii BAAZBA 或
Ai<Bi的条件,Ai=0,Bi=1； 即
11 iiiii BABWBA 或
Ai=Bi的条件：
11 iiiiiiii BABBAAWBA 或数据比较器功能表
A3,B3 A2,B2 A1,B1 A0,B0 A>B A<B A=B
A3 > B3 X X X 1 0 0
A3 < B3 X X X 0 1 0
A3 = B3 A2 >B2 X X 1 0 0
A3 = B3 A2 <B2 X X 0 1 0
A3 = B3 A2 =B2 A1 >B1 X 1 0 0
A3 = B3 A2 =B2 A1 <B1 X 0 1 0
A3 = B3 A2 =B2 A1 = B1 A0 >B0 1 0 0
A3 = B3 A2 =B2 A1 = B1 A0 <B0 0 1 0
A3 = B3 A2 =B2 A1 = B1 A0 =B0 0 0 1
表达式,P116
分段比较,多片比较器构成更长位数的方法比较器不仅输出比较结果，还要能接受其它片输出的结果。
A
B
4位比较器
A>B
A<B
A=B
A>B
A<B
A=B 74LS85
2.3.5 运算器（算数逻辑单元 ALU）
加法器
– 四位串行进位加法器
– 快速加法器
– 16位加法器
算术运算逻辑单元
– 四位算术逻辑运算单元
– 功能
– 超前进位扩展器加法器 Adder
（ 1）半加器 （ Half Adder）
不考虑低位进位输入，两数码 Xn,Yn相加，称半加
Xn Yn Hn
0 0 0
1 0 1
0 1 0
1 1 0
nnnnnnn YXYXYXH
加法器 Adder
（ 2）全加器 Xn,Yn及低位进位 Cn-1相加，为全加
Xn Yn Cn-1 Fn Cn
0 0 0 0 0
1 0 0 1 0
0 1 0 1 0
1 1 0 0 1
0 0 1 1 0
1 0 1 0 1
0 1 1 0 1
1 1 1 1 1
门电路组成的全加器及其传输延迟
Ai
Bi
Ci-1 Fi
A
B
2
BA3
4
5
6
5 C
out
Cin
Fi
BABABAABBABAABBABA
几种形式的全加器几种形式的全加器四位串行进位加法器
Y3 Y2 Y1 Y0X3 X2 X1 X0 Cin
S1S2S3S4Cout
FULL
Adder
FULL
Adder
FULL
Adder
FULL
Adder
快速加法器、超前进位加法器进位输入是由专门的,进位门,综合所有低位的加数、被加数及最低位进入输入后来提供的
C1,C2,C3,C4形成条件快速加法器
011111 )( CYXYXC
011221122222 ))(()( CYXYXYXYXYXC
0112233
1122332233333
))()((
))(()(
CYXYXYX
YXYXYXYXYXYXC
011223344
11224344
2233443344444
))()()((
))()((
))(()(
CYXYXYXYX
YXYXYXYX
YXYXYXYXYXYXC
快速加法器取反码，得快速加法器改写为逻辑图
16位加法器用 4片 4位快速加法器组成 16位快速加法器片间进位仍是逐片传递的
16位并行进位加法器用类似四位快速加法器中 C1,C2,C3,C4形成的原理，
去形成片间快速进位 C4,C8,C12,C16
16位并行进位加法器
16位并行进位加法器
16位快速加法器的结构图
4位快速加法器能提供 Pm,Gm
超前进位扩展器
2.3.1 译码器
2.3.2 数据选择器
2.3.3 编码器
2.3.4 数据比较器
2.3.5 运算器（算数逻辑单元 ALU）
2.3.6 奇偶校验器组合逻辑电路的分析，通过习题练习分析：已知电路图，求逻辑功能设计：已知逻辑功能，画电路图中间步骤：功能表，表达式一定不可少本章习题
4.3,4.7,4.12,4.15,4.18,4.19,4.20,4.26
这些作业与上次门电路作业一起，下周交今天下午答疑,2:30－ 5:00,8区 4楼找巴老师复习：译码器与数据选择器
S1 S0 Y
0 0 D0
0 1 D1
1 0 D2
1 1 D3
310210110010 DSSDSSDSSDSSY
S1
S0
D0D1D2D3
Y
1 1 1 01 1
1 1 0 10 1
1 0 1 11 0
0 1 1 10 0
Y0 Y1 Y2 Y3A B
ABY
BAY
BAY
BAY
3
2
1
0 Y
0
Y1
Y2
Y3
A
B
复习：译码器与数据选择器（续）
都是与非，与或非逻辑的全组合
都可以有 E控制端，用于扩展和选通
都可以实现逻辑函数（最小项的全组合）
扩展应用：译码器都要用 E，选择器可以不用 E（扩展时要先画真值表，找规律）
选择器的输出结构可以带有三态输出,OC
门输出等结构，因此选择器可以用于总线发送器。
有使能端 E的 2-4译码器有使能端的双 4选 1数据选择器
（输出结构,W＝ Y）
用作扩展（译码器）E
5片 2－ 4译码器构成 4－ 16译码器。第一层的一个译码器用作选片。 E=0时,C D＝ 00时选中左边一片，译出
Y0… Y3 ;依此类推。
选择器扩展,用双 4选 1选择器扩展成 16选 1选择器
S3 S2 S1 S0 Y
0 0 0 0 Y0
0 1 Y1
1 0 Y2
1 1 Y3
0 1 0 0 Y4
0 1 Y5
1 0 Y6
1 1 Y7
1 0 0 0 Y8
0 1 Y9
1 0 Y10
1 1 Y11
1 1 0 0 Y12
0 1 Y13
1 0 Y14
1 1 Y15
16选 1功能表 两种不同的扩展方案，从功能表上分析，可以先选低两位，也可以先选高两位。
选择器扩展,用双 4选 1选择器 (无 E)
扩展成 16选 1选择器 (1)
S0
S1D0 D3
Y
D0 D3
Y S0
S1D0 D3
Y
D0 D3
Y
S0
S1D0 D3
Y
S1
S0
S3
S2
D0 D3 D4 D7 D8 D11D12 D15
逻辑结构,S1 S0控制第一层选择,S3 S2控制第二层选择。
D
两级选择结构选择器扩展,用双 4选 1选择器 (无 E)
扩展成 16选 1选择器 (2)
S0
S1D0 D3
Y
D0 D3
Y S0
S1D0 D3
Y
D0 D3
Y
S0
S1D0 D3
Y
S3
S2
S1
S0
D0 D1 D2 D3
D P.110 图 4-31
两级选择结构逻辑结构,S3 S2控制第一层选择,S1 S0控制第二层选择。
选择器扩展,带 E的双 4选 1选择器扩展成 16选 1选择器高两位控制端经译码后分别控制数据选择器的使能端 G，
以实现扩展。输出级是三态门，因此可以,线与,。
用译码器＋数据选择器，一级选择就可以。
数据选择器用于总线发送控制
A B C
BUSA?
BUSB?
BUSC?
S0S
1S
2
A B C H
8选 1数据选择器译码器与数据选择器实现逻辑函数 (1)
译码器：可以看成是 N个输入变量组成的
2N个最小项，再经一级与非门，组成,与非 -与非,逻辑，既可表达,与 -或,表达式。
例如,F＝ ABC+ABC+ABC=m1+m2+m7m
1
m7
A
B
C
Y1
Y2
Y7
Y0
F
译码器与数据选择器实现逻辑函数 (2)
CACABF
数据选择器,逻辑结构就是与 -或表达式。
数据选择 器可以看成是 N个控制端选择 2N个最小项组成的,与 -或,表达式。选择某些输入为,1”，就是选中这些最小项组成逻辑函数。
例如，用八选一数据选择器实现函数：
译码器与数据选择器实现逻辑函数
(3)
NCACANBCAF )()(
CACAFBCAF '','
NFNFF '''
0011
0111
BA
C 00 01 11 10
0
1 1001
0110
BA
C 00 01 11 10
0
1
8选 1数据选择器可以实现 4变量函数，
3个变量用在选择控制端,1个变量在数据输入例,
8选 1数据选择器实现 4变量函数
00D71 1 1
10D60 1 1
01D51 0 1
11D40 0 1
11D31 1 0
00D20 1 0
11D11 0 0
01D00 0 0
函数 F的值F’’F’输入S0 S1 S2
NNN 01
000 NN
111 NN
111 NN
NNN 01
NNN 10
000 NN
“1”
“0”
S2
S1
S0
N
E
F
D0 D7
111 NN
问题,BCD码和余 3码十进制数如何直接运算 (1)
010100000100
0110
010110100011
0110
111110010011
100101010010
011001000001
)405()259()146(
101010
8421 BCD码修正修正
10)405(?
011001010010
01100110
101111100001
100110010001
001001010000
)251()199()52(
101010
8421 BCD码修正
10)251(?
011 0000 1
011 0
000 0000 1
100 0
100 0
)16()8()8(
101010
8421 BCD码修正
10)16(?
(1) 8421 BCD码加法：两个 8421码相加，结果仍是 8421码。
8421 BCD码加法修正规则：
请同学总结。
问题,BCD码和余 3码十进制数如何直接运算 (2)
00110001
1001
1010
余 3码 7+6
8421码 (13)10
0101
0110
1011
0110
0101
余 3码 2+3
减 6修正
8421码 (5)10
010100000100
0110
010100001010
110010000101
100101110100
余 3码 146+259
减 6修正
8421码 (405)10
(2) 余 3 BCD码加法：两个余 3码相加，结果是 8421码。
余 3 BCD码加法，何时需要减 6修正？
请同学总结。
问题,BCD码和余 3码十进制数如何直接运算 (3)
十进制 8421 9的补 10的补
0 0000 1001 1010
1 0001 1000 1001
2 0010 0111 1000
3 0011 0110 0111
4 0100 0101 0110
5 0101 0100 0101
6 0110 0011 0100
7 0111 0010 0011
8 1000 0001 0010
9 1001 0000 0001
十进制 余 3码 9的补 10的补
0 0011 1100 1101
1 0100 1011 1100
2 0101 1010 1011
3 0110 1001 1010
4 0111 1000 1001
5 1000 0111 1000
6 1001 0110 0111
7 1010 0101 0110
8 1011 0100 0101
9 1100 0011 0100
(3)8421 和余 3 BCD码减法：需要分别对 8421码和余 3码求补。
余 3码,9的补码,具有,自补性,(self complement),便于求补。
8421码及其补码 余 3码及其补码
2.3.3 编码器 (Encoder)
编码器 (Encoder)原理
优先编码器 (Priority Encoder)
8-3优先编码器
扩展应用,16-4 优先编码器编码器 (Encoder)原理
功能：将译码器反过来，对应输入的每一个状态，输出一个编码。
4-2编码，将输入的 4个状态编成 2位二进制数码； 8-3编码，将输入的 8个状态编成 3位二进制数码； BCD编码，将
10个输入编成 BCD码。
编码器 (Encoder)原理功能表
I0 I1 I2 I3 A0 A1
0 1 1 1 0 0
1 0 1 1 1 0
1 1 0 1 0 1
1 1 1 0 1 1
例,4-2线 Encoder
3210321032103210
32103210321032100
1 IIIIIIIIIIIIIIIIA
IIIIIIIIIIIIIIIIA
I0
I1
I2
I3
A0
A1
8421码编码器
8421
编码器
X1
X2
X9
Y0
Y1
Y2
Y3
X9 X8 X7 X6 X5 X4 X3 X2 X1 Y3 Y2 Y1 Y0
0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 1 0 0 0 1
0 0 0 0 0 0 0 1 0 0 0 1 0
0 0 0 0 0 0 1 0 0 0 0 1 1
0 0 0 0 0 1 0 0 0 0 1 0 0
0 0 0 0 1 0 0 0 0 0 1 0 1
0 0 0 1 0 0 0 0 0 0 1 1 0
0 0 1 0 0 0 0 0 0 0 1 1 1
0 1 0 0 0 0 0 0 0 1 0 0 0
1 0 0 0 0 0 0 0 0 1 0 0 1975310
76321
76542
983
XXXXXY
XXXXY
XXXXY
XXY
8421码编码器
975310
76321
76542
983
XXXXXY
XXXXY
XXXXY
XXY
X2 X1X9
Y0Y1Y2Y3
X8 X7 X6 X5 X4 X3
局限：只有互斥输入时，
才能用这种编码器。即在任一时刻所有输入线中只允许有一个为,1”，否则编码器会发生混乱。必须用优先编码器。
优先编码器当两条或两条以上线为,0”时，优先按输入编号大的编码，称优先编码器 (Priority Encoder) 。
以 8-3优先编码器为例。
8-3
优先编码器优先编码功能表
1
0
1
1
1
1
1
1
1
1
E0
X
1
0
X
X
X
X
X
X
X
0
1111XXXXXXX1
1
0
0
0
0
0
0
0
0
GS
1
1
1
1
1
1
1
1
0
7
1111111110
1111111110
1101111100
10111110X0
1001110XX0
011110XXX0
01010XXXX0
0010XXXXX0
000XXXXXX0
A2A1A0654321iE
(A2,A1,A0用反码编码,Gs为编码输出,Eo为使能输出,Ei为使能输入 )
)(164236456717 6 5 4 3 23765457670 BABAAA
2543546727 6 5 4 337 6 5 46771A
456747 6 55766772A
100 7 6 5 4 3 2 1 0 EEGE s
将 3-8优先编码器扩展为 16-4优先编码器若高位片有,0”输入，高位 Eo=1,应禁止低位片，以 (A2~0)高作为 (A2~0)16-4，高位片的 Gs(=0)作为 A3
若高位片无,0”输入，高位 Eo=0,低位片工作，以 (A2~0)低 作为
(A2~0)16-4
16-4 优先编码器
iEiE
A3 A2 A1 A0
A2 A1 A0E0 A2 A1 A0 E0GsGs
7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0
15 78 0
优先编码器在计算机中的应用
设备按照优先等级编码，用于中断响应
浮点数表示中，规格化求阶码
……
2.3.4 数字比较器功能：比较 A,B两数大小，判断 A>B,A<B,A=B
A3A2 A1 A0
B3B2 B1 B0 从高位开始比较，
若 A3>B3 则 A>B，
若 A3<B3 则 A<B，
若 A3=B3 则再比较低位
Ai>Bi的条件,Ai=1,Bi=0；即
11 iiiii BAAZBA 或
Ai<Bi的条件,Ai=0,Bi=1； 即
11 iiiii BABWBA 或
Ai=Bi的条件：
11 iiiiiiii BABBAAWBA 或数据比较器功能表
A3,B3 A2,B2 A1,B1 A0,B0 A>B A<B A=B
A3 > B3 X X X 1 0 0
A3 < B3 X X X 0 1 0
A3 = B3 A2 >B2 X X 1 0 0
A3 = B3 A2 <B2 X X 0 1 0
A3 = B3 A2 =B2 A1 >B1 X 1 0 0
A3 = B3 A2 =B2 A1 <B1 X 0 1 0
A3 = B3 A2 =B2 A1 = B1 A0 >B0 1 0 0
A3 = B3 A2 =B2 A1 = B1 A0 <B0 0 1 0
A3 = B3 A2 =B2 A1 = B1 A0 =B0 0 0 1
表达式,P116
分段比较,多片比较器构成更长位数的方法比较器不仅输出比较结果，还要能接受其它片输出的结果。
A
B
4位比较器
A>B
A<B
A=B
A>B
A<B
A=B 74LS85
2.3.5 运算器（算数逻辑单元 ALU）
加法器
– 四位串行进位加法器
– 快速加法器
– 16位加法器
算术运算逻辑单元
– 四位算术逻辑运算单元
– 功能
– 超前进位扩展器加法器 Adder
（ 1）半加器 （ Half Adder）
不考虑低位进位输入，两数码 Xn,Yn相加，称半加
Xn Yn Hn
0 0 0
1 0 1
0 1 0
1 1 0
nnnnnnn YXYXYXH
加法器 Adder
（ 2）全加器 Xn,Yn及低位进位 Cn-1相加，为全加
Xn Yn Cn-1 Fn Cn
0 0 0 0 0
1 0 0 1 0
0 1 0 1 0
1 1 0 0 1
0 0 1 1 0
1 0 1 0 1
0 1 1 0 1
1 1 1 1 1
门电路组成的全加器及其传输延迟
Ai
Bi
Ci-1 Fi
A
B
2
BA3
4
5
6
5 C
out
Cin
Fi
BABABAABBABAABBABA
几种形式的全加器几种形式的全加器四位串行进位加法器
Y3 Y2 Y1 Y0X3 X2 X1 X0 Cin
S1S2S3S4Cout
FULL
Adder
FULL
Adder
FULL
Adder
FULL
Adder
快速加法器、超前进位加法器进位输入是由专门的,进位门,综合所有低位的加数、被加数及最低位进入输入后来提供的
C1,C2,C3,C4形成条件快速加法器
011111 )( CYXYXC
011221122222 ))(()( CYXYXYXYXYXC
0112233
1122332233333
))()((
))(()(
CYXYXYX
YXYXYXYXYXYXC
011223344
11224344
2233443344444
))()()((
))()((
))(()(
CYXYXYXYX
YXYXYXYX
YXYXYXYXYXYXC
快速加法器取反码，得快速加法器改写为逻辑图
16位加法器用 4片 4位快速加法器组成 16位快速加法器片间进位仍是逐片传递的
16位并行进位加法器用类似四位快速加法器中 C1,C2,C3,C4形成的原理，
去形成片间快速进位 C4,C8,C12,C16
16位并行进位加法器
16位并行进位加法器
16位快速加法器的结构图
4位快速加法器能提供 Pm,Gm
超前进位扩展器
