“攻城不怕坚，读书不怕难，世上无难事，只要肯登攀！,
——与有,畏难,情绪的同学 共勉从今天抓起，从现在抓起。
此时跟进，尚来得及；此时继续放弃，只能来年重修！
解决学习动力问题,要我学？ 我要学！自觉学！
为谁学？为自己的前程学！
期中不考试，自觉去复习。第二次实验搞清楚！
§ 1,触发器 － 逻辑电路的记忆元件
§ 1.1 触发器工作原理 (R-S基本触发器 )
§ 1.2 电位触发器（ Latch，锁存器）
§ 1.3 边沿触发器（ D触发器）
§ 1.4 主从触发器（ J-K触发器）
触发器 － 逻辑电路的记忆元件能存储 1位二进制数是基本要求。
为了好用，便于控制，才有了电位触发，
边沿触发，主从触发三种触发方式。
抓住了触发方式，就抓住了问题的本质！
不同触发方式，都反应在波形图上！
要看懂波形图，理解波形图！
R-S基本触发器时序图
时序图 (Timing Diagram) (没考虑延迟）
R
S
Q
Q
SET; RS＝ 00,QQ＝ 11; RS由 00 11,下一状态不定问题,Q和 Q有同时为,1”的情况！
当 RS由,00”变为,11”时，触发器下一个状态不确定！
由于上述两个原因，这种触发器不能直接使用！
电位触发器时序图
时序图 (Timing Diagram)
E
D
Q
尖峰被屏蔽当 E＝ 1时,Q＝ D。 E＝ 0时，屏蔽外部输入。
问题,E＝ 1时,D的变化全部反应的 Q端！不好用！
Q＝？
正边沿 D触发型时序图
CP
D
Q
在 CP正跳变瞬间,D的输入打入触发器！
CP的其它时间均保持触发器状态不变。
最好用的触发器！
为什么最好用？带着问题学！
正边沿 D触发型与电位触发器比较
E/CP
D
Q(电位 )
Q(正沿 D)
正边沿 D触发器的状态清清楚楚！ (D端变化不影响 Q！ )
电位 D触发器只是在 E＝ 0时才清楚！ (E=1时仍影响 Q！ )
正边沿 D触发型与电位触发器比较边沿触发器,CP正跳变之前来到的数据,
一定要延迟到 CP正跳变来到时才被接收 (Store)，因此称为,延迟型触发器,
(Delay-FF).
电位触发器,E=1时,Q紧跟 D电平的变化,D的变化立即就反应到 Q的状态，
因此也称对电位是透明的 (Level
Transparent)。
§ 1.3 边沿触发型 (D触发器 )
5
21
43
6
CP
D
Q
Q
D D
Q CP D
Q
D
结构,门 1门 2是输入控制,
D和 D在 CP控制下引入门 3门 4。
门 2门 4,门 1门 3,门 5门 6
组成 3个基本触发器。
功能表
cp↑ 时,D=1,门 4＝ 0,Q=1; 触发器 Ⅱ 记忆
,0”态,维持门 4输出为 0; 门 4输出和门 3相连,阻塞输入 D的变化对门 3影响,维持门 3输出为 1,此时即使 D变化，也会保持维持门 3输出为 1.因此，黄线称,维持 1、阻塞 0”线。
D触发器工作原理
43
CP
QQ
D
I
IIIII
“0”
5
1
6
2
“1”
cp↑ 时,D=o,门 3＝ 0,Q=1; 触发器 III记忆,0”
态,维持门 3输出为 0; 门 1门 4输出和门 2相连,
使门 2输出 0，维持门 4输出为 1,此时即使 D变化，也会保持维持门 4输出为 1.因此，黄线称
,维持 0、阻塞 1”线。
D触发器工作原理
43
CP
QQ
D
I
IIIII
“0”
5
1
6
2
“1”
D触发器的直接 (异步 )置 0,置 1功能
43 CP
QQ
D
DR I
II
III
CP=1期间,=0,使 Q=0;
同时要改变触发器 II,III
使门 3输出 0，门 4输出 1。
即使 =0撤除,Q=0也可以保持不变 。
SD也是同样考虑,要接入门 2.
DR
DR
CP＝ 0期间,RD=0或 SD=0
都可以作用到基本触发器 I,
直接影响 QQ输出,RD撤销后也能维持状态。
1
5 6
2
DS
D触发器的直接 (异步 )置 0,置 1功能
不论 CP=0期间还是 CP=1期间，只要有,就有
当 撤除后,Q=0将一直保持到下一个 CP正跳变来到为止。
0?DR 1,0 QQ
0?DR
Q
D CP
DSDR
Q CP
D
Q
DR
D触发器功能表
CP D Q
0 1 x x 0 1
1 0 x x 1 0
1 1 D D
DSDR
D
Q
（波形图见 P73）
几种 D 触发器集成电路器件
Number Flip-Flop Type Output Features
74 Dual D Q Pre-set,Clear
174 Hex D Q Clear
171/?175 Quad D Q Clear
273 Octal D Q Clear
374/?377 Octal D Q Output enable
378 Hex D Q Output enable
379 Quad D Q Output enable
Q
Q
Q
Q
SD RD
CP D
Q Q S
D RD
CP D
Q
74(14 pin)
独立的双 D FF
CP D DR CP D DR CP D DR CP D DR CP D DR CP D DR
clear
CP
1Q 2Q 3Q 4Q 5Q 6Q
6D5D4D3D2D1D
174(16 pin)
6D FF
正边沿 D触发器的开关参数
1,描述输入数据和 CP之间关系的参数数据建立时间 tsu(set up)
数据保持时间 th(hold)
tsu =tpd1+ tpd2 （ 2级门延迟）
在 CP到来之前，数据应该等在门 3门 4输入
th =tpd3 （ 1级门延迟）
CP到来以后 D不能立即就撤，必须等待触发器稳定，
即由门 1门 3组成的触发器已经,记忆,,
因此,D必须要保持一定的宽度！
数据建立时间
D需要提前于 CP形成互补数据，等候在门 3,4入口。
1
65
43
2
CP
D
Q
Q
数据保持时间
Data的撤除应该在 CP正跳变之后
(Delay-FF)
tsu th
CP
D
2,描述传输延迟的参数 (Propogation)tpd
CP脉冲前沿到触发器翻转的时间 tpd cp Q
2
,,
,
QQCPQQCP
QQCP
p H Lp L H
pd
tt
t
CP
D
Q
QCPpLHt?
QCPpHLt?
(2级门 ) (3级门 )
正边沿 D触发器的开关参数
3,描述 CP脉冲宽度的参数
twCP->= tsu 负脉冲准备数据
twCP+>= tpdCP－ Q,Q 正脉冲触发器稳定翻转
Tmin= twCP-+twCP-
fmax = 1/Tmin
两种基本触发器的应用比较 (1)
例,4位锁存器和 D触发器同时接受加法器的结果：
D0 Q0
D1 Q1
D2 Q2
D3 E Q3
F0
F1
F2
CP F3
A0-3
B0-3 D0 Q0
D1 Q1
D2 Q2
D3 CP Q3
CP
adder
4 Latch
4 Delay-FF
两种基本触发器的应用比较 (2)
Ai
Bi
CP
Fi
Latch Qi
DelayFF Qi
两种基本触发器的应用比较 (3)
对于 Latch,E=1来到时,Data可以不确定；但 E=1快结束时,Data必须确定
E
D
Q
不确定 可用两种基本触发器的应用比较 (4)
对于 Delay FF：时钟正跳变到来的时候
Data必须确定。
CP
D
Q
D可不确定 D可以变化
D不能变化两种基本触发器的应用比较 (5)
两者使用中都应合理安排好 E/CP与 D
的配合关系,可以躲开 D端干扰。
D触发器的数据一定要比 CP先来，但可以先撤，不会影响触发器状态！
电位触发器的数据可以比 E晚来，但不能早撤，否则就要影响触发器状态！
两种基本触发器的应用比较 (5)
D0 Q0
D1 Q1
D2 Q2
D3 E Q3
D0 Q0
D1 Q1
D2 Q2
D3 CP Q3
A Y0
B Y1
Y2
Y3
CP
例：译码器输出到锁存器和 D触发器通过设计 E/CP与输入信号的配合关系，
可以消除 A,B改变时译码器尖峰的影响。
两种基本触发器的应用比较 (6)
A
B
E/CP
CP或 E的正脉冲躲开 AB变化的区间，使
Q的状态稳定,
两种基本触发器的应用比较 (7)
D触发器可以用作计数、寄存器
Latch 只能当作寄存器
D CP
QQ
D E
QQ
Latch做计数器要严格控制 E＝ 1
的宽度，否则就要计数多次
Q
E DQ
Q
CP DQ
E
锁存器计数存在空翻现象 D触发器计数无空翻问题
Q
D触发器应用：移位寄存器
D Q
CP
D Q
CP
D Q
CP
…
…CP
Input
用 D触发器作移位寄存器,CP没有到来之前数据已经等在 D端门口，保证每来一个时钟脉冲移位一次。
锁存器不能作为移位寄存器
D Q
E
D Q
E
D Q
E
…
…CP
Input
只要 E=1就会移位，可能会有一个 E电位移位多次的情况！
§ 1.4 主从触发器
CPR S
_
Q Q
_
R S CP Q Q
1 0 0 1
0 1 1 0
0 0 Q0
1 1 1 10Q
Store
Hold
不允许从 FF
主 FF
主从 R-S触发器由两个 R-S电位触发器组成。
正脉冲期间主触发器接受输入,
从触发器关闭 ;负脉冲期间主触发器状态打入从触发器,从而保证稳定接受。
§ 1.4.1 主从触发器的原理单端输入，可消除不允许状态。
CPR S
_
Q Q
R CP S
QQ
D
D D
Q CP D Q
D
(如何加入异步置位 /复位端？ ) (是负边沿触发器吗？ )
§ 1.4.2 主从 J-K触发器
CPR S
_
Q Q
K J
_
J K CP Q Q
0 0 Q0
0 1 0 1
1 0 1 0
1 1 Q0
0Q
0Q
Hold
Store
Count
在正脉冲期间，主触发器接收是 JK,KQ；
负脉冲期间，主触发器状态打入从触发器。
将 Q和 Q接到输入。
1.4.2主从 J-K触发器缺点：在 CP=1期间,J,K不允许变化 !
虽然 J-K触发器的最终状态是在负脉冲时的状态，但不是边沿触发器，而只能是
,主 -从触发器,。
J-K触发器的波形分析初始状态 Q＝ 0 初始状态 Q＝ 1
CP＝ 1期间,JK不变化；
CP
J
K
Q主
Q从
CP
J
K
Q主
Q从
J-K触发器的波形分析
CP＝ 1期间,JK变化一次；
初始状态 Q＝ 0 初始状态 Q＝ 1
CP
J
K
Q主
Q从
CP
J
K
Q主
Q从
J-K触发器的波形分析
CP＝ 1期间,JK变化 2 次；
CP
J
K
Q主
Q从主从 J-K触发器使用窄脉宽的 CP信号,可以保证 J-K触发器正常工作
触发器功能特点决定了时钟配合方式
J-K触发器增加直接置位 -复位
CPR S
_
Q Q
K J
SDRD
J-K触发器应用：计数器
J Q
CP
_
K Q
J Q
CP
_
K Q
J Q
CP
_
K Q
“1”
CP
…
…
_
Q0 Q1 Q2
每个触发器都处于 count或者 hold状态
触发器习题：
3.25,3.27,3.28
3.31,3.39,3.40,3.41
下周交第三章作业
——与有,畏难,情绪的同学 共勉从今天抓起，从现在抓起。
此时跟进，尚来得及；此时继续放弃，只能来年重修！
解决学习动力问题,要我学？ 我要学！自觉学！
为谁学？为自己的前程学！
期中不考试，自觉去复习。第二次实验搞清楚！
§ 1,触发器 － 逻辑电路的记忆元件
§ 1.1 触发器工作原理 (R-S基本触发器 )
§ 1.2 电位触发器（ Latch，锁存器）
§ 1.3 边沿触发器（ D触发器）
§ 1.4 主从触发器（ J-K触发器）
触发器 － 逻辑电路的记忆元件能存储 1位二进制数是基本要求。
为了好用，便于控制，才有了电位触发，
边沿触发，主从触发三种触发方式。
抓住了触发方式，就抓住了问题的本质！
不同触发方式，都反应在波形图上！
要看懂波形图，理解波形图！
R-S基本触发器时序图
时序图 (Timing Diagram) (没考虑延迟）
R
S
Q
Q
SET; RS＝ 00,QQ＝ 11; RS由 00 11,下一状态不定问题,Q和 Q有同时为,1”的情况！
当 RS由,00”变为,11”时，触发器下一个状态不确定！
由于上述两个原因，这种触发器不能直接使用！
电位触发器时序图
时序图 (Timing Diagram)
E
D
Q
尖峰被屏蔽当 E＝ 1时,Q＝ D。 E＝ 0时，屏蔽外部输入。
问题,E＝ 1时,D的变化全部反应的 Q端！不好用！
Q＝？
正边沿 D触发型时序图
CP
D
Q
在 CP正跳变瞬间,D的输入打入触发器！
CP的其它时间均保持触发器状态不变。
最好用的触发器！
为什么最好用？带着问题学！
正边沿 D触发型与电位触发器比较
E/CP
D
Q(电位 )
Q(正沿 D)
正边沿 D触发器的状态清清楚楚！ (D端变化不影响 Q！ )
电位 D触发器只是在 E＝ 0时才清楚！ (E=1时仍影响 Q！ )
正边沿 D触发型与电位触发器比较边沿触发器,CP正跳变之前来到的数据,
一定要延迟到 CP正跳变来到时才被接收 (Store)，因此称为,延迟型触发器,
(Delay-FF).
电位触发器,E=1时,Q紧跟 D电平的变化,D的变化立即就反应到 Q的状态，
因此也称对电位是透明的 (Level
Transparent)。
§ 1.3 边沿触发型 (D触发器 )
5
21
43
6
CP
D
Q
Q
D D
Q CP D
Q
D
结构,门 1门 2是输入控制,
D和 D在 CP控制下引入门 3门 4。
门 2门 4,门 1门 3,门 5门 6
组成 3个基本触发器。
功能表
cp↑ 时,D=1,门 4＝ 0,Q=1; 触发器 Ⅱ 记忆
,0”态,维持门 4输出为 0; 门 4输出和门 3相连,阻塞输入 D的变化对门 3影响,维持门 3输出为 1,此时即使 D变化，也会保持维持门 3输出为 1.因此，黄线称,维持 1、阻塞 0”线。
D触发器工作原理
43
CP
D
I
IIIII
“0”
5
1
6
2
“1”
cp↑ 时,D=o,门 3＝ 0,Q=1; 触发器 III记忆,0”
态,维持门 3输出为 0; 门 1门 4输出和门 2相连,
使门 2输出 0，维持门 4输出为 1,此时即使 D变化，也会保持维持门 4输出为 1.因此，黄线称
,维持 0、阻塞 1”线。
D触发器工作原理
43
CP
D
I
IIIII
“0”
5
1
6
2
“1”
D触发器的直接 (异步 )置 0,置 1功能
43 CP
D
DR I
II
III
CP=1期间,=0,使 Q=0;
同时要改变触发器 II,III
使门 3输出 0，门 4输出 1。
即使 =0撤除,Q=0也可以保持不变 。
SD也是同样考虑,要接入门 2.
DR
DR
CP＝ 0期间,RD=0或 SD=0
都可以作用到基本触发器 I,
直接影响 QQ输出,RD撤销后也能维持状态。
1
5 6
2
DS
D触发器的直接 (异步 )置 0,置 1功能
不论 CP=0期间还是 CP=1期间，只要有,就有
当 撤除后,Q=0将一直保持到下一个 CP正跳变来到为止。
0?DR 1,0 QQ
0?DR
Q
D CP
DSDR
Q CP
D
Q
DR
D触发器功能表
CP D Q
0 1 x x 0 1
1 0 x x 1 0
1 1 D D
DSDR
D
Q
（波形图见 P73）
几种 D 触发器集成电路器件
Number Flip-Flop Type Output Features
74 Dual D Q Pre-set,Clear
174 Hex D Q Clear
171/?175 Quad D Q Clear
273 Octal D Q Clear
374/?377 Octal D Q Output enable
378 Hex D Q Output enable
379 Quad D Q Output enable
Q
Q
Q
Q
SD RD
CP D
Q Q S
D RD
CP D
Q
74(14 pin)
独立的双 D FF
CP D DR CP D DR CP D DR CP D DR CP D DR CP D DR
clear
CP
1Q 2Q 3Q 4Q 5Q 6Q
6D5D4D3D2D1D
174(16 pin)
6D FF
正边沿 D触发器的开关参数
1,描述输入数据和 CP之间关系的参数数据建立时间 tsu(set up)
数据保持时间 th(hold)
tsu =tpd1+ tpd2 （ 2级门延迟）
在 CP到来之前，数据应该等在门 3门 4输入
th =tpd3 （ 1级门延迟）
CP到来以后 D不能立即就撤，必须等待触发器稳定，
即由门 1门 3组成的触发器已经,记忆,,
因此,D必须要保持一定的宽度！
数据建立时间
D需要提前于 CP形成互补数据，等候在门 3,4入口。
1
65
43
2
CP
D
Q
Q
数据保持时间
Data的撤除应该在 CP正跳变之后
(Delay-FF)
tsu th
CP
D
2,描述传输延迟的参数 (Propogation)tpd
CP脉冲前沿到触发器翻转的时间 tpd cp Q
2
,,
,
QQCPQQCP
QQCP
p H Lp L H
pd
tt
t
CP
D
Q
QCPpLHt?
QCPpHLt?
(2级门 ) (3级门 )
正边沿 D触发器的开关参数
3,描述 CP脉冲宽度的参数
twCP->= tsu 负脉冲准备数据
twCP+>= tpdCP－ Q,Q 正脉冲触发器稳定翻转
Tmin= twCP-+twCP-
fmax = 1/Tmin
两种基本触发器的应用比较 (1)
例,4位锁存器和 D触发器同时接受加法器的结果：
D0 Q0
D1 Q1
D2 Q2
D3 E Q3
F0
F1
F2
CP F3
A0-3
B0-3 D0 Q0
D1 Q1
D2 Q2
D3 CP Q3
CP
adder
4 Latch
4 Delay-FF
两种基本触发器的应用比较 (2)
Ai
Bi
CP
Fi
Latch Qi
DelayFF Qi
两种基本触发器的应用比较 (3)
对于 Latch,E=1来到时,Data可以不确定；但 E=1快结束时,Data必须确定
E
D
Q
不确定 可用两种基本触发器的应用比较 (4)
对于 Delay FF：时钟正跳变到来的时候
Data必须确定。
CP
D
Q
D可不确定 D可以变化
D不能变化两种基本触发器的应用比较 (5)
两者使用中都应合理安排好 E/CP与 D
的配合关系,可以躲开 D端干扰。
D触发器的数据一定要比 CP先来，但可以先撤，不会影响触发器状态！
电位触发器的数据可以比 E晚来，但不能早撤，否则就要影响触发器状态！
两种基本触发器的应用比较 (5)
D0 Q0
D1 Q1
D2 Q2
D3 E Q3
D0 Q0
D1 Q1
D2 Q2
D3 CP Q3
A Y0
B Y1
Y2
Y3
CP
例：译码器输出到锁存器和 D触发器通过设计 E/CP与输入信号的配合关系，
可以消除 A,B改变时译码器尖峰的影响。
两种基本触发器的应用比较 (6)
A
B
E/CP
CP或 E的正脉冲躲开 AB变化的区间，使
Q的状态稳定,
两种基本触发器的应用比较 (7)
D触发器可以用作计数、寄存器
Latch 只能当作寄存器
D CP
D E
Latch做计数器要严格控制 E＝ 1
的宽度，否则就要计数多次
Q
E DQ
Q
CP DQ
E
锁存器计数存在空翻现象 D触发器计数无空翻问题
Q
D触发器应用：移位寄存器
D Q
CP
D Q
CP
D Q
CP
…
…CP
Input
用 D触发器作移位寄存器,CP没有到来之前数据已经等在 D端门口，保证每来一个时钟脉冲移位一次。
锁存器不能作为移位寄存器
D Q
E
D Q
E
D Q
E
…
…CP
Input
只要 E=1就会移位，可能会有一个 E电位移位多次的情况！
§ 1.4 主从触发器
CPR S
_
Q Q
_
R S CP Q Q
1 0 0 1
0 1 1 0
0 0 Q0
1 1 1 10Q
Store
Hold
不允许从 FF
主 FF
主从 R-S触发器由两个 R-S电位触发器组成。
正脉冲期间主触发器接受输入,
从触发器关闭 ;负脉冲期间主触发器状态打入从触发器,从而保证稳定接受。
§ 1.4.1 主从触发器的原理单端输入，可消除不允许状态。
CPR S
_
Q Q
R CP S
D
D D
Q CP D Q
D
(如何加入异步置位 /复位端？ ) (是负边沿触发器吗？ )
§ 1.4.2 主从 J-K触发器
CPR S
_
Q Q
K J
_
J K CP Q Q
0 0 Q0
0 1 0 1
1 0 1 0
1 1 Q0
0Q
0Q
Hold
Store
Count
在正脉冲期间，主触发器接收是 JK,KQ；
负脉冲期间，主触发器状态打入从触发器。
将 Q和 Q接到输入。
1.4.2主从 J-K触发器缺点：在 CP=1期间,J,K不允许变化 !
虽然 J-K触发器的最终状态是在负脉冲时的状态，但不是边沿触发器，而只能是
,主 -从触发器,。
J-K触发器的波形分析初始状态 Q＝ 0 初始状态 Q＝ 1
CP＝ 1期间,JK不变化；
CP
J
K
Q主
Q从
CP
J
K
Q主
Q从
J-K触发器的波形分析
CP＝ 1期间,JK变化一次；
初始状态 Q＝ 0 初始状态 Q＝ 1
CP
J
K
Q主
Q从
CP
J
K
Q主
Q从
J-K触发器的波形分析
CP＝ 1期间,JK变化 2 次；
CP
J
K
Q主
Q从主从 J-K触发器使用窄脉宽的 CP信号,可以保证 J-K触发器正常工作
触发器功能特点决定了时钟配合方式
J-K触发器增加直接置位 -复位
CPR S
_
Q Q
K J
SDRD
J-K触发器应用：计数器
J Q
CP
_
K Q
J Q
CP
_
K Q
J Q
CP
_
K Q
“1”
CP
…
…
_
Q0 Q1 Q2
每个触发器都处于 count或者 hold状态
触发器习题：
3.25,3.27,3.28
3.31,3.39,3.40,3.41
下周交第三章作业
