XQQJQZ
QQXXKXQXQJ
XQKXJ
1011
101101
100
,
,
Q
J CP K
Q
J CP K
Z
CP
X
Q1 Q0
Q Q
Q
J CP K
Q
Z’
000
§ 2,同步时序电路的分析 (续 )
P152 例 3:分析下列电路，并求 X=0110110时波形图状态表和状态图
X Q0n Q1n J0 K0 J1 K1 Q0n+1Q1n+1Z
0 0 0
0 1 0
0 0 1
0 1 1
1 0 0
1 1 0
1 0 1
1 1 1
0 1 0 1
0 1 0 1
0 1 0 1
0 1 0 1
1 1 1 0
1 1 1 0
1 0 0 1
1 0 1 0
0 0 1
0 0 1
0 0 1
0 0 1
1 1 1
0 1 1
1 0 1
1 1 0
00/1 11/1
00/1 10/1
00/1 11/0
00/1 01/1
XQ
1n
Q0n 0 1
00
01
11
10
0/11/1
11
1/0
0/1
0/1
1/1 1/1
10
01
00
0/1
X/Z
(Q1n+1Q0n+1/Z)
时序图
CP
X
Q0
Q1
Z
Z’
假定 Q的初值为,11”，状态变化如上。
原图 Z输出波形有错，只有在输出端增加一个触发器时，
输出 Z才能反映 Q的次态，否则就是输出 Z’＝ Q0Q1X。
同步时序电路的分析小结
求输出函数，触发器激励函数 (控制函数 )
根据输入和触发器激励函数求状态表
画状态图，时序图，分析电路功能
分析状态时一定先假设一个初始状态
输出要求是次态时，要用触发器存储同步时序电路的分析小结输入逻辑
(f)
存储元件
M
输出逻辑
(g) 输出 (O)(S)CLK
激励变量 (E)输入 (I)
状态变量输入逻辑
(f)
存储元件
M
输出逻辑
(g) 输出 (O)(S)CLK
激励变量 (E)
状态变量输入 (I)
输出只与状态有关的称 Moore自动机输出与输入和状态都有关的称 Mealy自动机
§ 3.同步时序电路的设计
设计：文字描述 状态图 逻辑图
同步时序电路的设计步骤：
–形成原始状态图和状态表
–状态化简
–求控制函数和输出函数
–画逻辑图
§ 3.1形成原始状态图和状态表例 1,X为控制端，求一个五状态加 1、加 2计数器。
X=0时，计数顺序,0?1?2?3?4?0?..
X=1 时，计数顺序,0?2?4?1?3?0?..
1
2
3
0
4
1 2
2 3
3 4
4 0
0 1
XQn 0 1
0
1
2
3
4
状态图 状态表
0 0
0
0
0
1
11
1
1
§ 3.1形成原始状态图和状态表例 2：设计 101序列检测器输入,X＝ 010101101
输出,Z1＝ 000101001
或 Z2＝ 000100001
Z1是可重叠检测,Z2检测到一个序列后要归 0，不可重叠检测。
分析输出为 Z1的情况：
– 初始状态为 A态
来 0，保持 A态,Z=0
来 1，是序列首位，进入 B态,Z=0
– 处于 B态
来 0,,10”是序列第二位，电路进入 C状态,Z=0
来 1，还是序列首位，保持 B态,Z=0
– 处于 C态
来 0,,100”不是要检测序列,回到 A态重新开始,Z=0
来 1,,101”,检测到一个序列，进入 D态,Z=1
– 处于 D态
来 0，是新序列的,10”，回到 C态,Z=0
来 1，是新序列的,1”，进入 B态,Z=0
§ 3.1形成原始状态图和状态表
A 1/0
0/0
1/1
1/0 0/0
C
B
D
0/0 1/0
x/z
0/0 A/0 B/0
C/0 B/0
A/0 D/1
C/0 B/0
XQ
n 0 1
A
B
C
D
A 1/0
0/0 0/0
C
B
0/0 1/0
x/z A/0 B/0
C/0 B/0
A/0 B/1
XQ
n 0 1
A
B
C
1/1
Z1的原始状态图 Z1的原始状态表
BD状态输出与次态均相同，可以合并。
合并后的状态图
状态合并以后，与原状态图等效：
–初始状态为 A态来 0，保持 A态,Z=0
来 1，是序列首位，进入 B态,Z=0
–处于 B态来 0,,10”是序列第二位，电路进入 C状态,Z=0
来 1，还是序列首位，保持 B态,Z=0
–处于 C态来 0,,100”不是要检测序列,回到 A态重新开始,
Z=0
来 1,,101”,检测到一个序列,进入 B态,Z=1; 开始新序列的检测。
§ 3.1形成原始状态图和状态表
0/0
A 1/0
0/0
1/1
1/0
0/0
C
B
D
0/0 1/0
x/z
A/0 B/0
C/0 B/0
A/0 D/1
A/0 B/0
XQ
n 0 1
A
B
C
D
A 1/0
0/0
1/1
0/0
C
B
0/0 1/0
x/z A/0 B/0
C/0 B/0
A/0 A/1
XQ
n 0 1
A
B
C
Z2的原始状态图 Z2的原始状态表
AD状态输出与次态均相同，可以合并。
合并后的状态图
§ 3.1形成原始状态图和状态表
例 3,01序列检测器
X,0 1 0 1 0 0 0 1 1 0 1 输入
Z,0 1 0 1 0 0 0 1 0 0 1 输出
A/0 B/1
A/0 B/0
XQ
n 0 1
A
B
状态图状态表X/Z
§ 3.1形成原始状态图和状态表
例 4：,1111”检测电路
X,1 1 0 1 1 1 1 1 1 0 0 1 0
Z:0 0 0 0 0 0 1 1 1 0 0 0 0
X/Z
原始状态图原始状态表 状态直接合并后的状态表
§ 3.1形成原始状态图和状态表
A/0 B/0
A/0 C/0
A/0 D/0
A/0 E/1
A/0 E/1
XQ
n 0 1
A
B
C
D
E
A/0 B/0
A/0 C/0
A/0 D/0
A/0 D/1
XQ
n 0 1
A
B
C
D
D,E可以合并简化的状态图和状态表,
§ 3.1形成原始状态图和状态表
X/Z
A/0 B/0
A/0 C/0
A/0 D/0
A/0 D/1
XQ
n 0 1
A
B
C
D
Q/Z
§ 3.2 状态化简
状态化简目的：减少触发器的数量
–如,9状态?8状态，节省 1个触发器
化简的原理：状态等效,就可以化简
状态等效的条件：
–1,两个状态的 Z相等、次态也相等
–2,两个状态的 Z相等、次态与原态交错
–3,一组状态的 Z相等、次态循环
§ 3.2状态化简
C/1 B/0
C/1 E/0
B/1 E/0
D/1 B/1
D/1 B/1
XQ
n 0 1
A
B
C
D
E
B,C输出相同，且次态对与现态对交错，因此 B,C等效
C/0 F/0
D/0 F/0
B/0 E/1
A/0 E/1
A/0 C/1
B/1 E/1
XQ
n 0 1
A
B
C
D
E
F
A,B C,D
AB等效，且 CD等效直接观察对比利用隐含表 (Implication Chart)进行状态化简
§ 3.2状态化简隐含表是一种系统的状态化简方法。
第一步：将状态填入隐含表,按行列逐一进行比较,
两状态输出不同，隐含表的对应格打 X，表示状态不等效；
两状态输出相同、次态相同或交错，在隐含表的对应格内打 √，表示状态等效；
两状态输出相同、但次态不同也不交错，表示状态组可能会等效。先将次态对写在隐含表内，待下一步判断。
第二步,对写在隐含表内的次态对，在表中检查它们是否已经判定了等效性，只有它们对应的状态对都等效时，才能断定它们所关连的状态是等效的，否则就是不等效的。
隐含表化简状态
B’/1C’/1
B’/0B’/1
B’/0B’/1
X 0 1
A’
B’
C’
QnC/1 B/0
C/1 E/0
B/1 E/0
D/1 B/1
D/1 B/1
X 0 1
A
B
C
D
E
Qn
A B C D
B
C
D
E
B,E
B,C
B,E
√
√
原始状态表 化简后的状态表隐含表
A,(B,C),(D,E)化简为 A’B’C’三个状态例 1:化简状态
X1X2
00 01 11 10
A
B
C
D
E
F
G
H
Qn
隐含表化简状态
D/0 D/0 F/0 A/0
C/1 D/0 E/1 F/0
C/1 D/0 E/1 A/0
D/0 B/0 A/0 F/0
C/1 F/0 E/1 A/0
D/0 D/0 A/0 F/0
G/0 G/0 A/0 A/0
B/1 D/0 E/1 A/0 A B C D E F G
B
C
D
E
F
G
H
√
BD
AF
DG
AF
DF
BC
AF
DF
AF
BC
AF
BC
DF
BD
BG
AF
DG
AF
√
√
例 2,化简状态这是两个输入,8个状态的电路。隐含表化简方法相同。
√
(A,F),(B,C,H),D,E,G 化简为 A’B’C’D’E’ 五个状态隐含表化简状态
A B C
D
E
F
G
H
例 2(续 )：求 最大等效类,化简结果如下
(B,C)(B,H)(C,H)均是等效对,
因此 (B,C,H)是最大等效类,
X1X200 01 11 10
A’
B’
C’
D’
E’
Qn
C’/0 C’/0 A’/0 A’/0
B’/1 C’/0 A’/0 D’/1
C’/0 B’/0 A’/0 A’/0
B’/1 A’/0 A’/0 D’/1
E’/0 E’/0 A’/0 A’/0
化简后的状态表
§ 3.3 求控制函数和输出函数例 1：用 D触发器完成,1111”检测器设计 。
A/0 B/0
A/0 C/0
A/0 D/0
A/0 D/1
XQ
n 0 1
A
B
C
D
第二步：状态分配,
用 2位触发器表示 4个状态，有多种分配方案 (22!)。最佳解是很难确定的,最简单的方法是按二进制排列,
01
01
01
01
11
10
01
00
QQD
QQC
QQB
QQA
第一步：从化简后的状态表开始,
§ 3.3 求控制函数和输出函数第三步：根据分配状态以后的状态表,分别求触发器的控制函数和输出函数。
00/0 01/0
00/0 10/0
00/0 11/1
00/0 11/0
X
Q1Q0 0 1
00
01
11
10
01
01
01
01
11
10
01
00
QQD
QQC
QQB
QQA
A/0 B/0
A/0 C/0
A/0 D/0
A/0 D/1
XQ
n 0 1
A
B
C
D
Q’1Q’0/Z
§ 3.3 求控制函数和输出函数求 D触发器的控制函数和输出函数表达式,
00/0 01/0
00/0 10/0
00/0 11/1
00/0 11/0
XQ
1Q0 0 1
00
01
11
10
0 0
0 1
0 1
0 1
XQ
1Q0
0 1
00
01
11
10
Q’1Q’0/Z
0 1
0 0
0 1
0 1
XQ
1Q0
0 1
00
01
11
10
Q’1 (D1) Q’0 (D0)
D1 =X(Q1 ＋ Q0 ) D0 =X(Q1 ＋ Q0 )
0 0
0 0
0 1
0 0
XQ
1Q0
0 1
00
01
11
10
Z=XQ1Q0
§ 3.3 求控制函数和输出函数用 D触发器实现的波形
CP
0
1 1 1X
Z
1
同步时序电路设计总结
画原始状态图，
不要想着节省状态，一定要画全；要考虑到从每个状态出来所有的输出情况。
画原始状态表
化简状态表
求控制函数和输出函数
最困难的是第一步，只要有了原始状态图，
后面的步骤是有规律的。
同步时序电路设计总结
例：串行输入码的奇偶检测电路，如果输入序列有奇数个 1,Z=1；否则，
Z=0。
分析,组合电路中奇偶校验是并行输入的，
因此可以成对消去 1；此例是串行输入,因此要记忆状态,用时序逻辑。
–输入是无限序列。边输入边判断奇偶性,状态图,
X/Z
同步时序电路设计总结
“偶”状态,奇”状态问题：这是随时判断奇偶性并输出的原始状态图，
如果 5个序列结束时才判断,Z
输出该如何变化？
X/Z
如果输入是有限序列,而且需要记住每个状态,并随时判断序列的奇偶性,状态图复杂 。假设序列长度为 5,状态图如下：
§ 4 典型的同步时序逻辑电路中规模集成电路 (MSI)的同步时序逻辑
§ 4.1 计数器
§ 4.2 寄存器
§ 4.3 移位寄存器
§ 4.1 计数器 (Counter)
计数器的功能：对 CP脉冲计数，一个脉冲变化一次状态
计数器的种类：
– 同步计数器，异步计数器
– 加法计数器 (加 1,加 2等 ),减法计数器 (减 1,减 2等 ),
可逆计数器等
– 二进制计数器 (模为 2n),十进制计数器,任意进制计数器等
– 环形计数器,扭环计数器等特殊电路结构的计数器
计数器是应用最多的一类标准器件
§ 4.1.1 同步二进制计数器二进制计数器是最常使用的一类计数器,
通常指按照二进制数的规律每次加 1的同步计数器,
例题 1：用 D和 JK触发实现 4位二进制计数器,
第一步,写状态表,16个状态都是必要的,不能化简,
第二步,直接从状态表上分析,可以得到 J-K触发器的激励函数,
J0＝ K0＝ 1；
J1＝ K1＝ Q0；
J2＝ K2＝ Q1Q0；
J3＝ K3＝ Q2Q1Q0
第三步：画逻辑图 (略）
N Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
J-K触发器实现 4位二进制计数器
J0＝ K0＝ 1；
J1＝ K1＝ Q0；
J2＝ K2＝ Q1Q0；
J3＝ K3＝ Q2Q1Q0
D触发器实现 4位二进制计数器
N Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
从计数器状态变化规律分析,
Q0置 1的条件是 Q0＝ 1；
Q1置 1的条件是,Q0 Q1＝ 10,01
Q2置 1的条件是：
Q2＝ 1，且 Q1 Q0＝ 11
Q2＝ 0，且 Q1 Q0＝ 11
Q2 ＝ Q2 Q1 Q0 + Q2 Q1 Q0
＝ Q2 + (Q1 Q0)
Q3＝ Q3+ (Q2Q1 Q0)
1.直接观察分析求表达式
0001 0010 0100 0011
0101 0110 1000 0111
1101 1110 0000 1111
1001 1010 1100 1011
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
D触发器实现 4位二进制计数器
2.利用状态表，卡诺图化简求表达式
Q’3Q’2 Q’1Q’0 (D3D2 D1D0)
4位二进制计数器的原始状态表
0 0 0 0
0 0 1 0
1 1 0 1
1 1 1 1
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
0 0 1 0
1 1 0 1
1 1 0 1
0 0 1 0
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
)( 012
012012
21021202
QQQ
QQQQQQ
QQQQQQQD
0123
01230123
01230313233
QQQQ
QQQQQQQQ
QQQQQQQQQQD
Q’3 (D3)
Q’2 (D2)
利用状态表,卡诺图化简求表达式,
0 1 0 1
0 1 0 1
0 1 0 1
0 1 0 1
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
00 QD?
01
10101
QQ
QQQQD
利用状态表,卡诺图化简求表达式,
Q’1 (D1)
Q’0(D0)
D触发器实现 4位二进制计数器
Q
D CP
Q
D CP
Q
D CP
Q
D CP
CK
+ +
QQQQ
Q0 Q1 Q2 Q3
32103
2102
101
00
QQQQD
QQQD
QQD
QD
原则：逻辑结构清晰，尽量公用部分控制函数尽量少用 Q
计数器功能表
具有扩展功能的计数器清零 (同步 )X X X 0
Count1 1 1 1
Load
0 1 1 1 X
_
P T L RD CK
功能
X X 0 1?
Hold
X 0 1 1 X FF Hold,RC=0
计数器波形图
CP
从波形上分析，若 CP脉冲的频率为 f0,则 Q3Q2Q1Q0的输出分别为 f0的 1/2,1/4,1/8和 1/16,这就是计数器的分频功能，也叫“分频器”。 Q0是二分频,Q1是四分频等。
Q0
Q1
Q2
Q3
例 2：十进制计数器设计
N Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
0001 0010 0100 0011
0101 0110 1000 0111
x x x x
1001 0000 x x
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
Q’3Q’2 Q’1Q’0 (D3D2 D1D0)
十进制计数器的原始状态表
0 0 0 0
0 0 1 0
x x x x
1 0 x x
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
000
0311
0122
0120333
1
KJ
QQKJ
QQKJ
QQQQQKJ
Q’3
用 J-K触发器实现,原始状态表分解,
0x 0x 0x 0x
0x 0x 1x 0x
x x x x
x0 x1 x x
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
J3K 3
x
x
1
0
0 0 0
0 1 1
1 0 x
1 1 x
KQn Qn+1 J
J-K触发器激励表
(J2K 2,J1K 1,J0K 0等略 )
保持 0
保持 1 置 0
置 1
例 3：可逆计数器设计
000 001 010 011
111 110 101 100
1/0 1/0 1/0
1/01/01/0
1/00/01/1 0/1
0/0 0/0 0/0
0/00/00/0
设计三位二进制可逆计数器,X＝ 1，正向计数，
计满 111时进位 Z＝ 1； X＝ 0，逆向计数，计满
000时借位 Z＝ 1。
计数器的自启动设计
Q
CP D
Q Q
CP D
Q Q
CP D
Q
CP
Q2 Q1 Q0
D2＝ Q1
D1＝ Q0
D0＝ Q2
000 001
110 111
011
100
010 101
3位格雷码计数器存在两个计数循环。
触发器清 0，可以计数格雷码序列。
Q
CP D
Q Q
CP D
Q Q
CP D
Q
CP
Q2 Q1 Q0
12
01
2100
QD
QD
QQQD
计数器的自启动设计修改设计后可以自动进入循环
000 100
011 111101
110
010 001
能够自行进入工作循环的 3位格雷码计数器计数器的自启动设计
000 100
011 111
101
110
010
001
如果按照这个状态图设计,电路结构会简单吗？
习题：
5.20,5.21,5.27,5.29,5.30
本次习题与下一次习题一起交！
前面的习题本周交！
每周四下午照常有答疑，在 8区 4楼。
下周实验：设计与实现可逆五进制计数器实验讲义 56页，实验十三
QQXXKXQXQJ
XQKXJ
1011
101101
100
,
,
Q
J CP K
Q
J CP K
Z
CP
X
Q1 Q0
Q Q
Q
J CP K
Q
Z’
000
§ 2,同步时序电路的分析 (续 )
P152 例 3:分析下列电路，并求 X=0110110时波形图状态表和状态图
X Q0n Q1n J0 K0 J1 K1 Q0n+1Q1n+1Z
0 0 0
0 1 0
0 0 1
0 1 1
1 0 0
1 1 0
1 0 1
1 1 1
0 1 0 1
0 1 0 1
0 1 0 1
0 1 0 1
1 1 1 0
1 1 1 0
1 0 0 1
1 0 1 0
0 0 1
0 0 1
0 0 1
0 0 1
1 1 1
0 1 1
1 0 1
1 1 0
00/1 11/1
00/1 10/1
00/1 11/0
00/1 01/1
XQ
1n
Q0n 0 1
00
01
11
10
0/11/1
11
1/0
0/1
0/1
1/1 1/1
10
01
00
0/1
X/Z
(Q1n+1Q0n+1/Z)
时序图
CP
X
Q0
Q1
Z
Z’
假定 Q的初值为,11”，状态变化如上。
原图 Z输出波形有错，只有在输出端增加一个触发器时，
输出 Z才能反映 Q的次态，否则就是输出 Z’＝ Q0Q1X。
同步时序电路的分析小结
求输出函数，触发器激励函数 (控制函数 )
根据输入和触发器激励函数求状态表
画状态图，时序图，分析电路功能
分析状态时一定先假设一个初始状态
输出要求是次态时，要用触发器存储同步时序电路的分析小结输入逻辑
(f)
存储元件
M
输出逻辑
(g) 输出 (O)(S)CLK
激励变量 (E)输入 (I)
状态变量输入逻辑
(f)
存储元件
M
输出逻辑
(g) 输出 (O)(S)CLK
激励变量 (E)
状态变量输入 (I)
输出只与状态有关的称 Moore自动机输出与输入和状态都有关的称 Mealy自动机
§ 3.同步时序电路的设计
设计：文字描述 状态图 逻辑图
同步时序电路的设计步骤：
–形成原始状态图和状态表
–状态化简
–求控制函数和输出函数
–画逻辑图
§ 3.1形成原始状态图和状态表例 1,X为控制端，求一个五状态加 1、加 2计数器。
X=0时，计数顺序,0?1?2?3?4?0?..
X=1 时，计数顺序,0?2?4?1?3?0?..
1
2
3
0
4
1 2
2 3
3 4
4 0
0 1
XQn 0 1
0
1
2
3
4
状态图 状态表
0 0
0
0
0
1
11
1
1
§ 3.1形成原始状态图和状态表例 2：设计 101序列检测器输入,X＝ 010101101
输出,Z1＝ 000101001
或 Z2＝ 000100001
Z1是可重叠检测,Z2检测到一个序列后要归 0，不可重叠检测。
分析输出为 Z1的情况：
– 初始状态为 A态
来 0，保持 A态,Z=0
来 1，是序列首位，进入 B态,Z=0
– 处于 B态
来 0,,10”是序列第二位，电路进入 C状态,Z=0
来 1，还是序列首位，保持 B态,Z=0
– 处于 C态
来 0,,100”不是要检测序列,回到 A态重新开始,Z=0
来 1,,101”,检测到一个序列，进入 D态,Z=1
– 处于 D态
来 0，是新序列的,10”，回到 C态,Z=0
来 1，是新序列的,1”，进入 B态,Z=0
§ 3.1形成原始状态图和状态表
A 1/0
0/0
1/1
1/0 0/0
C
B
D
0/0 1/0
x/z
0/0 A/0 B/0
C/0 B/0
A/0 D/1
C/0 B/0
XQ
n 0 1
A
B
C
D
A 1/0
0/0 0/0
C
B
0/0 1/0
x/z A/0 B/0
C/0 B/0
A/0 B/1
XQ
n 0 1
A
B
C
1/1
Z1的原始状态图 Z1的原始状态表
BD状态输出与次态均相同，可以合并。
合并后的状态图
状态合并以后，与原状态图等效：
–初始状态为 A态来 0，保持 A态,Z=0
来 1，是序列首位，进入 B态,Z=0
–处于 B态来 0,,10”是序列第二位，电路进入 C状态,Z=0
来 1，还是序列首位，保持 B态,Z=0
–处于 C态来 0,,100”不是要检测序列,回到 A态重新开始,
Z=0
来 1,,101”,检测到一个序列,进入 B态,Z=1; 开始新序列的检测。
§ 3.1形成原始状态图和状态表
0/0
A 1/0
0/0
1/1
1/0
0/0
C
B
D
0/0 1/0
x/z
A/0 B/0
C/0 B/0
A/0 D/1
A/0 B/0
XQ
n 0 1
A
B
C
D
A 1/0
0/0
1/1
0/0
C
B
0/0 1/0
x/z A/0 B/0
C/0 B/0
A/0 A/1
XQ
n 0 1
A
B
C
Z2的原始状态图 Z2的原始状态表
AD状态输出与次态均相同，可以合并。
合并后的状态图
§ 3.1形成原始状态图和状态表
例 3,01序列检测器
X,0 1 0 1 0 0 0 1 1 0 1 输入
Z,0 1 0 1 0 0 0 1 0 0 1 输出
A/0 B/1
A/0 B/0
XQ
n 0 1
A
B
状态图状态表X/Z
§ 3.1形成原始状态图和状态表
例 4：,1111”检测电路
X,1 1 0 1 1 1 1 1 1 0 0 1 0
Z:0 0 0 0 0 0 1 1 1 0 0 0 0
X/Z
原始状态图原始状态表 状态直接合并后的状态表
§ 3.1形成原始状态图和状态表
A/0 B/0
A/0 C/0
A/0 D/0
A/0 E/1
A/0 E/1
XQ
n 0 1
A
B
C
D
E
A/0 B/0
A/0 C/0
A/0 D/0
A/0 D/1
XQ
n 0 1
A
B
C
D
D,E可以合并简化的状态图和状态表,
§ 3.1形成原始状态图和状态表
X/Z
A/0 B/0
A/0 C/0
A/0 D/0
A/0 D/1
XQ
n 0 1
A
B
C
D
Q/Z
§ 3.2 状态化简
状态化简目的：减少触发器的数量
–如,9状态?8状态，节省 1个触发器
化简的原理：状态等效,就可以化简
状态等效的条件：
–1,两个状态的 Z相等、次态也相等
–2,两个状态的 Z相等、次态与原态交错
–3,一组状态的 Z相等、次态循环
§ 3.2状态化简
C/1 B/0
C/1 E/0
B/1 E/0
D/1 B/1
D/1 B/1
XQ
n 0 1
A
B
C
D
E
B,C输出相同，且次态对与现态对交错，因此 B,C等效
C/0 F/0
D/0 F/0
B/0 E/1
A/0 E/1
A/0 C/1
B/1 E/1
XQ
n 0 1
A
B
C
D
E
F
A,B C,D
AB等效，且 CD等效直接观察对比利用隐含表 (Implication Chart)进行状态化简
§ 3.2状态化简隐含表是一种系统的状态化简方法。
第一步：将状态填入隐含表,按行列逐一进行比较,
两状态输出不同，隐含表的对应格打 X，表示状态不等效；
两状态输出相同、次态相同或交错，在隐含表的对应格内打 √，表示状态等效；
两状态输出相同、但次态不同也不交错，表示状态组可能会等效。先将次态对写在隐含表内，待下一步判断。
第二步,对写在隐含表内的次态对，在表中检查它们是否已经判定了等效性，只有它们对应的状态对都等效时，才能断定它们所关连的状态是等效的，否则就是不等效的。
隐含表化简状态
B’/1C’/1
B’/0B’/1
B’/0B’/1
X 0 1
A’
B’
C’
QnC/1 B/0
C/1 E/0
B/1 E/0
D/1 B/1
D/1 B/1
X 0 1
A
B
C
D
E
Qn
A B C D
B
C
D
E
B,E
B,C
B,E
√
√
原始状态表 化简后的状态表隐含表
A,(B,C),(D,E)化简为 A’B’C’三个状态例 1:化简状态
X1X2
00 01 11 10
A
B
C
D
E
F
G
H
Qn
隐含表化简状态
D/0 D/0 F/0 A/0
C/1 D/0 E/1 F/0
C/1 D/0 E/1 A/0
D/0 B/0 A/0 F/0
C/1 F/0 E/1 A/0
D/0 D/0 A/0 F/0
G/0 G/0 A/0 A/0
B/1 D/0 E/1 A/0 A B C D E F G
B
C
D
E
F
G
H
√
BD
AF
DG
AF
DF
BC
AF
DF
AF
BC
AF
BC
DF
BD
BG
AF
DG
AF
√
√
例 2,化简状态这是两个输入,8个状态的电路。隐含表化简方法相同。
√
(A,F),(B,C,H),D,E,G 化简为 A’B’C’D’E’ 五个状态隐含表化简状态
A B C
D
E
F
G
H
例 2(续 )：求 最大等效类,化简结果如下
(B,C)(B,H)(C,H)均是等效对,
因此 (B,C,H)是最大等效类,
X1X200 01 11 10
A’
B’
C’
D’
E’
Qn
C’/0 C’/0 A’/0 A’/0
B’/1 C’/0 A’/0 D’/1
C’/0 B’/0 A’/0 A’/0
B’/1 A’/0 A’/0 D’/1
E’/0 E’/0 A’/0 A’/0
化简后的状态表
§ 3.3 求控制函数和输出函数例 1：用 D触发器完成,1111”检测器设计 。
A/0 B/0
A/0 C/0
A/0 D/0
A/0 D/1
XQ
n 0 1
A
B
C
D
第二步：状态分配,
用 2位触发器表示 4个状态，有多种分配方案 (22!)。最佳解是很难确定的,最简单的方法是按二进制排列,
01
01
01
01
11
10
01
00
QQD
QQC
QQB
QQA
第一步：从化简后的状态表开始,
§ 3.3 求控制函数和输出函数第三步：根据分配状态以后的状态表,分别求触发器的控制函数和输出函数。
00/0 01/0
00/0 10/0
00/0 11/1
00/0 11/0
X
Q1Q0 0 1
00
01
11
10
01
01
01
01
11
10
01
00
QQD
QQC
QQB
QQA
A/0 B/0
A/0 C/0
A/0 D/0
A/0 D/1
XQ
n 0 1
A
B
C
D
Q’1Q’0/Z
§ 3.3 求控制函数和输出函数求 D触发器的控制函数和输出函数表达式,
00/0 01/0
00/0 10/0
00/0 11/1
00/0 11/0
XQ
1Q0 0 1
00
01
11
10
0 0
0 1
0 1
0 1
XQ
1Q0
0 1
00
01
11
10
Q’1Q’0/Z
0 1
0 0
0 1
0 1
XQ
1Q0
0 1
00
01
11
10
Q’1 (D1) Q’0 (D0)
D1 =X(Q1 ＋ Q0 ) D0 =X(Q1 ＋ Q0 )
0 0
0 0
0 1
0 0
XQ
1Q0
0 1
00
01
11
10
Z=XQ1Q0
§ 3.3 求控制函数和输出函数用 D触发器实现的波形
CP
0
1 1 1X
Z
1
同步时序电路设计总结
画原始状态图，
不要想着节省状态，一定要画全；要考虑到从每个状态出来所有的输出情况。
画原始状态表
化简状态表
求控制函数和输出函数
最困难的是第一步，只要有了原始状态图，
后面的步骤是有规律的。
同步时序电路设计总结
例：串行输入码的奇偶检测电路，如果输入序列有奇数个 1,Z=1；否则，
Z=0。
分析,组合电路中奇偶校验是并行输入的，
因此可以成对消去 1；此例是串行输入,因此要记忆状态,用时序逻辑。
–输入是无限序列。边输入边判断奇偶性,状态图,
X/Z
同步时序电路设计总结
“偶”状态,奇”状态问题：这是随时判断奇偶性并输出的原始状态图，
如果 5个序列结束时才判断,Z
输出该如何变化？
X/Z
如果输入是有限序列,而且需要记住每个状态,并随时判断序列的奇偶性,状态图复杂 。假设序列长度为 5,状态图如下：
§ 4 典型的同步时序逻辑电路中规模集成电路 (MSI)的同步时序逻辑
§ 4.1 计数器
§ 4.2 寄存器
§ 4.3 移位寄存器
§ 4.1 计数器 (Counter)
计数器的功能：对 CP脉冲计数，一个脉冲变化一次状态
计数器的种类：
– 同步计数器，异步计数器
– 加法计数器 (加 1,加 2等 ),减法计数器 (减 1,减 2等 ),
可逆计数器等
– 二进制计数器 (模为 2n),十进制计数器,任意进制计数器等
– 环形计数器,扭环计数器等特殊电路结构的计数器
计数器是应用最多的一类标准器件
§ 4.1.1 同步二进制计数器二进制计数器是最常使用的一类计数器,
通常指按照二进制数的规律每次加 1的同步计数器,
例题 1：用 D和 JK触发实现 4位二进制计数器,
第一步,写状态表,16个状态都是必要的,不能化简,
第二步,直接从状态表上分析,可以得到 J-K触发器的激励函数,
J0＝ K0＝ 1；
J1＝ K1＝ Q0；
J2＝ K2＝ Q1Q0；
J3＝ K3＝ Q2Q1Q0
第三步：画逻辑图 (略）
N Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
J-K触发器实现 4位二进制计数器
J0＝ K0＝ 1；
J1＝ K1＝ Q0；
J2＝ K2＝ Q1Q0；
J3＝ K3＝ Q2Q1Q0
D触发器实现 4位二进制计数器
N Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
从计数器状态变化规律分析,
Q0置 1的条件是 Q0＝ 1；
Q1置 1的条件是,Q0 Q1＝ 10,01
Q2置 1的条件是：
Q2＝ 1，且 Q1 Q0＝ 11
Q2＝ 0，且 Q1 Q0＝ 11
Q2 ＝ Q2 Q1 Q0 + Q2 Q1 Q0
＝ Q2 + (Q1 Q0)
Q3＝ Q3+ (Q2Q1 Q0)
1.直接观察分析求表达式
0001 0010 0100 0011
0101 0110 1000 0111
1101 1110 0000 1111
1001 1010 1100 1011
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
D触发器实现 4位二进制计数器
2.利用状态表，卡诺图化简求表达式
Q’3Q’2 Q’1Q’0 (D3D2 D1D0)
4位二进制计数器的原始状态表
0 0 0 0
0 0 1 0
1 1 0 1
1 1 1 1
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
0 0 1 0
1 1 0 1
1 1 0 1
0 0 1 0
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
)( 012
012012
21021202
QQQ
QQQQQQ
QQQQQQQD
0123
01230123
01230313233
QQQQ
QQQQQQQQ
QQQQQQQQQQD
Q’3 (D3)
Q’2 (D2)
利用状态表,卡诺图化简求表达式,
0 1 0 1
0 1 0 1
0 1 0 1
0 1 0 1
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
00 QD?
01
10101
QQQQD
利用状态表,卡诺图化简求表达式,
Q’1 (D1)
Q’0(D0)
D触发器实现 4位二进制计数器
Q
D CP
Q
D CP
Q
D CP
Q
D CP
CK
+ +
QQQQ
Q0 Q1 Q2 Q3
32103
2102
101
00
QQQQD
QQQD
QQD
QD
原则：逻辑结构清晰，尽量公用部分控制函数尽量少用 Q
计数器功能表
具有扩展功能的计数器清零 (同步 )X X X 0
Count1 1 1 1
Load
0 1 1 1 X
_
P T L RD CK
功能
X X 0 1?
Hold
X 0 1 1 X FF Hold,RC=0
计数器波形图
CP
从波形上分析，若 CP脉冲的频率为 f0,则 Q3Q2Q1Q0的输出分别为 f0的 1/2,1/4,1/8和 1/16,这就是计数器的分频功能，也叫“分频器”。 Q0是二分频,Q1是四分频等。
Q0
Q1
Q2
Q3
例 2：十进制计数器设计
N Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
0001 0010 0100 0011
0101 0110 1000 0111
x x x x
1001 0000 x x
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
Q’3Q’2 Q’1Q’0 (D3D2 D1D0)
十进制计数器的原始状态表
0 0 0 0
0 0 1 0
x x x x
1 0 x x
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
000
0311
0122
0120333
1
KJ
QQKJ
QQKJ
QQQQQKJ
Q’3
用 J-K触发器实现,原始状态表分解,
0x 0x 0x 0x
0x 0x 1x 0x
x x x x
x0 x1 x x
Q1Q0
Q3Q2
00
01
11
10
00 01 11 10
J3K 3
x
x
1
0
0 0 0
0 1 1
1 0 x
1 1 x
KQn Qn+1 J
J-K触发器激励表
(J2K 2,J1K 1,J0K 0等略 )
保持 0
保持 1 置 0
置 1
例 3：可逆计数器设计
000 001 010 011
111 110 101 100
1/0 1/0 1/0
1/01/01/0
1/00/01/1 0/1
0/0 0/0 0/0
0/00/00/0
设计三位二进制可逆计数器,X＝ 1，正向计数，
计满 111时进位 Z＝ 1； X＝ 0，逆向计数，计满
000时借位 Z＝ 1。
计数器的自启动设计
Q
CP D
Q Q
CP D
Q Q
CP D
Q
CP
Q2 Q1 Q0
D2＝ Q1
D1＝ Q0
D0＝ Q2
000 001
110 111
011
100
010 101
3位格雷码计数器存在两个计数循环。
触发器清 0，可以计数格雷码序列。
Q
CP D
Q Q
CP D
Q Q
CP D
Q
CP
Q2 Q1 Q0
12
01
2100
QD
QD
QQQD
计数器的自启动设计修改设计后可以自动进入循环
000 100
011 111101
110
010 001
能够自行进入工作循环的 3位格雷码计数器计数器的自启动设计
000 100
011 111
101
110
010
001
如果按照这个状态图设计,电路结构会简单吗？
习题：
5.20,5.21,5.27,5.29,5.30
本次习题与下一次习题一起交！
前面的习题本周交！
每周四下午照常有答疑，在 8区 4楼。
下周实验：设计与实现可逆五进制计数器实验讲义 56页，实验十三
