2.2 门 (Gate)电路构成数字逻辑电路的基本元件
门电路的逻辑功能
典型与非门电路结构
与非门电路的外特性与级连
集电极开路（ OC）与非门
三态门重点：门电路的外特性与级连的相互影响复习会定性分析典型,与非门,电路原理输出为高电平时,T3,T4 工作，电流 IOH从
T4 流出 (向外流 )，驱动外电路。
输出为低电平时,T5 工作，电流 IOL流入 T5
(向里流 )，从外电路吸收电流。
“1”输出与,0”输出交替工作，称,推拉方式,。
从输入端看，输入低电平时流出电流 IIL，
输入高电平时流入漏电流 IIH。
IOL > IOH,IIL > IIH
门电路级联,前一个器件的输出就是后一个器件的输入，后一个是前一个的负载，两者要相互影响。
OHI
IHI,1”
ILI
OLI
,0”
,1”,0”
,1”,0”
三态电路 (Tri-State Circuit)
A
B
G
G
功能表
100
010
ZX1
FBA?A
B
G
特点：高阻态时的电流 IOZ,IIZ很小正常态的,1”输出电流比普通与非门大很多因此，很适合驱动总线电路门电路外特性对比
IIL IIH IOL IOH VH VL
普通门 1.6mA 40μA 16mA 0.4mA 3.6V 0.3V
三态门正常态 1.6mA 40μA 16mA 6.5mA 3.6V 0.3V
Z态 40μA 40μA 40μA 40μA 5V 1.5V 0V
IIZ IOZ
三态门控制的总线
BUS
,0”,0”,0”,0”,1”,1”
IOH IOZ IOZ IIH IIH IIH
,1”
,0”
,1”
,0”,0”,0”,1”,1”,1”
IOL IOZ IOZ IIL IIL IIZ
,0”
,1”
,0”
BUS
总线为,1”
态总线为,0”
态三态双向总线驱动器又称收发器（ Transceiver）
2.3 常用的中规模组合逻辑电路
译码器
数据选择器
运算器（算数逻辑单元 ALU）
译码器 (Decoder)
什么是译码器？有什么功能？有什么应用？
最典型的例子：存储器的地址译码。
N位输入,2N个输出。对应 2N个某一个组合，
只能有一个输出为,1”。
地址线有 10位，可以表示 210＝ 1K个地址；
32位地址可以表示 4G地址；
16M存储器需要 24位地址。
应用译码器的其他实例？
Y0
Y1
Y2
Y3
A
B
存储器的地址译码结构
4-
16
地址译码器
1A
0A
2A
3A
0000
0001
0010
1111
16*8 bit
0A
19A
18A
20
位地址译码器
00········00
00········01
00········10
11········11
1M*8 bit
译码器的功能分类
1,用来表示输入状态全部组合的，称变量译码器
N位输入,2N输出。
常见的集成化 译码器 有 2-4,3-8,4-16
2,码制译码器：如 8421码变换为循环码等
3,显示译码器：控制数码管显示
2-4译码器 (2输入－ 4输出的变量译码器 )
真值表
1 1 1 01 1
1 1 0 10 1
1 0 1 11 0
0 1 1 10 0
Y0 Y1 Y2 Y3A B
2输入,4输出,对应输入的每一种组合，唯一只有一个输出为,0”.
译码器就是与非门。
ABY
BAY
BAY
BAY
3
2
1
0
2-4译码器逻辑图
2输入－ 4输出译码器电路由输入缓冲部分和译码部分组成。
输入缓冲部分使得对外负载只有一个，减轻前面电路的负担。
Y0
Y1
Y2
Y3
A
B
逻辑示意图功能表
1 1 1 00 1 1
1 1 0 10 0 1
1 0 1 10 1 0
0 1 1 10 0 0
1 1 1 11 X X
Y0 Y1 Y2 Y3A BE
设置使能端（ Enable） E
当 ＝ 0，译码器使能E
当 ＝ 1，译码器禁止E
有使能端 E的 2-4译码器
ABEY
BAEY
BAEY
BAEY
3
2
1
0
Y0
Y1
Y2
Y3
A
B
E
逻辑示意图有使能端 E的 2-4译码器译码器使能端 E的作用
在集成电路中增加控制使能 (Enable)
端 E，是电路设计中常用的技术，使得集成电路更加灵活、可靠。
灵活：用于扩展可靠：用于选通用作扩展
“
0”
“
0”
“
0”
“
0”
“
1”
“
1”
“
1”
“
1”“1”,1”,1”
用两片 2-4译码器组成 3-8译码器,
高位输入 C用作选片,A,B用于选中片内译码。
C＝ 0选中片 I,C＝ 1选中片 II。
E
用作扩展E
5片 2－ 4译码器构成 4－ 16译码器。第一层的一个译码器用作选片。 E=0时,C D＝ 00时选中左边一片，译出
Y0… Y3 ;依此类推。
有多个使能端的译码器件
74 x 138 3-8 译码器（ 3个使能端）
74 x 154 4-16 译码器（ 2个使能端）
(前面介绍的器件型号为,74 x 139 双 2-4译码器 )
E用作扩展具有多个使能端的 3-8译码器扩展为 4-16译码器输入
I II
Y0 Y1 Y2 Y3 Y4 Y5Y6 Y7 Y8 Y9 Y10Y11Y12Y13Y14Y15
A B C
1E AE2 BE2
A B C
1E AE2 BE2
A B C D E
“1”
使能输出端用于选通E
为什么需要选通？
针对门电路的传输延迟造成的竞争、冒险问题提出的。
二输入 AND门（ OR门）的输入为 A和 A时,A滞后于 A，
则 Y会出现尖峰信号。
理想情况：
Y＝ A A＝ 1
负向 尖峰正向 尖峰与非门上升沿有尖峰或非门下降沿有尖峰端用于选通E
译码器中设置二级缓冲，目的是均衡负载，但是由于信号传输的延迟，会在输出端产生,0”重叠 (Overlap)和尖峰信号 (Spike,Glitch) 。
为消除尖峰和重叠，增加了 E。
延迟产生尖峰若 A B同时到来 (无偏移 Skew)。从功能表上分析,A B从,11”
变到,00”时，输出应从 Y3=0变成 Y0=0,Y1Y2保持为,1”。
但是，由于门的传输延迟，造成 Y1,Y2上出现了尖峰，同时，
Y3,Y0有一段时间同时为,0”，即零重叠。
2(1级 buffer+译码级延迟 )
3(2级 buffer+译码级延迟 )
1(1级 buffer延迟 )
延迟产生尖峰
A
A
'A
B
B
'B
'2 BAY?
BAY '1?
3Y
0Y
延迟产生尖峰当 A B从,11”变到,00”时，输出应从 Y3=0变成 Y0=0。
假设 A B不能同时到来，存在偏移 (Skew)，导致尖峰信号更宽。
tspike加宽、两处出现零重叠
toverlap=1级延迟
tspike = tskew+1级延迟端覆盖输入的变化E
在 A B变化期间，输出是不稳定的，可能会出现尖峰信号。
加一个能覆盖输入变化的正脉冲 (E＝ 1)，使得 A B变化期间强制 Y0-Y3=1，既可消除输出端的干扰。
抑制尖峰和零重叠的正信号应提前（或同时）于译码器的变量输入变化前到来，正信号撤除应滞后于变量输入的变化 (至少滞后 1级缓冲的延迟 )。
E也不能太宽，否则速度会慢。
端功能E
使用 来抑制零重叠和尖峰，译码器的输出波形变窄了,E
使用 E不使用 E
,0”
译码器的其他应用
2-4译码器用作数据分配器（ Demultiplexer）
A B Y0 Y1 Y2 Y3
0/1 0 0 0/1 1 1 1
0/1 1 0 1 0/1 1 1
0/1 0 1 1 1 0/1 1
0/1 1 1 1 1 1 0/1
E
数据分配：将输入数据在地址控制下连接到多个输出通道。
两位数据分配器译码器的其他应用
4-16 译码器用作数据分配器
,0”,0”
使能译码器的其他应用
,1”,1”
禁止多级译码当 Decoder的输入变量数 N增大时，用单级译码器不能实现
1．译码部分的每个与 /与非门的输入端数会增多
2,二级 Buffer的每个 Buffer的输出负载加重，为：
缓冲门的负载数为 2N－ 1。例如，当 N＝ 12时，每个译码门有 12个输入，每个 缓冲 门有 2048个负载，
这是不现实的 。
采用多级译码技术可以减少负载。
用在大容量存储器片内的译码结构。
（多级译码不作重点要求）
二级译码
2 2
222? 222?
22 22
422?
42
用两级 2-4译码器实现 4-16译码器
(2X22表示 2输入与非门 4个,2X24表示 2输入与非门 16个 )
二级译码
4 4
424? 424?
42 42
822?
82
用两级 4-16译码器实现 8-256译码器
ABCDDCBA
EF
GH
Y0
Y1
Y255Y15
Y16
Y31
三级译码
422? 422?
42 42
822?
82
222? 222? 222? 222?
22 22 22 22
2 2 2 2
用三级 2-4译码器实现 8-256译码器二 —十进制译码器十进制的二进制编码
（ 二进制编码的十进制数，也叫 BCD编码
Binary Code Decimal to Decimal,BCD）
8421码，余 3码等
1,完全译码的 BCD 译码器
2、不 完全译码的 BCD 译码器
8-4-2-1 码表示十进制数
B
AD
C
00 1101 10
00
11
01
10
10 3 2
54 7 6
XX X X
98 X X
十进制数 8421码
0 0000
1 0001
2 0010
3 0011
4 0100
5 0101
6 0110
7 0111
8 1000
9 1001
余 3码表示十进制数
B
AD
C
00 1101 10
00
11
01
10
XX 0 X
21 4 3
X9 X X
65 8 7
十进制数 余 3码
0 0011
1 0100
2 0101
3 0110
4 0111
5 1000
6 1001
7 1010
8 1011
9 1100
完全译码的 BCD 译码器当输入 ABCD出现 0101~1111时,译码器 输出 Y0~9均为
,0”,Y0~9表达式为
DCBAY
DCBAY
DCBAY
9
1
0
完全译码的 BCD译码器不完全译码的 BCD译码器当 ABCD＝ 0101~1111时,Y0~9均为任意值,Y0~9表达式为
DCBAY
DAY
CBAY
DCBAY
DCBAY
9
8
2
1
0
不完全译码的 BCD译码器显示译码器七段数字显示管所显示的数字
门电路的逻辑功能
典型与非门电路结构
与非门电路的外特性与级连
集电极开路（ OC）与非门
三态门重点：门电路的外特性与级连的相互影响复习会定性分析典型,与非门,电路原理输出为高电平时,T3,T4 工作，电流 IOH从
T4 流出 (向外流 )，驱动外电路。
输出为低电平时,T5 工作，电流 IOL流入 T5
(向里流 )，从外电路吸收电流。
“1”输出与,0”输出交替工作，称,推拉方式,。
从输入端看，输入低电平时流出电流 IIL，
输入高电平时流入漏电流 IIH。
IOL > IOH,IIL > IIH
门电路级联,前一个器件的输出就是后一个器件的输入，后一个是前一个的负载，两者要相互影响。
OHI
IHI,1”
ILI
OLI
,0”
,1”,0”
,1”,0”
三态电路 (Tri-State Circuit)
A
B
G
G
功能表
100
010
ZX1
FBA?A
B
G
特点：高阻态时的电流 IOZ,IIZ很小正常态的,1”输出电流比普通与非门大很多因此，很适合驱动总线电路门电路外特性对比
IIL IIH IOL IOH VH VL
普通门 1.6mA 40μA 16mA 0.4mA 3.6V 0.3V
三态门正常态 1.6mA 40μA 16mA 6.5mA 3.6V 0.3V
Z态 40μA 40μA 40μA 40μA 5V 1.5V 0V
IIZ IOZ
三态门控制的总线
BUS
,0”,0”,0”,0”,1”,1”
IOH IOZ IOZ IIH IIH IIH
,1”
,0”
,1”
,0”,0”,0”,1”,1”,1”
IOL IOZ IOZ IIL IIL IIZ
,0”
,1”
,0”
BUS
总线为,1”
态总线为,0”
态三态双向总线驱动器又称收发器（ Transceiver）
2.3 常用的中规模组合逻辑电路
译码器
数据选择器
运算器（算数逻辑单元 ALU）
译码器 (Decoder)
什么是译码器？有什么功能？有什么应用？
最典型的例子：存储器的地址译码。
N位输入,2N个输出。对应 2N个某一个组合，
只能有一个输出为,1”。
地址线有 10位，可以表示 210＝ 1K个地址；
32位地址可以表示 4G地址；
16M存储器需要 24位地址。
应用译码器的其他实例？
Y0
Y1
Y2
Y3
A
B
存储器的地址译码结构
4-
16
地址译码器
1A
0A
2A
3A
0000
0001
0010
1111
16*8 bit
0A
19A
18A
20
位地址译码器
00········00
00········01
00········10
11········11
1M*8 bit
译码器的功能分类
1,用来表示输入状态全部组合的，称变量译码器
N位输入,2N输出。
常见的集成化 译码器 有 2-4,3-8,4-16
2,码制译码器：如 8421码变换为循环码等
3,显示译码器：控制数码管显示
2-4译码器 (2输入－ 4输出的变量译码器 )
真值表
1 1 1 01 1
1 1 0 10 1
1 0 1 11 0
0 1 1 10 0
Y0 Y1 Y2 Y3A B
2输入,4输出,对应输入的每一种组合，唯一只有一个输出为,0”.
译码器就是与非门。
ABY
BAY
BAY
BAY
3
2
1
0
2-4译码器逻辑图
2输入－ 4输出译码器电路由输入缓冲部分和译码部分组成。
输入缓冲部分使得对外负载只有一个，减轻前面电路的负担。
Y0
Y1
Y2
Y3
A
B
逻辑示意图功能表
1 1 1 00 1 1
1 1 0 10 0 1
1 0 1 10 1 0
0 1 1 10 0 0
1 1 1 11 X X
Y0 Y1 Y2 Y3A BE
设置使能端（ Enable） E
当 ＝ 0，译码器使能E
当 ＝ 1，译码器禁止E
有使能端 E的 2-4译码器
ABEY
BAEY
BAEY
BAEY
3
2
1
0
Y0
Y1
Y2
Y3
A
B
E
逻辑示意图有使能端 E的 2-4译码器译码器使能端 E的作用
在集成电路中增加控制使能 (Enable)
端 E，是电路设计中常用的技术，使得集成电路更加灵活、可靠。
灵活：用于扩展可靠：用于选通用作扩展
“
0”
“
0”
“
0”
“
0”
“
1”
“
1”
“
1”
“
1”“1”,1”,1”
用两片 2-4译码器组成 3-8译码器,
高位输入 C用作选片,A,B用于选中片内译码。
C＝ 0选中片 I,C＝ 1选中片 II。
E
用作扩展E
5片 2－ 4译码器构成 4－ 16译码器。第一层的一个译码器用作选片。 E=0时,C D＝ 00时选中左边一片，译出
Y0… Y3 ;依此类推。
有多个使能端的译码器件
74 x 138 3-8 译码器（ 3个使能端）
74 x 154 4-16 译码器（ 2个使能端）
(前面介绍的器件型号为,74 x 139 双 2-4译码器 )
E用作扩展具有多个使能端的 3-8译码器扩展为 4-16译码器输入
I II
Y0 Y1 Y2 Y3 Y4 Y5Y6 Y7 Y8 Y9 Y10Y11Y12Y13Y14Y15
A B C
1E AE2 BE2
A B C
1E AE2 BE2
A B C D E
“1”
使能输出端用于选通E
为什么需要选通？
针对门电路的传输延迟造成的竞争、冒险问题提出的。
二输入 AND门（ OR门）的输入为 A和 A时,A滞后于 A，
则 Y会出现尖峰信号。
理想情况：
Y＝ A A＝ 1
负向 尖峰正向 尖峰与非门上升沿有尖峰或非门下降沿有尖峰端用于选通E
译码器中设置二级缓冲，目的是均衡负载，但是由于信号传输的延迟，会在输出端产生,0”重叠 (Overlap)和尖峰信号 (Spike,Glitch) 。
为消除尖峰和重叠，增加了 E。
延迟产生尖峰若 A B同时到来 (无偏移 Skew)。从功能表上分析,A B从,11”
变到,00”时，输出应从 Y3=0变成 Y0=0,Y1Y2保持为,1”。
但是，由于门的传输延迟，造成 Y1,Y2上出现了尖峰，同时，
Y3,Y0有一段时间同时为,0”，即零重叠。
2(1级 buffer+译码级延迟 )
3(2级 buffer+译码级延迟 )
1(1级 buffer延迟 )
延迟产生尖峰
A
A
'A
B
B
'B
'2 BAY?
BAY '1?
3Y
0Y
延迟产生尖峰当 A B从,11”变到,00”时，输出应从 Y3=0变成 Y0=0。
假设 A B不能同时到来，存在偏移 (Skew)，导致尖峰信号更宽。
tspike加宽、两处出现零重叠
toverlap=1级延迟
tspike = tskew+1级延迟端覆盖输入的变化E
在 A B变化期间，输出是不稳定的，可能会出现尖峰信号。
加一个能覆盖输入变化的正脉冲 (E＝ 1)，使得 A B变化期间强制 Y0-Y3=1，既可消除输出端的干扰。
抑制尖峰和零重叠的正信号应提前（或同时）于译码器的变量输入变化前到来，正信号撤除应滞后于变量输入的变化 (至少滞后 1级缓冲的延迟 )。
E也不能太宽，否则速度会慢。
端功能E
使用 来抑制零重叠和尖峰，译码器的输出波形变窄了,E
使用 E不使用 E
,0”
译码器的其他应用
2-4译码器用作数据分配器（ Demultiplexer）
A B Y0 Y1 Y2 Y3
0/1 0 0 0/1 1 1 1
0/1 1 0 1 0/1 1 1
0/1 0 1 1 1 0/1 1
0/1 1 1 1 1 1 0/1
E
数据分配：将输入数据在地址控制下连接到多个输出通道。
两位数据分配器译码器的其他应用
4-16 译码器用作数据分配器
,0”,0”
使能译码器的其他应用
,1”,1”
禁止多级译码当 Decoder的输入变量数 N增大时，用单级译码器不能实现
1．译码部分的每个与 /与非门的输入端数会增多
2,二级 Buffer的每个 Buffer的输出负载加重，为：
缓冲门的负载数为 2N－ 1。例如，当 N＝ 12时，每个译码门有 12个输入，每个 缓冲 门有 2048个负载，
这是不现实的 。
采用多级译码技术可以减少负载。
用在大容量存储器片内的译码结构。
（多级译码不作重点要求）
二级译码
2 2
222? 222?
22 22
422?
42
用两级 2-4译码器实现 4-16译码器
(2X22表示 2输入与非门 4个,2X24表示 2输入与非门 16个 )
二级译码
4 4
424? 424?
42 42
822?
82
用两级 4-16译码器实现 8-256译码器
ABCDDCBA
EF
GH
Y0
Y1
Y255Y15
Y16
Y31
三级译码
422? 422?
42 42
822?
82
222? 222? 222? 222?
22 22 22 22
2 2 2 2
用三级 2-4译码器实现 8-256译码器二 —十进制译码器十进制的二进制编码
（ 二进制编码的十进制数，也叫 BCD编码
Binary Code Decimal to Decimal,BCD）
8421码，余 3码等
1,完全译码的 BCD 译码器
2、不 完全译码的 BCD 译码器
8-4-2-1 码表示十进制数
B
AD
C
00 1101 10
00
11
01
10
10 3 2
54 7 6
XX X X
98 X X
十进制数 8421码
0 0000
1 0001
2 0010
3 0011
4 0100
5 0101
6 0110
7 0111
8 1000
9 1001
余 3码表示十进制数
B
AD
C
00 1101 10
00
11
01
10
XX 0 X
21 4 3
X9 X X
65 8 7
十进制数 余 3码
0 0011
1 0100
2 0101
3 0110
4 0111
5 1000
6 1001
7 1010
8 1011
9 1100
完全译码的 BCD 译码器当输入 ABCD出现 0101~1111时,译码器 输出 Y0~9均为
,0”,Y0~9表达式为
DCBAY
DCBAY
DCBAY
9
1
0
完全译码的 BCD译码器不完全译码的 BCD译码器当 ABCD＝ 0101~1111时,Y0~9均为任意值,Y0~9表达式为
DCBAY
DAY
CBAY
DCBAY
DCBAY
9
8
2
1
0
不完全译码的 BCD译码器显示译码器七段数字显示管所显示的数字
