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第三章 同步时序电路
Synchronous Sequential Logic Circuit
§ 1,触发器
§ 2,同步时序电路的分析与设计方法
§ 3,计数器
§ 4,移位寄存器
（主要是这四部分内容，并以计数器和移位寄存器等典型器件为例，介绍分析和设计方法。）
组合逻辑：电路的输出只是和当前状态有关，
和过去的状态无关。
a
b c
a
b
c
（假设门电路没有延迟）
c=a b
时序逻辑的波形与组合逻辑有什么不同？
什么叫同步时序？
还有非同步时序？
带着问题学 ！
时序逻辑电路与组合逻辑电路的区别
组合逻辑电路某一时刻的输出只取决于此时刻的输入。
时序逻辑电路某一时刻的稳定输出不仅取决于当时的输入，还取决于 过去的输入 (历史状态 )。
因此 记忆元件 (Memory Devices)是时序逻辑电路的基本元件。
计算机中的实现记忆存储功能的元件有多种：磁存储、光存储、半导体存储（电存储）。
时序逻辑电路中的记忆元件一定要是可以任意修改的，可以控制的。这种元件称为,触发器,。
§ 1,触发器 － 逻辑电路的记忆元件
什么叫触发器？能存储 1位二进制数的记忆元件。
为什么叫触发器？在外部信号控制下,一触即发,！
触发器名字取得好！源于英文,trigger（扳机，起动器）
和 Flip-Flop（啪嗒啪嗒的响声或动作，翻筋斗）
触发器的英文缩写,FF，来自 Flip-Flop
触发器有好多种，如何分类？
按时钟 (Clock Pulse)控制方式分类
电位触发方式 FF (Level Trigger)
边沿触发方式 FF (Edge-Trigger)
主 -从触发方式 FF (Master-Slave 或 Pulse-Trigger )
按功能来分类：
1,D触发器 (Delay)
2,R-S触发器 (Set-Reset)
3,J-K触发器
4,T触发器 (Toggle)
重点掌握：边沿触发方式的 D触发器
§ 1,触发器
§ 1.1 触发器原理
与非门构成的“直接置位 -复位型 R-S触发器”
或称,R-S基本触发器”
Q
RS
Q
_
Q
RS=10;置” 0”; 复位 (Reset)
RS=01;置” 1”; 置位 (Set)
_
Q QR S
1 0 0 1
0 1 1 0
_
1 1 Q0 Q0
0 0 1* 1 *
实质上,与非门构成的触发器的状态变化是由在输入端引入,0”引起的！
S R
QQ
触发器的功能特点
有两个稳定的互补输出 Q,Q。
当 Input 来到时，触发器接收数据；
当 Input 撤除时，触发器保持状态
（记忆功能）。
交叉耦合使得触发器可以保持状态
有稳定的状态，能够接收外来数据,改变状态，能保持状态。
触发器状态的定义
Q=0
_ 触发器处于” 0”态,记忆” 0”
Q=1Q=1
_ 触发器处于” 1”态,记忆” 1”
Q=0
R＝ 1； S＝ 0；
S＝ 1； R＝ 0；
触发器有两个稳定的状态，可以存储 1位二进制数，
因此叫“双稳态” (Bi-stable)触发器。
既然有“双稳态”，有没有“单稳态”,Mono-
stable？
R-S基本触发器时序图
时序图 (Timing Diagram) (没考虑延迟）
R
S
Q
Q
SET; RS＝ 00,QQ＝ 11; RS由 00 11,下一状态不定
R-S基本触发器的不足
由与非门组成的 R-S基本触发器可以实现记忆元件的功能，但是由于当 R-S端从,00”变化到,11”时，触发器的下一个状态不能确定，
因此不能直接使用。
由或非门和与或非门组成的 R-S基本触发器同样存在这一问题。
因此，要对触发器的输入加以控制。
实际应用的触发器是电位型或脉冲型触发
§ 1.2 电位触发器 (Latch)
电位触发器问题的提出：对 RS有控制 E (Enable)
R-S型电位触发器
S R
QQRS
Q
_
Q
E
1 11
0 11 01
1 00 11
0 01
X X0
Q R SE Q
0Q 0Q
0Q 0Q
*1 *1
RS
Q _Q
E
1 11
0 11 01
1 00 11
0 01
X X0
Q R SE Q
0Q 0Q
0Q 0Q
*1 *1
RS
Q
_
Q
_
Q QR S
1 0 0 1
0 1 1 0
_
1 1 Q0 Q0
0 0 1* 1 *
两种 R-S触发器的比较
R-S电位型与直接置位 -复位型触发器比较
R-S电位型触发器增加了控制端 E
S=1,触发器置位 ;R=1,触发器复位,R-S的意义更直观。
E=0时，保持触发器稳定状态不被破坏。
但是，在 E=1且 R-S=“11”时,同样存在不定状态。
如何 R-S触发器的消除不定状态？
_
Q
R-S电位型触发器的输入由 R,S双端输入改为单端输入，就不会出现不定状态了！
D
Q
E
RS
Q
_
Q
E
§ 1.2电位触发器 (Latch)
电位触发：在控制电位 E的控制下接收数据。
E＝ 0，不接收外部输入．由于交叉耦合的作用，保持原有状态．
E＝ 1,D以互补的形式进入,Q=D,Q= D，
排除了 RS＝ 00或 11的情况，也就排除了
Ｑ =Ｑ 的情况，不会出现不定状态。
§ 1.2电位触发器 (Latch)
与或非门组成的电位型触发器
++
Q
D E
Q
E=0,D被封锁，Ｈ old
E=１，Ｄ以互补形式进入
Store
1 D D D
E D Q Q
0 X Q0 Q0
电位触发器
时序图 (Timing Diagram)
E
D
Q
尖峰被屏蔽当 E＝ 1时,Q＝ D; 也就是 Q接收 D的输入。
因此,E＝ 1“电位”一到，触发器就接收数据，叫“电位触发器”，也叫“锁存器” (Latch).
Q＝？
电位触发器 (锁存器 )的应用
暂存器 (Latches for temporary data storage)
D
EN
Q 1
1
D
EN
Q 0
0
D
EN
Q 1
1
D
EN
Q 1
1
不同形式的电位触发器 (1)
++
Q
D E
Q
与或非门构成的锁存器 (Latch)
与非型锁存器不同形式的电位触发器 (2)
Q
ED
E=0,D封锁，交叉耦合存在,保持状态
E=1,Q=D,接收数据这也是电位型触发器?
E D Q
0 x Q0
1 D D
功 能 表不同形式的电位触发器 (3)
Q
E
Q
ED
当 D＝ Q＝ 1时，
电路简化后会引起尖峰。
不同形式的电位触发器 (4)
尖峰出现原因,
E
E
Q
尖峰
Q
E
不同形式的电位触发器 (5)
Q
ED
1
4
6
2
E
门 6
门 4
门 2
Q(门 1)
Q尖峰出现的情况,Q=D=1,E负跳变时，门 2和门 4的输出在门 1的输入相与，使 Q产生尖峰。
不同形式的电位触发器 (6)
改进：
把出现尖峰信号的条件
D＝ Q＝ 1，作为条件引人电路中，使得 Q不会出现尖峰，达到了设计的目的。因为当 D＝ Q
＝ 1时，与或非门输出
＝ 0，强制 Q＝ 1，抑止了 Q产生尖峰。
Q
ED
+
消除尖峰的方法
增加使能控制端 E(Enable)
用电容滤除尖峰
在电路上去掉产生尖峰的逻辑条件！
当电路中出现 F＝ A＋ A 的逻辑组合时，增加一个或项，强迫 F＝ 1。
例如，前述电路中当 D＝ Q＝ 1时，
F＝ E＋ E，在输入端增加了 DQ，抑制了 Q端产生尖峰的条件。
消除尖峰的方法
F
B
A
C
F
B
A
C
111
1
BA
C 00 01 11 10
0
1
CAABF
当 B=C=1时 AAF
在 F中增加条件 BC
BCCAABF
§ 1.3边沿触发型 FF(D型触发器 )
原理：接收时钟脉冲 CP某一 跳变 来到时的输入
Q Q
D CP
CP
D
Q
例如，正沿触发的 D触发器：
特点,1,CP正跳变时，才接受输入数据。
2,CP＝ 1及 CP＝ 0期间，输入数据变化不会影响触发器状态 。
边沿触发型 FF
边沿触发器与电位触发器的比较,
E/CP
D
锁存器输出正沿 FF输出注意：触发方式不一样，功能完全不一样！输出完全不一样！
边沿触发型 FF
正沿 D触发器结构：
1
65
43
2
CP
D
Q
Q
CP D Q
D D
Q
D
触发器习题：
3.25,3.27,3.28
作业中的问题
存在抄袭现象
书写不规范，不认真
没有中间过程
时序图的时间关系要对应卡诺图化简,2.12.3
)11,10,8,7,5,3,2,0(4mF? )15,14(d
BA
DC 00 1101 10
00
11
01
10
1 1 1
1 1
X X
1 1 1
BA
DC 00 1101 10
00
11
01
10
1 1 1
1 1
X X
1 1 1
DACABCAF DACCBCAF
如果再划黄色 BDDACABCAF (BD多余了 )
不管项：
4.19题 10选 1数据选择器
S3 S2 S1
S0
Y
0 0 0 0 D0
0 0 0 1 D1
0 0 1 0 D2
0 0 1 1 D3
0 1 0 0 D4
0 1 0 1 D5
0 1 1 0 D6
0 1 1 1 D7
1 0 0 0 D8
1 0 0 1 D9
D0 D1 D2 D3 D4 D5 D6 D7S2S
1
S0
S3 1D0 1D1 2D0 2D1 3D0 3D1 4D0 4D1
1Y 2Y 3Y 4Y
Y
D2 D3 D4 D5 D6 D7
D0 D8 D1 D9
S2
S1
S0
S
三种答案
S2
S1
S0
S2 1D0 1D1 2D0 2D1 3D0 3D1 4D0 4D1
1Y 2Y 3Y 4Y
Y
D2 D3
D8 D9
D6 D7D0 D4 D1 D5
S0
S1
S2
S1 1D0 1D1 2D0 2D1 3D0 3D1 4D0 4D1
1Y 2Y 3Y 4Y
Y
D4
D8 D9
D5D6 D7D0 D2 D1 D3
D0 D1 D2 D3 D4 D5 D6 D7D0 D1 D2 D3 D4 D5 D6 D7
S3
S1
S0
S3
S2
S0
4.12题 用 2-4译码器实现 BCD译码器
A B
Y0 Y1 Y2 Y3
A B E
Y0 Y1 Y2 Y3
A B E
Y0 Y1 Y2 Y3
E
A D EB C
Y0 Y2 Y4 Y6 Y1 Y3 Y5 Y7 Y8 Y9
一定注意：器件内部和外部的信号都要标清楚！
否则就是概念不清！
不完全译码的 BCD译码器
K X3 X2 X1 X0 Y3 Y2 Y1 Y0
0 0 0 0 0 0 0 0 0
0 0 0 0 1 0 0 0 1
0 0 0 1 0 0 0 1 1
0 0 0 1 1 0 0 1 0
0 0 1 0 0 0 1 1 0
0 0 1 0 1 0 1 1 1
0 0 1 1 0 0 1 0 1
0 0 1 1 1 0 1 0 0
0 1 0 0 0 1 1 0 0
0 1 0 0 1 1 1 0 1
0 1 0 1 0 1 1 1 1
0 1 0 1 1 1 1 1 0
0 1 1 0 0 1 0 1 0
0 1 1 0 1 1 0 1 1
0 1 1 1 0 1 0 0 1
0 1 1 1 1 1 0 0 0
课堂练习题：下周的实验
1 设计电路
2 自选器件
3 静态验证电路功能
4 查器件手册，选择一个产生 8421码的器件：计数器 74LS161
5 记录波形
6 分析：为什么说 Gray码可靠？
8421码 Gray码循环码相邻两个编码之间只有一位数不同，而且首尾两个编码之间也只有一位数不同，这种编码叫循环码（ Gray码）。
2位循环码,? 00?01?11?10?
3位循环码,?000?001?011?010?
110?111?101?100?
4位循环码：低 2位规律
00?01?11?10?10?11?01?00
高 2位与 2位循环码相同特点：每次只变一位，因此是高可靠性编码；用在卡诺图上，可以消去最小项的多余变量。
计数器波形
CP
AQ
BQ
CQ
DQ
“1”CP
RD
P
T
L
边沿触发型 FF
三个基本 FF直流反馈
1
65 43
2
CP
Q
Q
D
I
IIIII
加强交流沟通,网上及时反馈
yangshq@tsinghua.edu.cn
第三章 同步时序电路
Synchronous Sequential Logic Circuit
§ 1,触发器
§ 2,同步时序电路的分析与设计方法
§ 3,计数器
§ 4,移位寄存器
（主要是这四部分内容，并以计数器和移位寄存器等典型器件为例，介绍分析和设计方法。）
组合逻辑：电路的输出只是和当前状态有关，
和过去的状态无关。
a
b c
a
b
c
（假设门电路没有延迟）
c=a b
时序逻辑的波形与组合逻辑有什么不同？
什么叫同步时序？
还有非同步时序？
带着问题学 ！
时序逻辑电路与组合逻辑电路的区别
组合逻辑电路某一时刻的输出只取决于此时刻的输入。
时序逻辑电路某一时刻的稳定输出不仅取决于当时的输入，还取决于 过去的输入 (历史状态 )。
因此 记忆元件 (Memory Devices)是时序逻辑电路的基本元件。
计算机中的实现记忆存储功能的元件有多种：磁存储、光存储、半导体存储（电存储）。
时序逻辑电路中的记忆元件一定要是可以任意修改的，可以控制的。这种元件称为,触发器,。
§ 1,触发器 － 逻辑电路的记忆元件
什么叫触发器？能存储 1位二进制数的记忆元件。
为什么叫触发器？在外部信号控制下,一触即发,！
触发器名字取得好！源于英文,trigger（扳机，起动器）
和 Flip-Flop（啪嗒啪嗒的响声或动作，翻筋斗）
触发器的英文缩写,FF，来自 Flip-Flop
触发器有好多种，如何分类？
按时钟 (Clock Pulse)控制方式分类
电位触发方式 FF (Level Trigger)
边沿触发方式 FF (Edge-Trigger)
主 -从触发方式 FF (Master-Slave 或 Pulse-Trigger )
按功能来分类：
1,D触发器 (Delay)
2,R-S触发器 (Set-Reset)
3,J-K触发器
4,T触发器 (Toggle)
重点掌握：边沿触发方式的 D触发器
§ 1,触发器
§ 1.1 触发器原理
与非门构成的“直接置位 -复位型 R-S触发器”
或称,R-S基本触发器”
Q
RS
Q
_
Q
RS=10;置” 0”; 复位 (Reset)
RS=01;置” 1”; 置位 (Set)
_
Q QR S
1 0 0 1
0 1 1 0
_
1 1 Q0 Q0
0 0 1* 1 *
实质上,与非门构成的触发器的状态变化是由在输入端引入,0”引起的！
S R
触发器的功能特点
有两个稳定的互补输出 Q,Q。
当 Input 来到时，触发器接收数据；
当 Input 撤除时，触发器保持状态
（记忆功能）。
交叉耦合使得触发器可以保持状态
有稳定的状态，能够接收外来数据,改变状态，能保持状态。
触发器状态的定义
Q=0
_ 触发器处于” 0”态,记忆” 0”
Q=1Q=1
_ 触发器处于” 1”态,记忆” 1”
Q=0
R＝ 1； S＝ 0；
S＝ 1； R＝ 0；
触发器有两个稳定的状态，可以存储 1位二进制数，
因此叫“双稳态” (Bi-stable)触发器。
既然有“双稳态”，有没有“单稳态”,Mono-
stable？
R-S基本触发器时序图
时序图 (Timing Diagram) (没考虑延迟）
R
S
Q
Q
SET; RS＝ 00,QQ＝ 11; RS由 00 11,下一状态不定
R-S基本触发器的不足
由与非门组成的 R-S基本触发器可以实现记忆元件的功能，但是由于当 R-S端从,00”变化到,11”时，触发器的下一个状态不能确定，
因此不能直接使用。
由或非门和与或非门组成的 R-S基本触发器同样存在这一问题。
因此，要对触发器的输入加以控制。
实际应用的触发器是电位型或脉冲型触发
§ 1.2 电位触发器 (Latch)
电位触发器问题的提出：对 RS有控制 E (Enable)
R-S型电位触发器
S R
QQRS
Q
_
Q
E
1 11
0 11 01
1 00 11
0 01
X X0
Q R SE Q
0Q 0Q
0Q 0Q
*1 *1
RS
Q _Q
E
1 11
0 11 01
1 00 11
0 01
X X0
Q R SE Q
0Q 0Q
0Q 0Q
*1 *1
RS
Q
_
Q
_
Q QR S
1 0 0 1
0 1 1 0
_
1 1 Q0 Q0
0 0 1* 1 *
两种 R-S触发器的比较
R-S电位型与直接置位 -复位型触发器比较
R-S电位型触发器增加了控制端 E
S=1,触发器置位 ;R=1,触发器复位,R-S的意义更直观。
E=0时，保持触发器稳定状态不被破坏。
但是，在 E=1且 R-S=“11”时,同样存在不定状态。
如何 R-S触发器的消除不定状态？
_
Q
R-S电位型触发器的输入由 R,S双端输入改为单端输入，就不会出现不定状态了！
D
Q
E
RS
Q
_
Q
E
§ 1.2电位触发器 (Latch)
电位触发：在控制电位 E的控制下接收数据。
E＝ 0，不接收外部输入．由于交叉耦合的作用，保持原有状态．
E＝ 1,D以互补的形式进入,Q=D,Q= D，
排除了 RS＝ 00或 11的情况，也就排除了
Ｑ =Ｑ 的情况，不会出现不定状态。
§ 1.2电位触发器 (Latch)
与或非门组成的电位型触发器
++
Q
D E
Q
E=0,D被封锁，Ｈ old
E=１，Ｄ以互补形式进入
Store
1 D D D
E D Q Q
0 X Q0 Q0
电位触发器
时序图 (Timing Diagram)
E
D
Q
尖峰被屏蔽当 E＝ 1时,Q＝ D; 也就是 Q接收 D的输入。
因此,E＝ 1“电位”一到，触发器就接收数据，叫“电位触发器”，也叫“锁存器” (Latch).
Q＝？
电位触发器 (锁存器 )的应用
暂存器 (Latches for temporary data storage)
D
EN
Q 1
1
D
EN
Q 0
0
D
EN
Q 1
1
D
EN
Q 1
1
不同形式的电位触发器 (1)
++
Q
D E
Q
与或非门构成的锁存器 (Latch)
与非型锁存器不同形式的电位触发器 (2)
Q
ED
E=0,D封锁，交叉耦合存在,保持状态
E=1,Q=D,接收数据这也是电位型触发器?
E D Q
0 x Q0
1 D D
功 能 表不同形式的电位触发器 (3)
Q
E
Q
ED
当 D＝ Q＝ 1时，
电路简化后会引起尖峰。
不同形式的电位触发器 (4)
尖峰出现原因,
E
E
Q
尖峰
Q
E
不同形式的电位触发器 (5)
Q
ED
1
4
6
2
E
门 6
门 4
门 2
Q(门 1)
Q尖峰出现的情况,Q=D=1,E负跳变时，门 2和门 4的输出在门 1的输入相与，使 Q产生尖峰。
不同形式的电位触发器 (6)
改进：
把出现尖峰信号的条件
D＝ Q＝ 1，作为条件引人电路中，使得 Q不会出现尖峰，达到了设计的目的。因为当 D＝ Q
＝ 1时，与或非门输出
＝ 0，强制 Q＝ 1，抑止了 Q产生尖峰。
Q
ED
+
消除尖峰的方法
增加使能控制端 E(Enable)
用电容滤除尖峰
在电路上去掉产生尖峰的逻辑条件！
当电路中出现 F＝ A＋ A 的逻辑组合时，增加一个或项，强迫 F＝ 1。
例如，前述电路中当 D＝ Q＝ 1时，
F＝ E＋ E，在输入端增加了 DQ，抑制了 Q端产生尖峰的条件。
消除尖峰的方法
F
B
A
C
F
B
A
C
111
1
BA
C 00 01 11 10
0
1
CAABF
当 B=C=1时 AAF
在 F中增加条件 BC
BCCAABF
§ 1.3边沿触发型 FF(D型触发器 )
原理：接收时钟脉冲 CP某一 跳变 来到时的输入
Q Q
D CP
CP
D
Q
例如，正沿触发的 D触发器：
特点,1,CP正跳变时，才接受输入数据。
2,CP＝ 1及 CP＝ 0期间，输入数据变化不会影响触发器状态 。
边沿触发型 FF
边沿触发器与电位触发器的比较,
E/CP
D
锁存器输出正沿 FF输出注意：触发方式不一样，功能完全不一样！输出完全不一样！
边沿触发型 FF
正沿 D触发器结构：
1
65
43
2
CP
D
Q
Q
CP D Q
D D
Q
D
触发器习题：
3.25,3.27,3.28
作业中的问题
存在抄袭现象
书写不规范，不认真
没有中间过程
时序图的时间关系要对应卡诺图化简,2.12.3
)11,10,8,7,5,3,2,0(4mF? )15,14(d
BA
DC 00 1101 10
00
11
01
10
1 1 1
1 1
X X
1 1 1
BA
DC 00 1101 10
00
11
01
10
1 1 1
1 1
X X
1 1 1
DACABCAF DACCBCAF
如果再划黄色 BDDACABCAF (BD多余了 )
不管项：
4.19题 10选 1数据选择器
S3 S2 S1
S0
Y
0 0 0 0 D0
0 0 0 1 D1
0 0 1 0 D2
0 0 1 1 D3
0 1 0 0 D4
0 1 0 1 D5
0 1 1 0 D6
0 1 1 1 D7
1 0 0 0 D8
1 0 0 1 D9
D0 D1 D2 D3 D4 D5 D6 D7S2S
1
S0
S3 1D0 1D1 2D0 2D1 3D0 3D1 4D0 4D1
1Y 2Y 3Y 4Y
Y
D2 D3 D4 D5 D6 D7
D0 D8 D1 D9
S2
S1
S0
S
三种答案
S2
S1
S0
S2 1D0 1D1 2D0 2D1 3D0 3D1 4D0 4D1
1Y 2Y 3Y 4Y
Y
D2 D3
D8 D9
D6 D7D0 D4 D1 D5
S0
S1
S2
S1 1D0 1D1 2D0 2D1 3D0 3D1 4D0 4D1
1Y 2Y 3Y 4Y
Y
D4
D8 D9
D5D6 D7D0 D2 D1 D3
D0 D1 D2 D3 D4 D5 D6 D7D0 D1 D2 D3 D4 D5 D6 D7
S3
S1
S0
S3
S2
S0
4.12题 用 2-4译码器实现 BCD译码器
A B
Y0 Y1 Y2 Y3
A B E
Y0 Y1 Y2 Y3
A B E
Y0 Y1 Y2 Y3
E
A D EB C
Y0 Y2 Y4 Y6 Y1 Y3 Y5 Y7 Y8 Y9
一定注意：器件内部和外部的信号都要标清楚！
否则就是概念不清！
不完全译码的 BCD译码器
K X3 X2 X1 X0 Y3 Y2 Y1 Y0
0 0 0 0 0 0 0 0 0
0 0 0 0 1 0 0 0 1
0 0 0 1 0 0 0 1 1
0 0 0 1 1 0 0 1 0
0 0 1 0 0 0 1 1 0
0 0 1 0 1 0 1 1 1
0 0 1 1 0 0 1 0 1
0 0 1 1 1 0 1 0 0
0 1 0 0 0 1 1 0 0
0 1 0 0 1 1 1 0 1
0 1 0 1 0 1 1 1 1
0 1 0 1 1 1 1 1 0
0 1 1 0 0 1 0 1 0
0 1 1 0 1 1 0 1 1
0 1 1 1 0 1 0 0 1
0 1 1 1 1 1 0 0 0
课堂练习题：下周的实验
1 设计电路
2 自选器件
3 静态验证电路功能
4 查器件手册，选择一个产生 8421码的器件：计数器 74LS161
5 记录波形
6 分析：为什么说 Gray码可靠？
8421码 Gray码循环码相邻两个编码之间只有一位数不同，而且首尾两个编码之间也只有一位数不同，这种编码叫循环码（ Gray码）。
2位循环码,? 00?01?11?10?
3位循环码,?000?001?011?010?
110?111?101?100?
4位循环码：低 2位规律
00?01?11?10?10?11?01?00
高 2位与 2位循环码相同特点：每次只变一位，因此是高可靠性编码；用在卡诺图上，可以消去最小项的多余变量。
计数器波形
CP
AQ
BQ
CQ
DQ
“1”CP
RD
P
T
L
边沿触发型 FF
三个基本 FF直流反馈
1
65 43
2
CP
Q
Q
D
I
IIIII
