第二章 组合逻辑电路
Combinational Logic Circuit
2.1 引言
2.2 门电路
2.3 常用的中规模组合逻辑电路
2.4 运算器与 ALU
2.5 组合逻辑电路中的竞争与冒险问题
“网络泡沫,挤掉的是那些掌握了一点软本事就自以为成了 IT精英的人，而真正掌握了硬本事的人，又能应对变化多端的新技术挑战的人，才能永远立于不败之地！
2.1 引言
组合逻辑电路的特点：
电路的输出只是和当前状态有关，和过去的状态无关。
区别于时序电路：和过去的状态有关。
组合逻辑：电路的输出只是和当前状态有关，
和过去的状态无关。
a
b c
a
b
c
理想情况：门电路没有延迟组合逻辑：电路的输出只是和当前状态有关，
和过去的状态无关。
a
b c
a
b
c
pDtpDt
实际情况：门电路存在延迟 pDt
组合逻辑：电路的输出只是和当前状态有关，
和过去的状态无关 。
a
b c
a
b
c
pHLtpLHt
实际情况：门电路存在延迟前沿延迟与后沿延迟不相等典型的组合逻辑电路
（ 1）门电路 （ Gates）
（ 2）译码电路 （ Decoders）
编码电路 （ Encoders）
（ 3）数据选择电路 （ Multiplexer）（多路开关）
或数据选择器 （ Data Selector）
（ 4） 加法器 （ Adders）
算术逻辑单元 ( Arithmetic Logic Units )
（ 5）奇偶校验电路参考讲义：第三章前三节，第四章集成电路的分类按功能分：数字电路、线性电路两大类数字电路：从门电路到微处理器、存储器等多种按半导体制造工艺,双极型 (TTL,LTTL,STTL,LSTTL,ECL… )
MOS(PMOS,NMOS,CMOS,BiCMOS… )
目前最常用的工艺,CMOS
按封装（外形）分：双列直插、扁平封装、表面封装、针式速度 功耗 集成度
TTL 快 大 低
MOS 慢 小 高两大类工艺技术的特点：
集成电路发展历史
“集成电路,(IC)是相对,分立原件,而言的，
是所有以半导体工艺将电路集成到一块芯片的器件总称。
半导体制造工艺的发展带动了集成电路的更新换代。
VLSI时代存储器件制造工艺带动了整个微处理器的更新换代。
摩尔定律：每 18个月集成度翻一翻。
集成电路内部的连线宽度是主要的指标,
0.25,0.18……,
集成电路发展历史（续）
（ 1） Small Scale IC （ SSI）
小规模 IC 1965年规模,10个门 /片 电路以下主要产品,门电路触发器（ Flip Flop）
集成电路发展历史（续）
（ 2） Medium Scale IC （ MSI）
中规模 IC 1970年规模,10－ 100个门 /片主要产品：逻辑功能部件
4位 ALU（ 8位寄存器）
集成电路发展历史（续）
（ 3） Large Scale IC （ LSI）
大规模 IC 1976年规模,100－ 1000个门 /片主要产品：规模更大的功能部件存储器,8位 CPU
集成电路发展历史（续）
（ 4） Very large Scale IC （ VLSI）
超大规模 IC 80年代初规模,1000个门以上多个子系统集成集成电路发展历史（续）
（ 5） Ultra large Scale IC （ ULSI）
甚大规模 IC（微处理器等）
每隔 18个月，集成度翻一翻价格 1/2
品种多性能高
2.2 门 (Gate)电路构成数字逻辑电路的基本元件
门电路的逻辑功能
典型与非门电路结构
与非门电路的外特性与级连
集电极开路（ OC）与非门
三态门门电路的逻辑功能 ——从外部看门电路门电路符号
A X A X
B
A X
B
A X
B
A X
B
A X
B
A X
A X1
B
A X&
B
A X&
B
A X
1? B
A X+
传统符号 IEEE标准 本书符号
NOT
AND
NAND
OR
门电路符号
B
A X
B
A X
B
A X
B
A X
1?
B
A X
1?
B
A X
1?
B
A X+
B
A X
B
A X
传统符号 IEEE标准 本书符号
NOR
XOR
XNOR
实际的与非门器件
1 7
14 8
74LS00
2输入 4与非门
1 7
14 8
74LS30
8输入与非门与非门 （ NAND——NOT-AND）
ABF?
A
B F
真值表
A B F
0 0
1 0
0 1
1 1
1
1
1
0
实现,与非,逻辑与非门 （ NAND——NOT-AND）
功能：实现用,0”封锁电路
10
1
FC
PFC
P
C F
A
B F
C
10
1
FC
ABFC
或非门（ NOR）
BAF
A
B F+
实现,或非,
逻辑真值表
A B F
0 0
1 0
0 1
1 1
1
0
0
0
与或非门 （ AND-OR-INVERT）
实现,与或非,逻辑
CDABF
+
A
B
F
C
D
与或非门应用
实现封锁
+
A
B F
C
D
E
CDABFE ;0
E=1 F= 0 实现封锁与或非门应用
数据选择当 S＝ 1时,A被选中
F+
A
C
S
当 S＝ 0时,C被选中异或门（ Exclusive OR）
实现,异或,逻辑
BABABAF
A
B F+
真值表
A B F
0 0
1 0
0 1
1 1
0
1
1
0
异或非门（同或门）
BA
BABA
ABABF
真值表
A B F
0 0
1 0
0 1
1 1
1
0
0
1
实现,或非,逻辑关于门电路的几点说明
先,与,后,非,和 先,非,后,或,等价
先,或,后,非,和 先,非,后,与,等价
P
C F
P
C F
+
P
C F
P
C F+
正逻辑与负逻辑
在逻辑电路中，常把电平的高、低和逻辑 0,1联系起来，若 H=1,L=0,称正逻辑；若 H=0,L=1,称负逻辑。
在本课程中，一律采用正逻辑 。
S
输出信号输入信号
R
ccV
0v
iv
1
0
正逻辑
0
1
负逻辑正逻辑与负逻辑
A B F
L L
H L
L H
H H
H
H
H
L
A B F
0 0
1 0
0 1
1 1
1
1
1
0
A B F
1 1
0 1
1 0
0 0
0
0
0
1
功能表 正逻辑 负逻辑
ABF? BAF
2.2 门电路
门电路的逻辑结构
典型 TTL与非门电路工作原理
与非门电路的外特性与级连
集电极开路 (OC)与非门
三态门最简单的二值逻辑 ——开关
S
输出信号输入信号
R
ccV
0v
iv
1
0
正逻辑开关打开,V0＝,H”
开关闭合,V0＝,L”
晶体管的开关状态
c
b
e
c
b
e
+
-
Iv
+
-
ov
ccV
BR
CR
截至状态饱和状态
Vb=0.7v,Vc=0.3v
与非门结构
ABAB
AB
T2
分相器
AB
T3,T4
“1”驱动极
T5
“0”驱动极
ABT1
与
A
B Y
基极输入，集电极输出，反相基极输入，发射极输出，同相直流参数
,0”输入电流 IIL<=1.6 mA
,1”输出电流 I0H <=0.4 mA
,1”输出电压 Voh >=3V (10个负载 )
,1”输入电流 IIH <=40 uA
,0”输出电流 I0L<=16 mA”
,0”输出电压 VoL<=0.35V (10个负载 )
“0”,1”
“0“1”
开关特性
TTL线路有较快的开关速度，原因,
– 输入由,1”跳至,0”时，因 T1射极突跳至
,0”,IR1流入 T1射极，因 T2,T5此时尚未脱离饱和,VC1仍为 1.4V,T1处于放大状态，于是有很大的电流从 T2基极流向 T1，
使 T2基区存储电贺迅速消散，加快 T2退出饱和，因而加快与非门输出由,0”向,1”
的转换开关特性
在 T2由饱和向截止转换时,VC2升高，使 T3、
T4同时导通,,1”驱动级给尚未脱离饱和的
T5提供很大集流，从而使 T5迅速脱离饱和。
在 T5脱离饱和时,VC2抬高,Ib5随之减少，
这时 T5吸收不了由 T3,T4流来的电流，它们大部分流向输出负载电容，使它迅速充电，加快输出电压上升
R3为 T5基区电荷的逸散提供了通路，使 T5截止过程加快开关特性描述开关特性的参数：
TPLH,TPHL,TPD (Propagation Delay)
TPD =(TPLH＋ TPHL )/ 2 （约 3－ 5ns）
延迟时间的测量
CH1 CH2
CP OUT
1pdt 2pdt
红色波形为输入白色波形是延迟后的转移特性 (VIN-VOUT关系曲线 )
在曲线上,VOUT急剧下降时的 VIN称：阈值电压 VT，
或称门槛电压门电路级联,前一个器件的输出就是后一个器件的输入，后一个是前一个的负载，两者要相互影响。
OHI
IHI“1”
ILI
OLI
“0”
“1”,0”
负载能力的计算
“1” IoH=N*IIH
N=IoH/IIH=400/40=10
门电路级联
“0” IoL=N*IIL
N=IoL/IIL=16/1.6=10
集电极开路（ OC）与非门
T4
T5 T5
T4
为什么需要 OC门？
普通与非门输出不能直接连在一起实现,线与,！
OC门解决了总线控制问题
1 2 3 4
s0 s1 s2 s3
“1”
R
y
x0 x1 x2 x3
集电极开路输出门电路
(Open Collector Gate,OC门）
如果把驱动电路 A,B,C…… 的输出直接挂向总线，
要求当某一驱动器向总线发送数据 D时，其余驱动器
OFF，输出均为,1”。这样，总线状态为各驱动器输出状态之,与,,即 D·1·1·…… =D，把这种与连接称为,线与,（ Wired AND）。
但是，图腾输出结构的电路，是不能把它们的输出线与在一起的。否则，当一门电路的输出为,H”，另一为,L”时，有大电流从,H”端流向,L”端，电流太大，会烧坏与非门。同时，线与端的电位是,不高不低,。
集电极开路输出门电路把 T3,T4网络去掉，这种输出结构称为 OC输出结构。这种门电路称为 OC门。线与时，输出回路间的电流通路不复存在。
OUT
LR
集电极开路输出与非门电路
由于 OC门输出不是 Totem结构，电路的上升延迟很大，这是因为：
– T5退饱和很慢
–对输出负载电容的充电电流只能通过外接的 RL来提供。因此，输出波形的上升沿时间很大。
三态电路 Tri-State Circuit
A
B
G
功能表
A B G F
X X 0 Z
0 0 1 1
1 0 1 1
0 1 1 1
1 1 1 0
高阻态正常态两种基本的三态 NAND
A
B
G
G
功能表
100
010
ZX1
FBA?
A
B
G
G
功能表
101
011
ZX0
FBA?
A
B
G
三态电路 Tri-State Circuit
三态电路即保留了 Totem输出结构，又具有 OC门输出可以,线与,的特点
基本原理当 G=0,T3,T4,T5均截止,NAND输出 F=Z（高阻态）
当控制 G=1时，电路是一个 Totem结构的 NAND
两个三态门和总线相连
1
BUS21G
1D
2D
2G
电路 1,2只能有一个处于正常态若要求 D1向 BUS传送，则应有：
若要求 D2向 BUS传送，则应有：
1,0 21 GG
0,1 21 GG
三态电路 Tri-State Circuit
若原来是 D1向 BUS传送，现在要改为 D2向 BUS
传送，如何实现这种转换？
应使门 1由正常态转为高阻态，快于门 2由高阻态转为正常态。
即有一短暂过程门 1,2均处于高阻态。否则，门
1,2有一短暂过程均处于正常态，于是门 1,2输出 间有很大的浪涌电流，从而影响 BUS正常工作。
可从两方面来实现上述要求应用双向总线驱动器，又称收发器（ Transceiver）
IIL IIH IOL IOH VH VL
普通门 1.6mA 40μA 16mA 0.4mA 3.6V 0.3V
三态门正常态 1.6mA 40μA 16mA 6.5mA 3.6V 0.3V
Z态 40μA 40μA 40μA 40μA 5V 1.5V 0V
IIZ IOZ
BUS
“0”,0”,0”,0”“1”,1”
IOH IOZ IOZ IIH IIH IIH
“1”
“0”
“1”
“0”,0”,0”,1”“1”,1”
IOL IOZ IOZ IIL IIL IIZ
“0”
“1”
“0”
BUS
总线为,1”
态总线为,0”
态
Combinational Logic Circuit
2.1 引言
2.2 门电路
2.3 常用的中规模组合逻辑电路
2.4 运算器与 ALU
2.5 组合逻辑电路中的竞争与冒险问题
“网络泡沫,挤掉的是那些掌握了一点软本事就自以为成了 IT精英的人，而真正掌握了硬本事的人，又能应对变化多端的新技术挑战的人，才能永远立于不败之地！
2.1 引言
组合逻辑电路的特点：
电路的输出只是和当前状态有关，和过去的状态无关。
区别于时序电路：和过去的状态有关。
组合逻辑：电路的输出只是和当前状态有关，
和过去的状态无关。
a
b c
a
b
c
理想情况：门电路没有延迟组合逻辑：电路的输出只是和当前状态有关，
和过去的状态无关。
a
b c
a
b
c
pDtpDt
实际情况：门电路存在延迟 pDt
组合逻辑：电路的输出只是和当前状态有关，
和过去的状态无关 。
a
b c
a
b
c
pHLtpLHt
实际情况：门电路存在延迟前沿延迟与后沿延迟不相等典型的组合逻辑电路
（ 1）门电路 （ Gates）
（ 2）译码电路 （ Decoders）
编码电路 （ Encoders）
（ 3）数据选择电路 （ Multiplexer）（多路开关）
或数据选择器 （ Data Selector）
（ 4） 加法器 （ Adders）
算术逻辑单元 ( Arithmetic Logic Units )
（ 5）奇偶校验电路参考讲义：第三章前三节，第四章集成电路的分类按功能分：数字电路、线性电路两大类数字电路：从门电路到微处理器、存储器等多种按半导体制造工艺,双极型 (TTL,LTTL,STTL,LSTTL,ECL… )
MOS(PMOS,NMOS,CMOS,BiCMOS… )
目前最常用的工艺,CMOS
按封装（外形）分：双列直插、扁平封装、表面封装、针式速度 功耗 集成度
TTL 快 大 低
MOS 慢 小 高两大类工艺技术的特点：
集成电路发展历史
“集成电路,(IC)是相对,分立原件,而言的，
是所有以半导体工艺将电路集成到一块芯片的器件总称。
半导体制造工艺的发展带动了集成电路的更新换代。
VLSI时代存储器件制造工艺带动了整个微处理器的更新换代。
摩尔定律：每 18个月集成度翻一翻。
集成电路内部的连线宽度是主要的指标,
0.25,0.18……,
集成电路发展历史（续）
（ 1） Small Scale IC （ SSI）
小规模 IC 1965年规模,10个门 /片 电路以下主要产品,门电路触发器（ Flip Flop）
集成电路发展历史（续）
（ 2） Medium Scale IC （ MSI）
中规模 IC 1970年规模,10－ 100个门 /片主要产品：逻辑功能部件
4位 ALU（ 8位寄存器）
集成电路发展历史（续）
（ 3） Large Scale IC （ LSI）
大规模 IC 1976年规模,100－ 1000个门 /片主要产品：规模更大的功能部件存储器,8位 CPU
集成电路发展历史（续）
（ 4） Very large Scale IC （ VLSI）
超大规模 IC 80年代初规模,1000个门以上多个子系统集成集成电路发展历史（续）
（ 5） Ultra large Scale IC （ ULSI）
甚大规模 IC（微处理器等）
每隔 18个月，集成度翻一翻价格 1/2
品种多性能高
2.2 门 (Gate)电路构成数字逻辑电路的基本元件
门电路的逻辑功能
典型与非门电路结构
与非门电路的外特性与级连
集电极开路（ OC）与非门
三态门门电路的逻辑功能 ——从外部看门电路门电路符号
A X A X
B
A X
B
A X
B
A X
B
A X
B
A X
A X1
B
A X&
B
A X&
B
A X
1? B
A X+
传统符号 IEEE标准 本书符号
NOT
AND
NAND
OR
门电路符号
B
A X
B
A X
B
A X
B
A X
1?
B
A X
1?
B
A X
1?
B
A X+
B
A X
B
A X
传统符号 IEEE标准 本书符号
NOR
XOR
XNOR
实际的与非门器件
1 7
14 8
74LS00
2输入 4与非门
1 7
14 8
74LS30
8输入与非门与非门 （ NAND——NOT-AND）
ABF?
A
B F
真值表
A B F
0 0
1 0
0 1
1 1
1
1
1
0
实现,与非,逻辑与非门 （ NAND——NOT-AND）
功能：实现用,0”封锁电路
10
1
FC
PFC
P
C F
A
B F
C
10
1
FC
ABFC
或非门（ NOR）
BAF
A
B F+
实现,或非,
逻辑真值表
A B F
0 0
1 0
0 1
1 1
1
0
0
0
与或非门 （ AND-OR-INVERT）
实现,与或非,逻辑
CDABF
+
A
B
F
C
D
与或非门应用
实现封锁
+
A
B F
C
D
E
CDABFE ;0
E=1 F= 0 实现封锁与或非门应用
数据选择当 S＝ 1时,A被选中
F+
A
C
S
当 S＝ 0时,C被选中异或门（ Exclusive OR）
实现,异或,逻辑
BABABAF
A
B F+
真值表
A B F
0 0
1 0
0 1
1 1
0
1
1
0
异或非门（同或门）
BA
BABA
ABABF
真值表
A B F
0 0
1 0
0 1
1 1
1
0
0
1
实现,或非,逻辑关于门电路的几点说明
先,与,后,非,和 先,非,后,或,等价
先,或,后,非,和 先,非,后,与,等价
P
C F
P
C F
+
P
C F
P
C F+
正逻辑与负逻辑
在逻辑电路中，常把电平的高、低和逻辑 0,1联系起来，若 H=1,L=0,称正逻辑；若 H=0,L=1,称负逻辑。
在本课程中，一律采用正逻辑 。
S
输出信号输入信号
R
ccV
0v
iv
1
0
正逻辑
0
1
负逻辑正逻辑与负逻辑
A B F
L L
H L
L H
H H
H
H
H
L
A B F
0 0
1 0
0 1
1 1
1
1
1
0
A B F
1 1
0 1
1 0
0 0
0
0
0
1
功能表 正逻辑 负逻辑
ABF? BAF
2.2 门电路
门电路的逻辑结构
典型 TTL与非门电路工作原理
与非门电路的外特性与级连
集电极开路 (OC)与非门
三态门最简单的二值逻辑 ——开关
S
输出信号输入信号
R
ccV
0v
iv
1
0
正逻辑开关打开,V0＝,H”
开关闭合,V0＝,L”
晶体管的开关状态
c
b
e
c
b
e
+
-
Iv
+
-
ov
ccV
BR
CR
截至状态饱和状态
Vb=0.7v,Vc=0.3v
与非门结构
ABAB
AB
T2
分相器
AB
T3,T4
“1”驱动极
T5
“0”驱动极
ABT1
与
A
B Y
基极输入，集电极输出，反相基极输入，发射极输出，同相直流参数
,0”输入电流 IIL<=1.6 mA
,1”输出电流 I0H <=0.4 mA
,1”输出电压 Voh >=3V (10个负载 )
,1”输入电流 IIH <=40 uA
,0”输出电流 I0L<=16 mA”
,0”输出电压 VoL<=0.35V (10个负载 )
“0”,1”
“0“1”
开关特性
TTL线路有较快的开关速度，原因,
– 输入由,1”跳至,0”时，因 T1射极突跳至
,0”,IR1流入 T1射极，因 T2,T5此时尚未脱离饱和,VC1仍为 1.4V,T1处于放大状态，于是有很大的电流从 T2基极流向 T1，
使 T2基区存储电贺迅速消散，加快 T2退出饱和，因而加快与非门输出由,0”向,1”
的转换开关特性
在 T2由饱和向截止转换时,VC2升高，使 T3、
T4同时导通,,1”驱动级给尚未脱离饱和的
T5提供很大集流，从而使 T5迅速脱离饱和。
在 T5脱离饱和时,VC2抬高,Ib5随之减少，
这时 T5吸收不了由 T3,T4流来的电流，它们大部分流向输出负载电容，使它迅速充电，加快输出电压上升
R3为 T5基区电荷的逸散提供了通路，使 T5截止过程加快开关特性描述开关特性的参数：
TPLH,TPHL,TPD (Propagation Delay)
TPD =(TPLH＋ TPHL )/ 2 （约 3－ 5ns）
延迟时间的测量
CH1 CH2
CP OUT
1pdt 2pdt
红色波形为输入白色波形是延迟后的转移特性 (VIN-VOUT关系曲线 )
在曲线上,VOUT急剧下降时的 VIN称：阈值电压 VT，
或称门槛电压门电路级联,前一个器件的输出就是后一个器件的输入，后一个是前一个的负载，两者要相互影响。
OHI
IHI“1”
ILI
OLI
“0”
“1”,0”
负载能力的计算
“1” IoH=N*IIH
N=IoH/IIH=400/40=10
门电路级联
“0” IoL=N*IIL
N=IoL/IIL=16/1.6=10
集电极开路（ OC）与非门
T4
T5 T5
T4
为什么需要 OC门？
普通与非门输出不能直接连在一起实现,线与,！
OC门解决了总线控制问题
1 2 3 4
s0 s1 s2 s3
“1”
R
y
x0 x1 x2 x3
集电极开路输出门电路
(Open Collector Gate,OC门）
如果把驱动电路 A,B,C…… 的输出直接挂向总线，
要求当某一驱动器向总线发送数据 D时，其余驱动器
OFF，输出均为,1”。这样，总线状态为各驱动器输出状态之,与,,即 D·1·1·…… =D，把这种与连接称为,线与,（ Wired AND）。
但是，图腾输出结构的电路，是不能把它们的输出线与在一起的。否则，当一门电路的输出为,H”，另一为,L”时，有大电流从,H”端流向,L”端，电流太大，会烧坏与非门。同时，线与端的电位是,不高不低,。
集电极开路输出门电路把 T3,T4网络去掉，这种输出结构称为 OC输出结构。这种门电路称为 OC门。线与时，输出回路间的电流通路不复存在。
OUT
LR
集电极开路输出与非门电路
由于 OC门输出不是 Totem结构，电路的上升延迟很大，这是因为：
– T5退饱和很慢
–对输出负载电容的充电电流只能通过外接的 RL来提供。因此，输出波形的上升沿时间很大。
三态电路 Tri-State Circuit
A
B
G
功能表
A B G F
X X 0 Z
0 0 1 1
1 0 1 1
0 1 1 1
1 1 1 0
高阻态正常态两种基本的三态 NAND
A
B
G
G
功能表
100
010
ZX1
FBA?
A
B
G
G
功能表
101
011
ZX0
FBA?
A
B
G
三态电路 Tri-State Circuit
三态电路即保留了 Totem输出结构，又具有 OC门输出可以,线与,的特点
基本原理当 G=0,T3,T4,T5均截止,NAND输出 F=Z（高阻态）
当控制 G=1时，电路是一个 Totem结构的 NAND
两个三态门和总线相连
1
BUS21G
1D
2D
2G
电路 1,2只能有一个处于正常态若要求 D1向 BUS传送，则应有：
若要求 D2向 BUS传送，则应有：
1,0 21 GG
0,1 21 GG
三态电路 Tri-State Circuit
若原来是 D1向 BUS传送，现在要改为 D2向 BUS
传送，如何实现这种转换？
应使门 1由正常态转为高阻态，快于门 2由高阻态转为正常态。
即有一短暂过程门 1,2均处于高阻态。否则，门
1,2有一短暂过程均处于正常态，于是门 1,2输出 间有很大的浪涌电流，从而影响 BUS正常工作。
可从两方面来实现上述要求应用双向总线驱动器，又称收发器（ Transceiver）
IIL IIH IOL IOH VH VL
普通门 1.6mA 40μA 16mA 0.4mA 3.6V 0.3V
三态门正常态 1.6mA 40μA 16mA 6.5mA 3.6V 0.3V
Z态 40μA 40μA 40μA 40μA 5V 1.5V 0V
IIZ IOZ
BUS
“0”,0”,0”,0”“1”,1”
IOH IOZ IOZ IIH IIH IIH
“1”
“0”
“1”
“0”,0”,0”,1”“1”,1”
IOL IOZ IOZ IIL IIL IIZ
“0”
“1”
“0”
BUS
总线为,1”
态总线为,0”
态
