1重大通信学院 ?何伟
第三章 集成逻辑门
主要内容
3.1 晶体管的开关特性
3.2 TTL集成逻辑门
3.3 ECL集成逻辑门与 I2L电路
3.4 MOS逻辑门
3.5 CMOS电路
2重大通信学院 ?何伟
3.1 晶体管的开关特性
3,二极管开关应用电路
（ 1） 限幅电路 。
A,串联下限限幅器
工作原理：
① 当 VI>VREF1时, D?,VO≈ VI
② 当 VI<VREF1时, D?,VO≈ VREF1
功能：
将输入波形中瞬时电位低于 VREF1的部
分波形抑制掉, 而将瞬时波形高于 VREF1的
部分波形传送到输出端 。
注意,如果将 D反接, 就是限幅电平为 VREF1
的上限限幅器 。
3重大通信学院 ?何伟
3.1 晶体管的开关特性
B,二极管串联双向限幅器
4重大通信学院 ?何伟
3.1 晶体管的开关特性
C,二极管并联下限限幅器
注意,
① 串联限幅器是利用 D的截止实现限幅,
导通实现信号传送的, 其特点是 VO与 VI有一
定差异 0.6~0.7V,但 VO有较强的驱动力 。
② 并联限幅器是利用 D的导通实现限幅的,
截止实现信号传送的, 其特点是当 RL很大时
VO≈ VI,驱动能力弱 。
③ 如果将 D反接, 就是限幅电平为 VREF1的
上限限幅器 。
5重大通信学院 ?何伟
3.1 晶体管的开关特性
D,二极管并联双向限幅器
6重大通信学院 ?何伟
3.1 晶体管的开关特性
3,二极管开关应用电路
（ 2） 钳位电路
钳位,将脉冲波形的顶部或底部钳定在某一
电平上 。
注意,要改变钳位电平, 可在 D支路中串接
电源 VREF 如图 3-1-10
7重大通信学院 ?何伟
3.1 晶体管的开关特性
3.1.2 晶体三极管开关特性
1,T稳态开关特性
（ 1） 截止区 (条件,VI<Vth)
VB<VE+Vth,VB<VC
iB≈ 0,iC≈ 0,VO≈V CC
T?
（ 2） 放大区 (条件,VI>Vth且 VI ≈ Vth)
VB>≈V E+Vth,VB<VC
iB=(VI-VBE)/RB,iC=β iB,VO=VCC－ iCRC
T?
（ 3） 饱和区 (条件,VI>>Vth)
VB>VE+Vth,VB>VC
iB>IBS=(VCC-VCES)/ β RC
VO=VCES≈ 0
iC= (VCC-VCES)/RC ≈V CC/RC
T??
定义,S=iB/IBS为饱和系数
8重大通信学院 ?何伟
3.1 晶体管的开关特性
3.1.2 晶体三极管开关特性
2,T瞬态开关特性
T在脉冲波形的作
用下, 也存在电荷的
累积和消失,该过程类
似电容的充放电,所以
需要时间 。
?延迟时间 td：从正跳
沿至 iC上升到 0.1ICS的
时间 。
?上升时间 tr,iC 从
0.1ICS到 0.9ICS所需的
时间 。
?存储时间 ts：从负跳
沿开始到 iC 下降到
0.9ICS的时间 。
?下降时间 tf,iC 从
0.9ICS下降至 0.1ICS所
需的时间 。
9重大通信学院 ?何伟
第三章 集成逻辑门
主要内容
?3.1 晶体管的开关特性
3.2 TTL集成逻辑门
3.3 ECL集成逻辑门与 I2L电路
3.4 MOS逻辑门
3.5 CMOS电路
10重大通信学院 ?何伟
3.2 TTL集成逻辑门
11重大通信学院 ?何伟
3.2 TTL集成逻辑门
VB1
VB2
ABC
12重大通信学院 ?何伟
VB1
VB2
ABC
3.2 TTL集成逻辑门
工作原理：
（ 1） 任一 A,B,C=VIL=0.3V?VB1=0.3+0.7=1.0v→T 2?→T 1??→V ces1=0.1V
→V B2=VIL+Vces1=0.4v→T 2?T4?T3?→V O=VOH
VO=VCC－ VR2－ VBE3－ VD4≈ 5－ 0.7－ 0.7=3.6v
（ 2） A=B=C=VIH=3.6V?VB1=VBC1+VBE2+VBE4=2.1V,→T 2??T4??T3?T1倒置
→ VO=VOL=VCES4≈0.3V
（ 3） 由 （ 1） （ 2） 可见,
ABCF ?
13重大通信学院 ?何伟
3.2 TTL集成逻辑门
几点说明：
① 推拉输出 （ 图腾柱 ） VO= VOH,T3?T4? →r o↓ 拉电流大
VOL,T3?T4??→r o↓ 灌电流大
?带负载能力强, 且静态功耗低 。
② D1~D3：钳位二极管 。 限制输入端负极性干扰脉冲, 保护 T1(D可通过 20mA)；
③ D4：电平移动 → T2??T4??→T 3?可靠；
④ T2：倒相级 。 VC2与 VE2电压信号变化方向相反 → T3T4轮流导通与截止 。
⑤ 多发射极晶体管与推拉输出共同作用提高了门电路的速度 。
分析：当 ABC 有一个变为 VIL时 → T1由倒置变为 T1??→ iC1↑→ iB2↓→ VC2↑→ iC3↑
→ iC4↑→ T4迅速脱离饱和 。
14重大通信学院 ?何伟
3.2 TTL集成逻辑门
① AB段 （ 截止区 ）
VI≈ 0~0.6V,T1??T2?T4?T3?,VO=VOH≈ 3.6V
② BC段 （ 线性区 ）
VI≈ 0.6~1.3V,T1??T2?T4?T3?
由于 T2工作 在放大区, VC2和 VO随 VI的升高线性下降 。
③ CD段 （ 转折区 ）
VI≈ 1.3~1.5V,T1?T2?T4?T3?,随 VI的增加, VO急剧下降, 阈值电压 Vth=1.4V
④ DE段 （ 饱和区 ）
VI>1.5V,T1倒置 T2??T4??T3?,VO=VOL=0.3V
3.2.2 TTL与非门主要外部特性
1．电压传输特性
15重大通信学院 ?何伟
3.2 TTL集成逻辑门
（ 1） VOH和 VOL
VOH── 输出逻辑高电平 （ 截止区 ）
VOL── 输出逻辑低电平 （ 饱和区 ）
VOH（ min） ── 高电平输出最小值
VOL（ max） ── 低电平输出最大值
（ 2） 开门电平 Von和关门电平 Voff及阈值电压 Vth
开门电平 Voff── 门电路输入低电平的最大值 （ 输出高电平下降到 2.7V时的输入值 ） ；
开门电平 Von── 门电路输入高电平的最小值 （ 输出低电平上升到 0.35V时的输入值 ） ；
阈值电压 Vth── 转折区的中点对应的输入电压, 一般 Vth=1.4V。
资料中 Voff用 VIL（ max） 表示；
Von用 VIH（ min） 表示 。
几个主要特性参数
16重大通信学院 ?何伟
3.2 TTL集成逻辑门
噪声容限,在保证输出高低电平基本不变 （ 或变化的大小未超过允许限度 ）
的条件下, 输入电压的允许波动范围 。
① VNH（ 高电平噪声容限 ）
VNH=VIH－ VON=VOH（ min） － VIH（ min） =2.4-2.0=0.4V
② VNL(低电平噪声容限 )
VNL=Voff－ VIL=VIL（ max） － VOL（ max） =0.8－ 0.4=0.4V
（ 3）抗干扰能力
17重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.2 TTL与非门主要外部特性
2,TTL与非门输入特性 (指输入电压和输入电流的关系曲线 )
P1
P2
RP小
RP大
18重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.2 TTL与非门主要外部特性
3．输入端负载特性
注意,
① 输入端开路相当于高电平输入 ;
② 输入端接地相当于低电平输入 ;
③ 与非门两输入端并接使用时,iIL与单端相同,iIH却是单端的两倍,(因为
两个例置三极管的等效集电极电流是相互独立的 ).
19重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.2 TTL与非门主要外部特性
4,TTL与非门输出特性
20重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.2 TTL与非门主要外部特性
5．平均延迟时间
tpHL── 导通延迟时间
tpLH── 截止延迟时间
tpd ── 平均延迟时间
)(
2
1
p L Hp H Lpd ttt ??
21重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.2 TTL与非门主要外部特性
6．电源特性
22重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.2 TTL与非门主要外部特性
7,TTL与非门的主要参数
VOL（ max）
VOH（ min）
VIL（ max）
VIH（ min）
IIH── 高电平输入漏电流
IIL── 低电平输入电流,IIL≈ IIS（输入短路电流）（约 1mA）
IOL（ max） ── 灌电流
IOH（ max） ── 拉电流
NO── 扇出系数，输出端最多能驱动同类门的个数,NO=MlN{N1,N2}
IH
OH
IL
OL
I
IN
I
IN ( m a x)
2
( m a x)
1,??
23重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.3 其它类型的门电路
1,TTL或非门
A
B
A
B
A+B
24重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.3 其它类型的门电路
2,TTL异或门
25重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.3 其它类型的门电路
3,OC门
上述推拉式输出门
优点,输出电阻低, 静态功耗小；
缺点,① 不能并联使用 （ 有很大的电流 ） ；
② 不能进行电平转换和驱动大电流高电
压负载 。
26重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.3 其它类型的门电路
3,OC门
① 实现线与：
CDABCDABY ????
② 可同时实现电平转换；
③ 驱动高压大电流负载 。
27重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.3 其它类型的门电路
4.三态输出门（ TS门）
（ 1） 实现：加控制端和控制电路, 使输出有三个状态,VOH,VOL,高阻
EN=1→ D?→ Y= （ 此时输出只有 VOH,VOL两种状态 ）
EN=0→ ? D?→ VC2≈ 1V（钳位）,T3?
P=0→ T2?T4? ? ro↑↑ （高阻态）
BA?
28重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.3 其它类型的门电路
4.三态输出门（ TS门）
（ 2） 应用
① 总线结构
② 数据双向传输
29重大通信学院 ?何伟
3.2.4 其他系列 TTL门电路
3.2 TTL集成逻辑门
1,74H系列 (高速 TTL)
为提高开关速度和减少传
输延时, 有两项改进：
① 输出级采用了达林顿管
（ 降低了输出电阻, 提高了
拉电流的负载能力, 尤其是
加速了对负载电容的充电速
度 。 ）
② 将所有电阻阻值降低了一
半 （ 缩短了上升和下降时间,
加速了三极管的开关速度 。 ）
优点,速度较快 (6ns) ；
缺点,增加了电路的静态功
耗 。
30重大通信学院 ?何伟
3.2.4 其他系列 TTL门电路
3.2 TTL集成逻辑门
2,74S系列 (肖特基 TTL)
74系列和 74H系列 ── 饱和型逻辑门, 饱和截止；
74S系列采用了三项措施提高开关速度：
① 采用肖特基三极管 （ 抗饱和三极管 ）
肖特基三极管特点：饱和深度浅, 工作速度高 。
② 采用小的电阻； 如图
③ 用有源电路 T6,R6,R3代替 R3
有源泻放回路,（ a） 缩短了门电路的传输延迟时间；
（ b） 改善了门电路的传输特性 。
优点,① 速度很快 (3~4ns)； ② 传输特性好
缺点,① 功耗大 (电阻小 )； ② VOL较高 (可达 0.5V)
① VOn≤ 0.4V
SBD特点,② trr很小，开关速度快
③生产工艺与 TTL兼容。
31重大通信学院 ?何伟
3.2 TTL集成逻辑门
3,74LS系列 (肖特基 TTL)
?理想门电路 ── 速度快, 功耗低
?功耗一延迟积 （ pd积 ）,延迟和功耗的
乘积
?74LS系列实现了速度快, 功耗低的要求
如图,措施如下：
① 大幅提高电阻值, 降低功耗；
② 将 R5从接地改接到输出端, 降低了
T3导通时 R5的功耗；
③ 采用肖特基三极管和有源泄放电路
以提高工作速度；
④ 将输入端多发射极三极管改用 SBD，
提高了工作速度；
⑤ 增加了 D3,D4,提高了放电速度 。
优点,① 功耗极低 （ 是 74H和 74S的 1/10,是 74系列的 1/5；
② pd积很低 （ 速度与 74系列相当 ）
32重大通信学院 ?何伟
3.2 TTL集成逻辑门
4,其它类型 TTL系列介绍
① 74AS系列 （ 先进的肖特基系列 ） (速度最快,tpd=1.5ns,但功耗大,20mW)
② 74ALS系列 （ 先进的低功耗肖特基系列 ） (速度很快,tpd=4ns,功耗极低,1mW)
TTL系列器件主要性能比较表
74/54 74H/54H 74S/54S 74LS/54LS 74AS/54AS 74ALS/54ALS
tpd (ns) 10 6 4 10 1.5 4
平均功耗 /每门 mw 10 22.5 20 2 20 1
dp积 （ ns-mw） 100 135 80 20 30 4
最高工作频率 /MHz 35 50 125 45 200 150
33重大通信学院 ?何伟
第三章 集成逻辑门
主要内容
?3.1 晶体管的开关特性
?3.2 TTL集成逻辑门
3.3 ECL集成逻辑门与 I2L电路
3.4 MOS逻辑门
3.5 CMOS电路
34重大通信学院 ?何伟
3.3 ECL集成逻辑门与 I2L电路
§ 3.3.1 ECL逻辑门
? ECL ── Emitter Coupled
Logic射极耦合逻辑
1,ECL电路特点：
① 非饱和型门电路, 因此传输
延迟很小；
② 属电流开关型逻辑；
③ 射极输出, 且是互补输出；
④ 使用负电源 （ -5V）
⑤ 输出为负电压, 即 -0.8V为高
电平, -1.6V为低电平 。
35重大通信学院 ?何伟
3.3 ECL集成逻辑门与 I2L电路
2,工作原理：
① 当 A=B=C=0时 (-1.6V),T2?T3?T4?,T1?,→ P=0
② 当任一 A,B,C=1时 (-0.8V),T2T3T4有一个导通, T1?,→ P=1 CBAQ ???
?P = A + B+ C
36重大通信学院 ?何伟
3.3 ECL集成逻辑门与 I2L电路
优点：
① 速度快 ;(是速度最快的数字 IC,可达 0.1ns以下 )
② 输出电阻很低, 带负载能力很强； (扇出系数达 90以上 )
③ 开关噪声很低；
④ 互补输出, 方便使用 。
缺点：
① 电流大, 功耗大； (每门 100mw以上 )
② 抗干扰容限低； (200mv左右 )
③ 输出电压稳定性差； (由于工作在非饱和状态 )
④ 与 TTL不兼容 。
注,ECL只有中小规模 IC,主要用于高速, 超高速的数字系统中, 如光设备
中 。
37重大通信学院 ?何伟
3.3 ECL集成逻辑门与 I2L电路
§ 3.3.2 I2L逻辑门
? I2L── Integrateel Injeetion Logic,集成注入逻辑 。
1,工作原理：
38重大通信学院 ?何伟
3.3 ECL集成逻辑门与 I2L电路
39重大通信学院 ?何伟
3.3 ECL集成逻辑门与 I2L电路
40重大通信学院 ?何伟
3.3 ECL集成逻辑门与 I2L电路
2,主要特点：
① 电路结构简单, 便于集成；
② 各逻辑单元之间不需隔离, 简化了工艺, 节省了面积, 便于集成；
③ I2L电路能够在低电压 (0.7~0.8V),微电流下工作, 功耗低 。 (是目前
双极型数字 IC中功耗最低的一种 )
3,严重缺点：
① 抗干扰能力较差 。 I2L输出幅度小, 0.6V左右, 噪声容很低 ；
② 开关速度较慢 。 属于饱和型逻辑, 延时可达 20~30ns。
注意：
① 改进的 I2L延时已缩短到几个 ns,且与 TTL在生产工艺上的兼容性,
可直接在 I2L大规模 IC芯片上制作与 TTL电平兼容的接口电路, 这就
提高了抗干扰力 。
② I2L主要用于制作大规模集成电路的内部逻辑, 很少用来制作中, 小
规模 IC。
41重大通信学院 ?何伟
第三章 集成逻辑门
主要内容
?3.1 晶体管的开关特性
?3.2 TTL集成逻辑门
?3.3 ECL集成逻辑门与 I2L电路
3.4 MOS逻辑门
3.5 CMOS电路
42重大通信学院 ?何伟
3.4 MOS逻辑门
§ 3.4.1 MOS晶体管
MOS:金属 ─ 氧化物 ─ 半导体
MOS晶体管是 MOS逻辑门的基本构成部分；
MOS,① 源 极 S,漏极 D,栅极 G；
② 是电压控制器件；
③ 栅极电压控制漏源电流 。
按工作特性分,增强型, 耗尽型 ；
按沟道类型分,P沟道, N沟道
组合,① N沟道增强型； ② N沟道耗尽型
③ P沟道增强型； ④ P沟道耗尽型 。
以 N沟道增强型为例分析其特性 。
43重大通信学院 ?何伟
3.4 MOS逻辑门 VGS>VGS(th)
1,输出特性曲线和阈值电压
① 当 VGS<VGS（ th） 时, →T?,iDS=0
② 当 VGS≥ VGS（ th） 时, →T?,iDS>0
三个工作区：
Ⅰ 区,VDS很小, 即 VDS<VGS-VGS（ th）, iDS随 VDS线
性上升 。
且 VGS不同, 上升的斜率就不同 ?可变电阻区；
Ⅱ 区,VDS较大, 有,VDS≥ （ VGS-VGS（ th）） 夹断,
iDS基本不变 → 恒流区 ；
Ⅲ 区,VGS<VGS（ th） 时, iDS=0,截止区 。
注意,开关应用时 MOS管交替工作于截止区和可变
电阻区 。
44重大通信学院 ?何伟
3.4 MOS逻辑门
2,转移特性和跨导
转移特性,VDS一定时, iDS与 VGS之间的关系
常数跨导 ???? DS
GS
DSm VVig
gm表示 VGS对 iDS的控制能力 。
3,输入电阻和输入电容
rin>1012Ω (静态负载能力很强 )
Cin<几皮法 (为动态 MOS电容和大规模存储电
路的实现创造了条件 )
4,直流导通电阻 ron
DS
DS
on i
Vr ?
45重大通信学院 ?何伟
3.4 MOS逻辑门
§ 3.4.2 MOS反相器和门电路
反相器是最基本的逻辑单元 。 MOS管构成反相器有四种类型：
① 电阻负载 MOS电路
输入器件 ── 增强型 MOS管
负载 ── 电阻
该电路在集成电路中很少用, 在分离元件电路中常用 。
② E/E MOS反相器,（ Enhancement/Enhancement MOS）
输入 器件 ── 增强型 MOS管
负载 ── 增强型 MOS管
③ E/D MOS反相器,（ Enhancement/Depletion MOS）
输入 器件 ── 增强型 MOS管
负载 ── 耗尽型 MOS管
④ CMOS反相器 （ Complementary MOS）
E/E MOS和 E/D MOS均采用同一沟道的 MOS管；
CMOS则采用不同沟道的 MOS管构成反相器 。
输入 器件 ── 增强型 PMOS或增强型 NMOS
负载 ── 增强型 NMOS或增强型 PMOS
46重大通信学院 ?何伟
3.4 MOS逻辑门
1,E/E MOS反相器及逻辑门电路
① VI=0时,TO?,输出特性与负载特性曲线相交于 A点,
VO=VOH=VDD-VGS（ th） NL
② VI=VDD时,T1?,交点于 B点
)( )( NLthGSDD
mo
mL
OLO VVg
gVV ??? 当 gmo>>gmL时,VOL=0
47重大通信学院 ?何伟
3.4 MOS逻辑门
A B F
0 0 1
0 1 1
1 0 1
1 1 0
A B F
0 0 1
0 1 0
1 0 0
1 1 0
48重大通信学院 ?何伟
3.4 MOS逻辑门
49重大通信学院 ?何伟
3.4 MOS逻辑门
1,E/D MOS反相器及逻辑门电路
自看！
50重大通信学院 ?何伟
3.4 MOS逻辑门
51重大通信学院 ?何伟
第三章 集成逻辑门
主要内容
?3.1 晶体管的开关特性
?3.2 TTL集成逻辑门
?3.3 ECL集成逻辑门与 I2L电路
?3.4 MOS逻辑门
3.5 CMOS电路
52重大通信学院 ?何伟
3.5 CMOS电路
§ 3.5.1工作原理
① VI=VIL=0时, TL??TO?→VO=VOH≈VDD
② VI=VIH=VDD时, TL?TO??→VO=VOL≈0
特点,TL和 TO总是一个导通一个截止, 静态电流极小, 功耗低 。
53重大通信学院 ?何伟
3.5 CMOS电路
§ 3.5.2 CMOS反相器的主要特性
1,电压转移特性和电流传输特性
假设,① VDD>VGS（ th） N+|VGS（ th） P|
② VGS（ th） N=|VGS（ th） P|
③ TL和 TO具有相同的 Ron和 Roff
工作区：
Ⅰ, O≤VI<VGS(th)N→TL??TO?→VO=VDD iD≈0
恒流区
可变电阻区
截止区
Ⅱ, VGS(th)N<VI<VO-VGS(th)N iD↑
→TL??TO?→VO≈VDD所以下降
Ⅲ,VO-VGS(th)N≤VI<VO－ |VGS(th)P|时 iD↑↑
→TL?TO?→VO急剧变化
IV,VO–|VGS(th)P|≤VI<VDD–|VGS(th)P| iD↑
TL?TO??→VO≈0但略大于 0
Ⅴ, VDD–|VGS(th)P|≤VI≤VDD→TL?TO??,VO=VOL iD≈0
54重大通信学院 ?何伟
3.5 CMOS电路
55重大通信学院 ?何伟
3.5 CMOS电路
特点：
① 静态功耗极低；
② 抗干扰能力强；
③ 电源利用率高, 且有较大的允许范围；
④ 输入阻抗高, 带负载能力强；
⑤ 电压传输特性接近理想开关 。
2,输入特性和输出特性
3,电源特性
56重大通信学院 ?何伟
3.5 CMOS电路
§ 3.5.3 CMOS传输门
（ 1） 电路结构 G
S
DS
D
G
（ 2） 原理
① 当 C=0时, 只要 0≤VI≤VDD
则 T1?T2??TG?（ 高阻抗 >109）
② 当 C=1时
0<VI<VDD?VGS(th)N→ TN导通
|VGS(th)P|<VI<VDD → TP导通 TG
? （低阻 <103Ω）
③ 由于 T1T2结构的对称性,
即 D和 S可互易使用 ?TG是双向的
④ 传输门高低电平传输如图 3-5-11
57重大通信学院 ?何伟
3.5 CMOS电路
58重大通信学院 ?何伟
3.5 CMOS电路
（ 3） 应用
① 可组成各种复杂的逻辑电路 。 如数据选择器, 寄存器, 触发器,
计数器等；
② 双向模拟开关,传输连续变化的模拟信号, 如 CD4066；
③ 多路模拟开关,在 A/D转换电路中处理多路模拟信号 。
如,CD4051 8选 1模拟开关 （ 双向 ）
CD4052 双 4选 1模拟开关 （ 双向 ）
CD4053 三 2选 1模拟开关 （ 双向 ）
CD4067 16选 1模拟开关 （ 双向 ）
59重大通信学院 ?何伟
3.5 CMOS电路
1,CMOS与非门, 或非门
（ 1） 与非门
A B
0 0 T1?T2?T3??T4?? Y=1 Ro=Ron3//Ron4=Ron /2
0 1 T1??T2?T3?T4?? Y=1 Ro=Ron4=Ron
1 0 T1?T2??T3??T4? Y=1 Ro=Ron3=Ron
1 1 T1??T2??T3?T4? Y=0 Ro=Ron1+Ron2=2Ron
§ 3.5.4 CMOS逻辑门电路
结论, ① Y是 A,B的与非；
② A,B的状态决定 Ro的 大小, 相差 4倍；
③ 输入端数 ↑ 使 VOL↑ （ 由于多个串联 ）
输入端数 ↑ 使 VOH↑ （ 由于多个并联 ）
④ 输入端状态不同, 电压传输特性也有所不同 。
60重大通信学院 ?何伟
3.5 CMOS电路
（ 2） 或非门
A B
0 0 T1?T2?T3??T4?? Y=1 Ro=Ron3+Ron4=2Ron
0 1 T1?T2??T3??T4? Y=0 Ro=Ron2=Ron
1 0 T1??T2?T3?T4?? Y=0 Ro=Ron1=Ron
1 1 T1??T2??T3?T4? Y=0 Ro=Ron1//Ron2=Ron/2
61重大通信学院 ?何伟
3.5 CMOS电路
或非即与非 ??????,BABAYABY
1453,????????? 与非，如图即或非ABBAYBAY
增加缓冲器的好处：
① 输出电阻, 输出的高低电
压以及电压传输特性都不再
受输入端状态的影响 。
② 电压传输特性的转折区变
得更陡了 。
注意逻辑功能的变化：
62重大通信学院 ?何伟
3.5 CMOS电路
63重大通信学院 ?何伟
3.5 CMOS电路
64重大通信学院 ?何伟
3.5 CMOS电路
65重大通信学院 ?何伟
3.5 CMOS电路
CMOS还有漏极开路门电路 （ OD门 ）
1.可实现电平转换
优点,2.提高带负载能力
3.实现, 线与, 功能 。
66重大通信学院 ?何伟
3.5 CMOS电路
§ 3.5.5 CMOS电路的锁定效应及正确使用方法
1,CMOS电路的锁定效应
锁定效应,由于 CMOS制造上寄生双极性三极管的存在, 在满足正
反馈条件时使 CMOS反相器的寄生 T1T2同时导通的现象 。
缺点, ① 一旦出现锁定, 只有切断电源才能消除；
② 锁定效应容易永久性损坏 CMOS。
防止锁定效应的条件：
-VD<VI<VDD+VD
T1~T6发射
结导通电压
VDD<VDD(BR) VDD端击
穿电压
67重大通信学院 ?何伟
3.5 CMOS电路
2,CMOS的正确使用
(1)输入端的静电保护
① 在存贮和运输 CMOS器件时不要使用易产生静电高压的化工材料和化纤织物包装, 最
耗采用金属屏蔽层作包装材料；
② 组装调试时, 应使电烙铁和其他工具, 仪表, 工作台面等良好接地 。 必要时带防静
电手镯；
③ 不同的输入端不应悬空 。
(2)输入端加过流保护
① 输入端接低内阻信号源时, 应在输入端与信号源之间串进保护电阻；
② 输入端接有大电容时, 应在输入端与电容之间接入保护电阻；
③ 输入端接长线时, 应在门电路的输入端接入保护电阻 。 /因长线上不可避免地伴有
分布电容, 分布电感, 信号突变时可能产生正, 负振荡的脉冲 。 根据经验：
RP=VDD/1mA,且当长度大于 10米后, 每增加 10米, RP的值应增加 1KΩ。
68重大通信学院 ?何伟
3.5 CMOS电路
(3)防止锁定效应
① 在输入端和输出端设置钳位电路
② 在 VDD可能出现高压时, 加电源去耦电路
③ 多电源供电时, 应先接通 CMOS电源, 或最后关闭 CMOS电路电源 。
69重大通信学院 ?何伟
第三章 集成逻辑门
主要内容
?3.1 晶体管的开关特性
?3.2 TTL集成逻辑门
?3.3 ECL集成逻辑门与 I2L电路
?3.4 MOS逻辑门
?3.5 CMOS电路
70重大通信学院 ?何伟
第三章 集成逻辑门
【 第 3章习题 】
P102：
1,2,4,6,7,10
11,12,13,14,15
第三章 集成逻辑门
主要内容
3.1 晶体管的开关特性
3.2 TTL集成逻辑门
3.3 ECL集成逻辑门与 I2L电路
3.4 MOS逻辑门
3.5 CMOS电路
2重大通信学院 ?何伟
3.1 晶体管的开关特性
3,二极管开关应用电路
（ 1） 限幅电路 。
A,串联下限限幅器
工作原理：
① 当 VI>VREF1时, D?,VO≈ VI
② 当 VI<VREF1时, D?,VO≈ VREF1
功能：
将输入波形中瞬时电位低于 VREF1的部
分波形抑制掉, 而将瞬时波形高于 VREF1的
部分波形传送到输出端 。
注意,如果将 D反接, 就是限幅电平为 VREF1
的上限限幅器 。
3重大通信学院 ?何伟
3.1 晶体管的开关特性
B,二极管串联双向限幅器
4重大通信学院 ?何伟
3.1 晶体管的开关特性
C,二极管并联下限限幅器
注意,
① 串联限幅器是利用 D的截止实现限幅,
导通实现信号传送的, 其特点是 VO与 VI有一
定差异 0.6~0.7V,但 VO有较强的驱动力 。
② 并联限幅器是利用 D的导通实现限幅的,
截止实现信号传送的, 其特点是当 RL很大时
VO≈ VI,驱动能力弱 。
③ 如果将 D反接, 就是限幅电平为 VREF1的
上限限幅器 。
5重大通信学院 ?何伟
3.1 晶体管的开关特性
D,二极管并联双向限幅器
6重大通信学院 ?何伟
3.1 晶体管的开关特性
3,二极管开关应用电路
（ 2） 钳位电路
钳位,将脉冲波形的顶部或底部钳定在某一
电平上 。
注意,要改变钳位电平, 可在 D支路中串接
电源 VREF 如图 3-1-10
7重大通信学院 ?何伟
3.1 晶体管的开关特性
3.1.2 晶体三极管开关特性
1,T稳态开关特性
（ 1） 截止区 (条件,VI<Vth)
VB<VE+Vth,VB<VC
iB≈ 0,iC≈ 0,VO≈V CC
T?
（ 2） 放大区 (条件,VI>Vth且 VI ≈ Vth)
VB>≈V E+Vth,VB<VC
iB=(VI-VBE)/RB,iC=β iB,VO=VCC－ iCRC
T?
（ 3） 饱和区 (条件,VI>>Vth)
VB>VE+Vth,VB>VC
iB>IBS=(VCC-VCES)/ β RC
VO=VCES≈ 0
iC= (VCC-VCES)/RC ≈V CC/RC
T??
定义,S=iB/IBS为饱和系数
8重大通信学院 ?何伟
3.1 晶体管的开关特性
3.1.2 晶体三极管开关特性
2,T瞬态开关特性
T在脉冲波形的作
用下, 也存在电荷的
累积和消失,该过程类
似电容的充放电,所以
需要时间 。
?延迟时间 td：从正跳
沿至 iC上升到 0.1ICS的
时间 。
?上升时间 tr,iC 从
0.1ICS到 0.9ICS所需的
时间 。
?存储时间 ts：从负跳
沿开始到 iC 下降到
0.9ICS的时间 。
?下降时间 tf,iC 从
0.9ICS下降至 0.1ICS所
需的时间 。
9重大通信学院 ?何伟
第三章 集成逻辑门
主要内容
?3.1 晶体管的开关特性
3.2 TTL集成逻辑门
3.3 ECL集成逻辑门与 I2L电路
3.4 MOS逻辑门
3.5 CMOS电路
10重大通信学院 ?何伟
3.2 TTL集成逻辑门
11重大通信学院 ?何伟
3.2 TTL集成逻辑门
VB1
VB2
ABC
12重大通信学院 ?何伟
VB1
VB2
ABC
3.2 TTL集成逻辑门
工作原理：
（ 1） 任一 A,B,C=VIL=0.3V?VB1=0.3+0.7=1.0v→T 2?→T 1??→V ces1=0.1V
→V B2=VIL+Vces1=0.4v→T 2?T4?T3?→V O=VOH
VO=VCC－ VR2－ VBE3－ VD4≈ 5－ 0.7－ 0.7=3.6v
（ 2） A=B=C=VIH=3.6V?VB1=VBC1+VBE2+VBE4=2.1V,→T 2??T4??T3?T1倒置
→ VO=VOL=VCES4≈0.3V
（ 3） 由 （ 1） （ 2） 可见,
ABCF ?
13重大通信学院 ?何伟
3.2 TTL集成逻辑门
几点说明：
① 推拉输出 （ 图腾柱 ） VO= VOH,T3?T4? →r o↓ 拉电流大
VOL,T3?T4??→r o↓ 灌电流大
?带负载能力强, 且静态功耗低 。
② D1~D3：钳位二极管 。 限制输入端负极性干扰脉冲, 保护 T1(D可通过 20mA)；
③ D4：电平移动 → T2??T4??→T 3?可靠；
④ T2：倒相级 。 VC2与 VE2电压信号变化方向相反 → T3T4轮流导通与截止 。
⑤ 多发射极晶体管与推拉输出共同作用提高了门电路的速度 。
分析：当 ABC 有一个变为 VIL时 → T1由倒置变为 T1??→ iC1↑→ iB2↓→ VC2↑→ iC3↑
→ iC4↑→ T4迅速脱离饱和 。
14重大通信学院 ?何伟
3.2 TTL集成逻辑门
① AB段 （ 截止区 ）
VI≈ 0~0.6V,T1??T2?T4?T3?,VO=VOH≈ 3.6V
② BC段 （ 线性区 ）
VI≈ 0.6~1.3V,T1??T2?T4?T3?
由于 T2工作 在放大区, VC2和 VO随 VI的升高线性下降 。
③ CD段 （ 转折区 ）
VI≈ 1.3~1.5V,T1?T2?T4?T3?,随 VI的增加, VO急剧下降, 阈值电压 Vth=1.4V
④ DE段 （ 饱和区 ）
VI>1.5V,T1倒置 T2??T4??T3?,VO=VOL=0.3V
3.2.2 TTL与非门主要外部特性
1．电压传输特性
15重大通信学院 ?何伟
3.2 TTL集成逻辑门
（ 1） VOH和 VOL
VOH── 输出逻辑高电平 （ 截止区 ）
VOL── 输出逻辑低电平 （ 饱和区 ）
VOH（ min） ── 高电平输出最小值
VOL（ max） ── 低电平输出最大值
（ 2） 开门电平 Von和关门电平 Voff及阈值电压 Vth
开门电平 Voff── 门电路输入低电平的最大值 （ 输出高电平下降到 2.7V时的输入值 ） ；
开门电平 Von── 门电路输入高电平的最小值 （ 输出低电平上升到 0.35V时的输入值 ） ；
阈值电压 Vth── 转折区的中点对应的输入电压, 一般 Vth=1.4V。
资料中 Voff用 VIL（ max） 表示；
Von用 VIH（ min） 表示 。
几个主要特性参数
16重大通信学院 ?何伟
3.2 TTL集成逻辑门
噪声容限,在保证输出高低电平基本不变 （ 或变化的大小未超过允许限度 ）
的条件下, 输入电压的允许波动范围 。
① VNH（ 高电平噪声容限 ）
VNH=VIH－ VON=VOH（ min） － VIH（ min） =2.4-2.0=0.4V
② VNL(低电平噪声容限 )
VNL=Voff－ VIL=VIL（ max） － VOL（ max） =0.8－ 0.4=0.4V
（ 3）抗干扰能力
17重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.2 TTL与非门主要外部特性
2,TTL与非门输入特性 (指输入电压和输入电流的关系曲线 )
P1
P2
RP小
RP大
18重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.2 TTL与非门主要外部特性
3．输入端负载特性
注意,
① 输入端开路相当于高电平输入 ;
② 输入端接地相当于低电平输入 ;
③ 与非门两输入端并接使用时,iIL与单端相同,iIH却是单端的两倍,(因为
两个例置三极管的等效集电极电流是相互独立的 ).
19重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.2 TTL与非门主要外部特性
4,TTL与非门输出特性
20重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.2 TTL与非门主要外部特性
5．平均延迟时间
tpHL── 导通延迟时间
tpLH── 截止延迟时间
tpd ── 平均延迟时间
)(
2
1
p L Hp H Lpd ttt ??
21重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.2 TTL与非门主要外部特性
6．电源特性
22重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.2 TTL与非门主要外部特性
7,TTL与非门的主要参数
VOL（ max）
VOH（ min）
VIL（ max）
VIH（ min）
IIH── 高电平输入漏电流
IIL── 低电平输入电流,IIL≈ IIS（输入短路电流）（约 1mA）
IOL（ max） ── 灌电流
IOH（ max） ── 拉电流
NO── 扇出系数，输出端最多能驱动同类门的个数,NO=MlN{N1,N2}
IH
OH
IL
OL
I
IN
I
IN ( m a x)
2
( m a x)
1,??
23重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.3 其它类型的门电路
1,TTL或非门
A
B
A
B
A+B
24重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.3 其它类型的门电路
2,TTL异或门
25重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.3 其它类型的门电路
3,OC门
上述推拉式输出门
优点,输出电阻低, 静态功耗小；
缺点,① 不能并联使用 （ 有很大的电流 ） ；
② 不能进行电平转换和驱动大电流高电
压负载 。
26重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.3 其它类型的门电路
3,OC门
① 实现线与：
CDABCDABY ????
② 可同时实现电平转换；
③ 驱动高压大电流负载 。
27重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.3 其它类型的门电路
4.三态输出门（ TS门）
（ 1） 实现：加控制端和控制电路, 使输出有三个状态,VOH,VOL,高阻
EN=1→ D?→ Y= （ 此时输出只有 VOH,VOL两种状态 ）
EN=0→ ? D?→ VC2≈ 1V（钳位）,T3?
P=0→ T2?T4? ? ro↑↑ （高阻态）
BA?
28重大通信学院 ?何伟
3.2 TTL集成逻辑门
3.2.3 其它类型的门电路
4.三态输出门（ TS门）
（ 2） 应用
① 总线结构
② 数据双向传输
29重大通信学院 ?何伟
3.2.4 其他系列 TTL门电路
3.2 TTL集成逻辑门
1,74H系列 (高速 TTL)
为提高开关速度和减少传
输延时, 有两项改进：
① 输出级采用了达林顿管
（ 降低了输出电阻, 提高了
拉电流的负载能力, 尤其是
加速了对负载电容的充电速
度 。 ）
② 将所有电阻阻值降低了一
半 （ 缩短了上升和下降时间,
加速了三极管的开关速度 。 ）
优点,速度较快 (6ns) ；
缺点,增加了电路的静态功
耗 。
30重大通信学院 ?何伟
3.2.4 其他系列 TTL门电路
3.2 TTL集成逻辑门
2,74S系列 (肖特基 TTL)
74系列和 74H系列 ── 饱和型逻辑门, 饱和截止；
74S系列采用了三项措施提高开关速度：
① 采用肖特基三极管 （ 抗饱和三极管 ）
肖特基三极管特点：饱和深度浅, 工作速度高 。
② 采用小的电阻； 如图
③ 用有源电路 T6,R6,R3代替 R3
有源泻放回路,（ a） 缩短了门电路的传输延迟时间；
（ b） 改善了门电路的传输特性 。
优点,① 速度很快 (3~4ns)； ② 传输特性好
缺点,① 功耗大 (电阻小 )； ② VOL较高 (可达 0.5V)
① VOn≤ 0.4V
SBD特点,② trr很小，开关速度快
③生产工艺与 TTL兼容。
31重大通信学院 ?何伟
3.2 TTL集成逻辑门
3,74LS系列 (肖特基 TTL)
?理想门电路 ── 速度快, 功耗低
?功耗一延迟积 （ pd积 ）,延迟和功耗的
乘积
?74LS系列实现了速度快, 功耗低的要求
如图,措施如下：
① 大幅提高电阻值, 降低功耗；
② 将 R5从接地改接到输出端, 降低了
T3导通时 R5的功耗；
③ 采用肖特基三极管和有源泄放电路
以提高工作速度；
④ 将输入端多发射极三极管改用 SBD，
提高了工作速度；
⑤ 增加了 D3,D4,提高了放电速度 。
优点,① 功耗极低 （ 是 74H和 74S的 1/10,是 74系列的 1/5；
② pd积很低 （ 速度与 74系列相当 ）
32重大通信学院 ?何伟
3.2 TTL集成逻辑门
4,其它类型 TTL系列介绍
① 74AS系列 （ 先进的肖特基系列 ） (速度最快,tpd=1.5ns,但功耗大,20mW)
② 74ALS系列 （ 先进的低功耗肖特基系列 ） (速度很快,tpd=4ns,功耗极低,1mW)
TTL系列器件主要性能比较表
74/54 74H/54H 74S/54S 74LS/54LS 74AS/54AS 74ALS/54ALS
tpd (ns) 10 6 4 10 1.5 4
平均功耗 /每门 mw 10 22.5 20 2 20 1
dp积 （ ns-mw） 100 135 80 20 30 4
最高工作频率 /MHz 35 50 125 45 200 150
33重大通信学院 ?何伟
第三章 集成逻辑门
主要内容
?3.1 晶体管的开关特性
?3.2 TTL集成逻辑门
3.3 ECL集成逻辑门与 I2L电路
3.4 MOS逻辑门
3.5 CMOS电路
34重大通信学院 ?何伟
3.3 ECL集成逻辑门与 I2L电路
§ 3.3.1 ECL逻辑门
? ECL ── Emitter Coupled
Logic射极耦合逻辑
1,ECL电路特点：
① 非饱和型门电路, 因此传输
延迟很小；
② 属电流开关型逻辑；
③ 射极输出, 且是互补输出；
④ 使用负电源 （ -5V）
⑤ 输出为负电压, 即 -0.8V为高
电平, -1.6V为低电平 。
35重大通信学院 ?何伟
3.3 ECL集成逻辑门与 I2L电路
2,工作原理：
① 当 A=B=C=0时 (-1.6V),T2?T3?T4?,T1?,→ P=0
② 当任一 A,B,C=1时 (-0.8V),T2T3T4有一个导通, T1?,→ P=1 CBAQ ???
?P = A + B+ C
36重大通信学院 ?何伟
3.3 ECL集成逻辑门与 I2L电路
优点：
① 速度快 ;(是速度最快的数字 IC,可达 0.1ns以下 )
② 输出电阻很低, 带负载能力很强； (扇出系数达 90以上 )
③ 开关噪声很低；
④ 互补输出, 方便使用 。
缺点：
① 电流大, 功耗大； (每门 100mw以上 )
② 抗干扰容限低； (200mv左右 )
③ 输出电压稳定性差； (由于工作在非饱和状态 )
④ 与 TTL不兼容 。
注,ECL只有中小规模 IC,主要用于高速, 超高速的数字系统中, 如光设备
中 。
37重大通信学院 ?何伟
3.3 ECL集成逻辑门与 I2L电路
§ 3.3.2 I2L逻辑门
? I2L── Integrateel Injeetion Logic,集成注入逻辑 。
1,工作原理：
38重大通信学院 ?何伟
3.3 ECL集成逻辑门与 I2L电路
39重大通信学院 ?何伟
3.3 ECL集成逻辑门与 I2L电路
40重大通信学院 ?何伟
3.3 ECL集成逻辑门与 I2L电路
2,主要特点：
① 电路结构简单, 便于集成；
② 各逻辑单元之间不需隔离, 简化了工艺, 节省了面积, 便于集成；
③ I2L电路能够在低电压 (0.7~0.8V),微电流下工作, 功耗低 。 (是目前
双极型数字 IC中功耗最低的一种 )
3,严重缺点：
① 抗干扰能力较差 。 I2L输出幅度小, 0.6V左右, 噪声容很低 ；
② 开关速度较慢 。 属于饱和型逻辑, 延时可达 20~30ns。
注意：
① 改进的 I2L延时已缩短到几个 ns,且与 TTL在生产工艺上的兼容性,
可直接在 I2L大规模 IC芯片上制作与 TTL电平兼容的接口电路, 这就
提高了抗干扰力 。
② I2L主要用于制作大规模集成电路的内部逻辑, 很少用来制作中, 小
规模 IC。
41重大通信学院 ?何伟
第三章 集成逻辑门
主要内容
?3.1 晶体管的开关特性
?3.2 TTL集成逻辑门
?3.3 ECL集成逻辑门与 I2L电路
3.4 MOS逻辑门
3.5 CMOS电路
42重大通信学院 ?何伟
3.4 MOS逻辑门
§ 3.4.1 MOS晶体管
MOS:金属 ─ 氧化物 ─ 半导体
MOS晶体管是 MOS逻辑门的基本构成部分；
MOS,① 源 极 S,漏极 D,栅极 G；
② 是电压控制器件；
③ 栅极电压控制漏源电流 。
按工作特性分,增强型, 耗尽型 ；
按沟道类型分,P沟道, N沟道
组合,① N沟道增强型； ② N沟道耗尽型
③ P沟道增强型； ④ P沟道耗尽型 。
以 N沟道增强型为例分析其特性 。
43重大通信学院 ?何伟
3.4 MOS逻辑门 VGS>VGS(th)
1,输出特性曲线和阈值电压
① 当 VGS<VGS（ th） 时, →T?,iDS=0
② 当 VGS≥ VGS（ th） 时, →T?,iDS>0
三个工作区：
Ⅰ 区,VDS很小, 即 VDS<VGS-VGS（ th）, iDS随 VDS线
性上升 。
且 VGS不同, 上升的斜率就不同 ?可变电阻区；
Ⅱ 区,VDS较大, 有,VDS≥ （ VGS-VGS（ th）） 夹断,
iDS基本不变 → 恒流区 ；
Ⅲ 区,VGS<VGS（ th） 时, iDS=0,截止区 。
注意,开关应用时 MOS管交替工作于截止区和可变
电阻区 。
44重大通信学院 ?何伟
3.4 MOS逻辑门
2,转移特性和跨导
转移特性,VDS一定时, iDS与 VGS之间的关系
常数跨导 ???? DS
GS
DSm VVig
gm表示 VGS对 iDS的控制能力 。
3,输入电阻和输入电容
rin>1012Ω (静态负载能力很强 )
Cin<几皮法 (为动态 MOS电容和大规模存储电
路的实现创造了条件 )
4,直流导通电阻 ron
DS
DS
on i
Vr ?
45重大通信学院 ?何伟
3.4 MOS逻辑门
§ 3.4.2 MOS反相器和门电路
反相器是最基本的逻辑单元 。 MOS管构成反相器有四种类型：
① 电阻负载 MOS电路
输入器件 ── 增强型 MOS管
负载 ── 电阻
该电路在集成电路中很少用, 在分离元件电路中常用 。
② E/E MOS反相器,（ Enhancement/Enhancement MOS）
输入 器件 ── 增强型 MOS管
负载 ── 增强型 MOS管
③ E/D MOS反相器,（ Enhancement/Depletion MOS）
输入 器件 ── 增强型 MOS管
负载 ── 耗尽型 MOS管
④ CMOS反相器 （ Complementary MOS）
E/E MOS和 E/D MOS均采用同一沟道的 MOS管；
CMOS则采用不同沟道的 MOS管构成反相器 。
输入 器件 ── 增强型 PMOS或增强型 NMOS
负载 ── 增强型 NMOS或增强型 PMOS
46重大通信学院 ?何伟
3.4 MOS逻辑门
1,E/E MOS反相器及逻辑门电路
① VI=0时,TO?,输出特性与负载特性曲线相交于 A点,
VO=VOH=VDD-VGS（ th） NL
② VI=VDD时,T1?,交点于 B点
)( )( NLthGSDD
mo
mL
OLO VVg
gVV ??? 当 gmo>>gmL时,VOL=0
47重大通信学院 ?何伟
3.4 MOS逻辑门
A B F
0 0 1
0 1 1
1 0 1
1 1 0
A B F
0 0 1
0 1 0
1 0 0
1 1 0
48重大通信学院 ?何伟
3.4 MOS逻辑门
49重大通信学院 ?何伟
3.4 MOS逻辑门
1,E/D MOS反相器及逻辑门电路
自看！
50重大通信学院 ?何伟
3.4 MOS逻辑门
51重大通信学院 ?何伟
第三章 集成逻辑门
主要内容
?3.1 晶体管的开关特性
?3.2 TTL集成逻辑门
?3.3 ECL集成逻辑门与 I2L电路
?3.4 MOS逻辑门
3.5 CMOS电路
52重大通信学院 ?何伟
3.5 CMOS电路
§ 3.5.1工作原理
① VI=VIL=0时, TL??TO?→VO=VOH≈VDD
② VI=VIH=VDD时, TL?TO??→VO=VOL≈0
特点,TL和 TO总是一个导通一个截止, 静态电流极小, 功耗低 。
53重大通信学院 ?何伟
3.5 CMOS电路
§ 3.5.2 CMOS反相器的主要特性
1,电压转移特性和电流传输特性
假设,① VDD>VGS（ th） N+|VGS（ th） P|
② VGS（ th） N=|VGS（ th） P|
③ TL和 TO具有相同的 Ron和 Roff
工作区：
Ⅰ, O≤VI<VGS(th)N→TL??TO?→VO=VDD iD≈0
恒流区
可变电阻区
截止区
Ⅱ, VGS(th)N<VI<VO-VGS(th)N iD↑
→TL??TO?→VO≈VDD所以下降
Ⅲ,VO-VGS(th)N≤VI<VO－ |VGS(th)P|时 iD↑↑
→TL?TO?→VO急剧变化
IV,VO–|VGS(th)P|≤VI<VDD–|VGS(th)P| iD↑
TL?TO??→VO≈0但略大于 0
Ⅴ, VDD–|VGS(th)P|≤VI≤VDD→TL?TO??,VO=VOL iD≈0
54重大通信学院 ?何伟
3.5 CMOS电路
55重大通信学院 ?何伟
3.5 CMOS电路
特点：
① 静态功耗极低；
② 抗干扰能力强；
③ 电源利用率高, 且有较大的允许范围；
④ 输入阻抗高, 带负载能力强；
⑤ 电压传输特性接近理想开关 。
2,输入特性和输出特性
3,电源特性
56重大通信学院 ?何伟
3.5 CMOS电路
§ 3.5.3 CMOS传输门
（ 1） 电路结构 G
S
DS
D
G
（ 2） 原理
① 当 C=0时, 只要 0≤VI≤VDD
则 T1?T2??TG?（ 高阻抗 >109）
② 当 C=1时
0<VI<VDD?VGS(th)N→ TN导通
|VGS(th)P|<VI<VDD → TP导通 TG
? （低阻 <103Ω）
③ 由于 T1T2结构的对称性,
即 D和 S可互易使用 ?TG是双向的
④ 传输门高低电平传输如图 3-5-11
57重大通信学院 ?何伟
3.5 CMOS电路
58重大通信学院 ?何伟
3.5 CMOS电路
（ 3） 应用
① 可组成各种复杂的逻辑电路 。 如数据选择器, 寄存器, 触发器,
计数器等；
② 双向模拟开关,传输连续变化的模拟信号, 如 CD4066；
③ 多路模拟开关,在 A/D转换电路中处理多路模拟信号 。
如,CD4051 8选 1模拟开关 （ 双向 ）
CD4052 双 4选 1模拟开关 （ 双向 ）
CD4053 三 2选 1模拟开关 （ 双向 ）
CD4067 16选 1模拟开关 （ 双向 ）
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1,CMOS与非门, 或非门
（ 1） 与非门
A B
0 0 T1?T2?T3??T4?? Y=1 Ro=Ron3//Ron4=Ron /2
0 1 T1??T2?T3?T4?? Y=1 Ro=Ron4=Ron
1 0 T1?T2??T3??T4? Y=1 Ro=Ron3=Ron
1 1 T1??T2??T3?T4? Y=0 Ro=Ron1+Ron2=2Ron
§ 3.5.4 CMOS逻辑门电路
结论, ① Y是 A,B的与非；
② A,B的状态决定 Ro的 大小, 相差 4倍；
③ 输入端数 ↑ 使 VOL↑ （ 由于多个串联 ）
输入端数 ↑ 使 VOH↑ （ 由于多个并联 ）
④ 输入端状态不同, 电压传输特性也有所不同 。
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（ 2） 或非门
A B
0 0 T1?T2?T3??T4?? Y=1 Ro=Ron3+Ron4=2Ron
0 1 T1?T2??T3??T4? Y=0 Ro=Ron2=Ron
1 0 T1??T2?T3?T4?? Y=0 Ro=Ron1=Ron
1 1 T1??T2??T3?T4? Y=0 Ro=Ron1//Ron2=Ron/2
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或非即与非 ??????,BABAYABY
1453,????????? 与非，如图即或非ABBAYBAY
增加缓冲器的好处：
① 输出电阻, 输出的高低电
压以及电压传输特性都不再
受输入端状态的影响 。
② 电压传输特性的转折区变
得更陡了 。
注意逻辑功能的变化：
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CMOS还有漏极开路门电路 （ OD门 ）
1.可实现电平转换
优点,2.提高带负载能力
3.实现, 线与, 功能 。
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§ 3.5.5 CMOS电路的锁定效应及正确使用方法
1,CMOS电路的锁定效应
锁定效应,由于 CMOS制造上寄生双极性三极管的存在, 在满足正
反馈条件时使 CMOS反相器的寄生 T1T2同时导通的现象 。
缺点, ① 一旦出现锁定, 只有切断电源才能消除；
② 锁定效应容易永久性损坏 CMOS。
防止锁定效应的条件：
-VD<VI<VDD+VD
T1~T6发射
结导通电压
VDD<VDD(BR) VDD端击
穿电压
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2,CMOS的正确使用
(1)输入端的静电保护
① 在存贮和运输 CMOS器件时不要使用易产生静电高压的化工材料和化纤织物包装, 最
耗采用金属屏蔽层作包装材料；
② 组装调试时, 应使电烙铁和其他工具, 仪表, 工作台面等良好接地 。 必要时带防静
电手镯；
③ 不同的输入端不应悬空 。
(2)输入端加过流保护
① 输入端接低内阻信号源时, 应在输入端与信号源之间串进保护电阻；
② 输入端接有大电容时, 应在输入端与电容之间接入保护电阻；
③ 输入端接长线时, 应在门电路的输入端接入保护电阻 。 /因长线上不可避免地伴有
分布电容, 分布电感, 信号突变时可能产生正, 负振荡的脉冲 。 根据经验：
RP=VDD/1mA,且当长度大于 10米后, 每增加 10米, RP的值应增加 1KΩ。
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3.5 CMOS电路
(3)防止锁定效应
① 在输入端和输出端设置钳位电路
② 在 VDD可能出现高压时, 加电源去耦电路
③ 多电源供电时, 应先接通 CMOS电源, 或最后关闭 CMOS电路电源 。
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第三章 集成逻辑门
主要内容
?3.1 晶体管的开关特性
?3.2 TTL集成逻辑门
?3.3 ECL集成逻辑门与 I2L电路
?3.4 MOS逻辑门
?3.5 CMOS电路
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第三章 集成逻辑门
【 第 3章习题 】
P102：
1,2,4,6,7,10
11,12,13,14,15
