1重大通信学院 ?何伟
第六章 时序逻辑电路
主要内容
1,时序逻辑电路的工作原理, 分析方法 &设计方法 。
2,介绍常用时序逻辑电路 （ MSI） 的工作原理和使
用方法 。
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第六章 时序逻辑电路
主要内容
6.1 概述
6.2 时序逻辑电路分析
6.3 时序逻辑电路设计
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6.1 概述
?电路任一时刻的输出信号不仅取决于当时的输入信号,而且还取
决于电路原来的状态；
1,时序逻辑电路逻辑功能上的特点：
????? CPXQQXQ nnn )(1
CPQXZ n ???
原态 Q=0
原态 Q=1
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6.1 概述
?时序电路包含组合电路和存储电路了两部分, 后者是必不可少的 。
即：时序电路 =组合电路 +存储电路
?存贮电路的输出必须反馈到组合电路的输入端, 与输入一起共同
决定组合电路的输出 。
3,电路框图
2,时序逻辑电路结构上的特点
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6.1 概述
Z（ tn） =F[X（ tn）, Y（ tn） ] ───输出方程
W（ tn） =G[X（ tn）, Y（ tn） ] ───驱动方程
Y（ tn+1） =H[W（ tn）, Y（ tn） ] ───状态方程
信号间的关系：
4,分类
按 Qn─→ Qn+1的特点：
?同步时序电路：在同一 CP下发生翻转；
?异步时序电路：不在同一 CP下发生翻转 。
按 Z的特点,
?米里型 （ Mealy）, Z=F[X,Y]
?摩尔型 （ Moore）, Z=F[Y]（ 是米里型的特例 ）
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第六章 时序逻辑电路
主要内容
?6.1 概述
6.2 时序逻辑电路分析
6.3 时序逻辑电路设计
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6.2 时序逻辑电路分析
分析目的：
找出电路的时序逻辑功能,
即：找出存贮电路的状态和输出在输入变量和 CP作用下的变
化规律 。
逻辑功能的描述：
?输出方程和状态方程
?状态转移表
?状态转移图
?时序图
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6.2 时序逻辑电路分析
§ 6.2.1 时序逻辑电路的分析步骤
1,电路图 ?驱动方程 （ 对每个 FF输入信号的逻辑函数式 ）
2,?驱动方程 ? 代入 ? FF特性方程 ?状态方程
?电路 ? 输出方程
3,状态方程
输出方程 ?状态转移表 ? 图行化 ?状态转移图
X,Qn?Qn+1,Z
4,画出时序图
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6.2 时序逻辑电路分析
【 例 6-1 】 分析如图同步时序逻辑电路。（摩尔型）
解：三个 JK-FF接同一 CP（ 同步时序电路 ）
（ 1） 驱动方程：
231231,QQKQQJ ??
32132,QKQQJ ??
23123,QKQQJ ??
（ 2） 状态方程
已知 JK-FF的特性方程为,nnn QKQJQ ??? 1
将 (1)代入特性方程得状态方程为：
?????? CPQQQQQQQ n )( 12312311
?????? CPQQQQQQ n )( 2321312
????? CPQQQQQQ n )( 3231213
输出方程为：
13QQZ ?
改错！
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6.2 时序逻辑电路分析
（ 3）状态转移表
有效状态
无效状态
自
启
动
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6.2 时序逻辑电路分析
（ 4）时序图
结论,该电路是一个六进制计数器,Z是其进位脉冲，电路能自启动。
CP Q3 Q2 Q1 Z
0 0 0 0 0
1 0 0 1 0
2 0 1 1 0
3 0 1 0 0
4 1 1 0 0
5 1 0 1 1
0 1 1 1 0
1 1 0 0 0
简化的状态转移表
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6.2 时序逻辑电路分析
§ 6.2.2 寄存器、移位寄存器
1,寄存器 （ 也叫锁存器 ）
（ 1） 寄存器,能够存贮一组二值代码的电路；
（ 2） 组成,触发器堆 +控制电路
? 74LS75四 D透明锁存器 （ 由同步 RS_FF构成的 D_FF）
内部每两个 D-FF共用一个 CP,（ CPA,CPB）
CP=1,Q跟随 D；
CP=0,Q保持为下降沿瞬时的 D值 。
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6.2 时序逻辑电路分析
74LS75
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? 74LS373八 D透明锁存器 （ 3S,公共输出控制, 公共使能 ）
6.2 时序逻辑电路分析
§ 6.2.2 寄存器、移位寄存器
1,寄存器 （ 也叫锁存器 ）
（ 1） 寄存器,能够存贮一组二值代码的电路；
（ 2） 组成,触发器堆 +控制电路
? 74LS75四 D透明锁存器 （ 由同步 RS_FF构成的 D_FF）
内部每两个 D-FF共用一个 CP,（ CPA,CPB）
CP=1,Q跟随 D；
CP=0,Q保持为下降沿瞬时的 D值 。
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6.2 时序逻辑电路分析
74LS373
16重大通信学院 ?何伟
? 74LS373八 D透明锁存器 （ 3S,公共输出控制, 公共使能 ）
6.2 时序逻辑电路分析
§ 6.2.2 寄存器、移位寄存器
1,寄存器 （ 也叫锁存器 ）
（ 1） 寄存器,能够存贮一组二值代码的电路；
（ 2） 组成,触发器堆 +控制电路
? 74LS75四 D透明锁存器 （ 由同步 RS_FF构成的 D_FF）
内部每两个 D-FF共用一个 CP,（ CPA,CPB）
CP=1,Q跟随 D；
CP=0,Q保持为下降沿瞬时的 D值 。
? 74LS374八上升沿触发器 （ 3S,公共输出控制, 公共 CP）
? 74LS175四上升沿 D触发器 （ 公共清除, 公共 CP）
? CC4076 三态输出 4D触发器 （ 公共异步清除, 公共 CP,置数控
制, 3S,正沿触发 ）
? 74LS74 正沿双 D触发器 （ 带预置和清除 ）
17重大通信学院 ?何伟
6.2 时序逻辑电路分析
74LS74
18重大通信学院 ?何伟
6.2 时序逻辑电路分析
2．移位寄存器
定义,具有移位功能的寄存器
移位功能,寄存器里存贮的代码能在 CP的作用下依次左移或右移 。
作用,① 存贮代码； ② 串并转换； ③ 并串转换； ④ 数值运算及数据处理 。
必须是边沿
触发器！
19重大通信学院 ?何伟
6.2 时序逻辑电路分析
移位寄存器 的主要应用：
（ 1） 串 —— 并转换
改错！
o u tCP fnf ??
20重大通信学院 ?何伟
6.2 时序逻辑电路分析
（ 2） 并 —— 串转换 （ 图 6-2-10 P187）
SACP fnf ??
?置数是同步置数,置数前 Q1~Q4必须为 0
?只在第一次置数前需异步清零, 因为移位时有补零操作 。
21重大通信学院 ?何伟
6.2 时序逻辑电路分析
（ 3） 脉冲节拍延时
输出个脉冲延时输入 ?????? ?? n?串入 —— 串出时：
?延迟时间为,CPd nTt ?
（ 4） 计数分频电路, 序列信号发生器
22重大通信学院 ?何伟
6.2 时序逻辑电路分析
2．移位寄存器
74LS195 改错！“与或非”
门
23重大通信学院 ?何伟
6.2 时序逻辑电路分析
异步清零
置数
保持 -右移
不变
置 0-右移
取反 -右移
置 1-右移
24重大通信学院 ?何伟
6.2 时序逻辑电路分析
74LS195典型应用
① 串 —— 并转换
工作原理：
?清零，同步置数为
,D60111111”；
?片 Ⅱ Q3=1时，移位；
?6次右移后，片 Ⅱ Q3=0 又
同步置数；
?片 Ⅱ Q3作转换结束标志，
通知并行输出；
改错！
25重大通信学院 ?何伟
6.2 时序逻辑电路分析
② 并 —— 串转换
工作原理：
?在启动信号和 CP的作
用下，同步置数为
,0DI0DI1… DI6”，此
时串行输出第一位
DI6 ；
?在 CP作用下置 1右移；
?6个 CP后，串行数据
全部输出，此时 G1=0；
?下一 CP又并行置数；
26重大通信学院 ?何伟
6.2 时序逻辑电路分析
74LS194
单时钟双向移位寄存
器
异步清零
保持
置数
右移
右移
左移
左移
保持
M1 M0 功能
0 0 保持
0 1 右移
1 0 左移
1 1 置数
27重大通信学院 ?何伟
6.2 时序逻辑电路分析
§ 6.2.3 同步计数器
定义,既有计数功能的电路
作用,计数, 定时, 分频, 产生节拍脉冲以及数字运算等 。
分类：
① 按所有 FF是否同时翻转
同步计数器,所有 FF随 CP同时翻转
异步计数器,FF翻转有先后之分；
② 按计数值的变化
加法计数器
减法计数器
可逆计数器 （ 可控 ）
③ 按编码方式
二进制计数器
二 — 十进制计数器
循环码计数器
④ 按计数容量
7进制计数器
12进制计数器
60进制计数器
28重大通信学院 ?何伟
6.2 时序逻辑电路分析
1．同步二进制计数器
以加法计数器为例：
根据二进制加法规则：
结论：
① 从低位到高位出现的第一个 0之后的各位均不变；
② 出现 0的位以及至次最低位全部改变状态；
③ 最低位必定要改变状态；
④ 最低位之外的各位 Qi状态的改变可用 Qi-1至 QO位相与来控制；
⑤ 如果用 T-FF构成时, 显然 Ti=Qi-1?Qi-2…… QO；
⑥ 如果用 JK-FF构成时, 则 Ji=Ki=Qi-1Qi-2…,.QO。
1 0 1 1 0 1 1
+ 1
1 0 1 1 1 0 0
必变！变！均不变！
29重大通信学院 ?何伟
6.2 时序逻辑电路分析
30重大通信学院 ?何伟
6.2 时序逻辑电路分析
31重大通信学院 ?何伟
6.2 时序逻辑电路分析
说明：
① 从状态转移表可见, Q1Q2Q3Q4输出脉冲的频率依次为：
CPCPCPCP ffff 16
1
8
1
4
1
2
1,、、
因此计数器有分频功能, 有时也叫分频器 。
② 电路每 16个 CP一个循环, 产生一个进位脉冲 Z,因此也叫十六
进制计数器 （ 或 4位二进制计数器 ） 。
③ 实际电路芯片中, 往往增加一些控制功能, 以增加电路使用的
灵活性和扩展性, 如置数, 保持, 清零等 。
32重大通信学院 ?何伟
6.2 时序逻辑电路分析
说明：
?该电路有问题；
?电路的实际状态转换为：
000 001
111
Q 3 Q 2 Q 1
010
100 101
0 1 1 1 1 0
1 /1
1 /1
1 /1
1 /0
1 /0
1 /0
1 /0
1 /1
M /Z
000 111
101 1 1 0
100 101
0 1 1 1 1 0
0 /0
0 /0
0 /0
0 /1
0 /0
0 /1
0 /0
0 /0
33重大通信学院 ?何伟
6.2 时序逻辑电路分析
2,同步二 -十进制计数器
十进制是人们最熟悉的进制, 因此用于输出显示时要用十进制计数器 。
34重大通信学院 ?何伟
6.2 时序逻辑电路分析
驱动方程：
状态方程：
输出方程：
结论：①电路能自启动；
② Z是十进制计数器的进位信号，且,fZ=(1/10)fCP所以也叫十分频器。
35重大通信学院 ?何伟
6.2 时序逻辑电路分析
3,集成同步 计数器
? 74LS160/74LS161 同步 4位二进制
/同步十进制加法计数器
CR ── 异步清零端
LD ── 置数端 （ 同步置数 ）
D0~D3 ── 数据输入
Q0~Q3 ── 数据输出
CO ──进位输出
CTP &CTT ── 工作状态控制端
36重大通信学院 ?何伟
6.2 时序逻辑电路分析
3,集成同步 计数器
CR ── 异步清零端
LD ── 置数端 （ 同步置数 ）
D0~D3 ── 数据输入
Q0~Q3 ── 数据输出
CO ──进位输出
CTP &CTT ── 工作状态控制端
同步置数
改错！
? 74LS160/74LS161 同步 4位二进制
/同步十进制加法计数器
37重大通信学院 ?何伟
6.2 时序逻辑电路分析
3,集成同步 计数器
? 74LS162 同步 4位二进制计数器 （ 同步清除 ）
? 74LS163 同步十进制计数器 （ 同步清除 ）
? 74LS193 双时钟同步十六进制加 /减法计数器 （ 加 /减控制, 异步置数,
异步清除, 独立进位和借位输出 ） 功能表见表 6-2-10
? 74LS160/74LS161 同步 4位二进制 /同步十进制加法计数器
38重大通信学院 ?何伟
6.2 时序逻辑电路分析
? 74LS191 单时钟同步十六进制加 /减法计数器 （ 加 /减控制, 异步置数,
计数控制, 串行 CP输出, 进位 /借位输出 ） 功能表见表 6-2-11
39重大通信学院 ?何伟
6.2 时序逻辑电路分析
§ 6.2.4 异步计数器
1,异步二进制计数器
特点,各 FF的状态更新不是在同一 CP下进行的, 即各 FF不共用一个 CP。
【 例 6-3 】 分析如图所示的异步计数器电路 CP Q4 Q3 Q2 Q1
0 0 0 0 0
1 0 0 0 1*
2 0 0 1 0
3 0 0 1* 1*
4 0 1 0 0
5 0 1 0 1*
6 0 1 1 0
7 0 1* 1* 1*
8 1 0 0 0
9 1 0 0 1*
10 1 0 1 0
11 1 0 1* 1*
12 1 1 0 0
13 1 1 0 1*
14 1 1 1 0
15 1 1* 1* 1*结论：是十六进制计数器, 无无效状态 。
40重大通信学院 ?何伟
6.2 时序逻辑电路分析
异步计数器优点,结构简单；
缺点,1.工作频率低 (CP有延时 )；
2.在电路状态译码时,存在冒险现象 。
常见的 MSI异步二进制计数器,
4 位 ──74LS197,74LS293,4LS393
7 位 ──CC4024
12位 ──CC4040
14位 ──CC4060,CC4020
【 例 6-4 】 分析图 6-2-27异步计数器电路 (P202)
41重大通信学院 ?何伟
6.2 时序逻辑电路分析
2,异步十进制计数器
74LS290 二一五一十进制异步计数器
功能,① 二进制计数 (CP0为计数输入端,Q0为计数输出端 );
② 五进制计数 (CP1为计数输入端,Q1为计数输出端,五进制异步计数 );
③ 十进制计数,Q0Q3Q2Q1(最高位 Q0的占定比为 50%)
Q3Q2Q1Q0(最高位 Q3的占定比为 20%)
清零
置 9 改错！
42重大通信学院 ?何伟
6.2 时序逻辑电路分析
CP Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1*
2 0 0 1 0
3 0 0 1 1*
4 0 1 0 0
5 0 1 0 1*
6 0 1 1 0
7 0 1 1 1*
8 1 0 0 0
9 1 0 0 1*
CP Q0 Q3 Q2 Q1
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1* 0 0
5 1 0 0 0
6 1 0 0 1
7 1 0 1 0
8 1 0 1 1
9 1 1* 0 0
43重大通信学院 ?何伟
第六章 时序逻辑电路
主要内容
?6.1 概述
?6.2 时序逻辑电路分析
6.3 时序逻辑电路设计
44重大通信学院 ?何伟
6.3 时序逻辑电路设计
设计目的：
一般原则,
逻辑电路求出给定逻辑问题 ?? ??
????? ??,门电路、输入端数目最简标准：用 FFS S I
????? ??,附加逻辑门芯片种类、数目、连线最简标准：用 M S I
45重大通信学院 ?何伟
6.3 时序逻辑电路设计
§ 6.3.1 同步时序逻辑电路的设计步骤
1.逻辑抽象
目的, 得出状态转移图和状态转换表
① 分析给定逻辑问题,确定输入, 输出变量以及 电路的状态数
（ 原因 → 输入 结果 → 输出 ）
② 定义输入, 输出逻辑状态和电路状态的含义,并对电路状态编号 ;
③ 列出状态转移表和画出状态转换图 。
2.状态化简
目的,合并等价状态,化简状态转换图
等价状态,两个电路状态在相同的输入下有相同的输出,并且转换 到 同
一个次态,
S 2
X/Y
S 3
S 1
X/Y 若,则,S1,S2等价
46重大通信学院 ?何伟
6.3 时序逻辑电路设计
3.状态分配 (状态编码 )
① 确定 FF的数目,M个状态,n个 FF;
2n-1<M≤ 2n,(已知 M,确定 n)
② 从 2n个状态中选 M个电路状态,
)!2(!
!2
!
2
2 MMM
PC
n
nM
M n
n ???
4.选定 FF,确定电路方式
5.画出逻辑图 (根据驱动方程和输出方程 )
6.检查自启动
如果不能自启动,则
① 在电路开始工作时通过清零或置数将电路置成有效状态
(a)上电复位或置位端 ; (b)CPU干扰
② 修改逻辑设计
??
???
?
???????? ????
输出方程输出变量卡诺图
驱动方程特性方程对比状态方程状态转换卡诺图表状态转换图 FF)(
(一般选取原则,P212)
47重大通信学院 ?何伟
6.3 时序逻辑电路设计
【 例 6-5】 设计一个串行数据检测器, 在连续输入 4个或 4个以上的 1
时输出 1,否则输出 0。
解,
① 逻辑抽象
输入 ──X(串行数据 ) Sn──电路现态
输出 ──Z(检测结果 ) Sn+1──电路次态
定义,S0──未输入 1;
S1──输入 1个 1;
S2──连续输入 2个 1;
S3──连续输入 3个 1;
S4──连续输入 4个或 4个以上个 1 ;
48重大通信学院 ?何伟
6.3 时序逻辑电路设计 S
n
S
n +1
/Z
X
S 0
S 1
S 2
S 3
S 4
0 S 0 /0 S 0 /0 S 0 /0 S 0 /0 S 0 /0
1 S 1 /0 S 2 /0 S 3 /0 S 4 /1 S 4 /1
状态转移表：
③ 状态分配
∵ M=4 ∴ 选 n=2, 定义, S0?00,S1?01,S2?11,S3?10
④ 选用 JK-FF
S 2
S 3
S 1 S 0
S 4
X / Z
0 / 0
1 / 1
0 / 0
1 / 0
0 / 0 0 / 0
0 / 0
1 / 1 1 / 0
1 / 0
S 2 S 3
S 1 S 0
0 / 0
1 / 1
0 / 0
1 / 0
0 / 0 0 / 0
1 / 0
1 / 0
状态转移图,简化
49重大通信学院 ?何伟
6.3 时序逻辑电路设计
由状态转换表有,
Q 2 Q 1
X
0 0
0 1
11
1 0
0 0 0 / 0 0 0 / 0 0 0 / 0 0 0 / 0
1 0 1 / 0 1 1 /0 1 0 / 0 1 0 / 1
Q 2 n + 1 Q 1 n + 1 /Z
Q 2 Q 1
X
0 0
0 1
11
1 0
0 0 0 0 0
1 0 1 1 1
Q 2 n + 1
Q 2 Q 1
X
0 0
0 1
11
1 0
0 0 0 0 0
1 1 1 0 0
Q 1 n + 1
Q 2 Q 1
X
0 0
0 1
11
1 0
0 0 0 0 0
1 0 0 0 1
Z
? ?状态方程????? ? ????
2
1
1
21
1
2
QXQ
XQXQQ
n
n
? ?输出方程12 QXQZ ?
QKQJQJK n ??? 1_ 特性方程：对比
??
???
????
?????
?
?
1212112
1
1
2212221
1
2
)()()(
)()(
QQXQQXQQQXQ
XQQXQXQQQXQQ
n
n
有,?
?
???
??
??
2121
212
,
,
QXKQXJ
XKXQJ则：
50重大通信学院 ?何伟
6.3 时序逻辑电路设计
⑤ 由驱动方程和输出方程画逻辑电路图
? ?输出方程12 QXQZ ?
? ?驱动方程?
?
???
??
??
2121
212
,
,
QXKQXJ
XKXQJ
注意,该电路无无效状态, 不用检查自启动 。
51重大通信学院 ?何伟
6.3 时序逻辑电路设计
【 例 6-6】 设计模 6同步计数器
§ 6.3.2 采用 SSI设计同步计数器
定义,S0=000
S1=001
S2=011 ?
S3=111
S4=110
S5=100
CP Q3n Q2n Q1n Q3n+1Q2n+1Q1n+1 Z
0 0 0 0 0 0 1 0
1 0 0 1 0 1 1 0
2 0 1 1 1 1 1 0
3 1 1 1 1 1 0 0
4 1 1 0 1 0 0 0
5 1 0 0 0 0 0 1
Q 3 Q 2
Q 1
0 0
0 1
11
1 0
0 0 ? 1 0
1 0 1 1 ?
Q 3 n + 1
Q 3 Q 2
Q 1
0 0
0 1
11
1 0
0 0 ? 0 0
1 1 1 1 ?
Q 2 n + 1
Q 3 Q 2
Q 1
0 0
0 1
11
1 0
0 1 ? 0 0
1 1 1 0 ?
Q 1 n + 1
Q 3 Q 2
Q 1
0 0
0 1
11
1 0
0 0 ? 0 1
1 0 0 0 ?
Z
0
1
3
7
6
4
52重大通信学院 ?何伟
6.3 时序逻辑电路设计 Q 3 Q 2
Q 1
0 0
0 1
11
1 0
0 0 ? 1 0
1 0 1 1 ?
Q 3 n + 1
Q 3 Q 2
Q 1
0 0
0 1
11
1 0
0 0 ? 0 0
1 1 1 1 ?
Q 2 n + 1
Q 3 Q 2
Q 1
0 0
0 1
11
1 0
0 1 ? 0 0
1 1 1 0 ?
Q 1 n + 1
Q 3 Q 2
Q 1
0 0
0 1
11
1 0
0 0 ? 0 1
1 0 0 0 ?
Z
23
3
1
1
1
1
2
2
1
3
QQZ
QQ
QQ
QQ
n
n
n
?
?
?
?
?
?
?
此时已令,Q3n+1(010)=1,Q3n+1( 101)=0
Q2n+1( 010)=0, Q2n+1( 101)=1
Q1n+1(010)=1, Q1n+1( 101)=0 ?
101 010
不能自启动, 为此改动 Q1为,12311 QQQQ n ???
101 010
0 1 1 显然能自启动了 。
此时已令,Q1n+1( 010)=1,Q1n+1( 101)=1
53重大通信学院 ?何伟
6.3 时序逻辑电路设计
23
3
1
1
1
1
2
2
1
3
QQZ
QQ
QQ
QQ
n
n
n
?
?
?
?
?
?
?
如果采用 D-FF,则：
123
1
1 QQQQ
n ???
1231231
12
23
QQQQQQD
QD
QD
????
?
?
54重大通信学院 ?何伟
6.3 时序逻辑电路设计
§ 6.3.3 采用 SSI的设计异步计数器
异步计数器的设计与同步计数器的设计的不同之处在于时钟信号的选取上 。
举例说明如下：
例 6-8】 设计 8421 BCD 二一十进制异步计数器 。
解,① 逻辑抽象
定义,S0=0000 S5=0101
S1=0001 S6=0110
S2=0010 S7=0111 ?
S3=0011 S8=1000
S4=0100 S9=1001
CP Q4n Q3n Q2n Q1n Q4n+1 Q3n+1 Q2n+1 Q1n+1 Z
0 0 0 0 0 0 0 0 1 0
1 0 0 0 1 0 0 1 0 0
2 0 0 1 0 0 0 1 1 0
3 0 0 1 1 0 1 0 0 0
4 0 1 0 0 0 1 0 1 0
5 0 1 0 1 0 1 1 0 0
6 0 1 1 0 0 1 1 1 0
7 0 1 1 1 1 0 0 0 0
8 1 0 0 0 1 0 0 1 0
9 1 0 0 1 0 0 0 0 1
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6.3 时序逻辑电路设计
② 选择各 FF的 CP（依据状态转换表）
原则,（ a） 在该级 FF的状态需要发生变更时, 必须有时钟信号边沿到达；
（ b）在满足以上原则的条件下，多余的边沿越少越好。
?FF1的 Q1在每个 CP都翻转, 故 CP1=CP；
?FF2的 Q2的状态变换在序号 1→ 2,3→ 4
,5→ 6,→ 7→ 8时刻, 而在这些时刻 Q1
正好有由下跳变, 只是在 9→ 0时刻多余
了一次跳变 。 故 CP2=Q1（ 或 /Q1） ；
?FF3的 Q3的状态变换在 3→ 4,7→ 8,而
这些时刻 Q2正好有下跳沿, 且没有多余
,故 CP3=Q2（ 或 /Q2） ；
?FF4的 Q4的状态变换在 7→ 8,9→ 0,而
在此时刻只有 Q1和 CP有下跳沿, 根据选
取原则,CP4=Q1（ 或 /Q1） ；
CP Q4n Q3n Q2n Q1n Q4n+1 Q3n+1 Q2n+1 Q1n+1 Z
0 0 0 0 0 0 0 0 1 0
1 0 0 0 1 0 0 1 0 0
2 0 0 1 0 0 0 1 1 0
3 0 0 1 1 0 1 0 0 0
4 0 1 0 0 0 1 0 1 0
5 0 1 0 1 0 1 1 0 0
6 0 1 1 0 0 1 1 1 0
7 0 1 1 1 1 0 0 0 0
8 1 0 0 0 1 0 0 1 0
9 1 0 0 1 0 0 0 0 1
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6.3 时序逻辑电路设计
③ 简化状态转移表
目的,既然并不是每个 FF在每个 CP到来时都有触发沿, 因此利用该特性可简
化状态转移表以达到简化电路的目的 。
CP Q4n Q3n Q2n Q1n Q4n+1 Q3n+1 Q2n+1 Q1n+1 Z
0 0 0 0 0 0 0 0 1 0
1 0 0 0 1 0 0 1 0 0
2 0 0 1 0 0 0 1 1 0
3 0 0 1 1 0 1 0 0 0
4 0 1 0 0 0 1 0 1 0
5 0 1 0 1 0 1 1 0 0
6 0 1 1 0 0 1 1 1 0
7 0 1 1 1 1 0 0 0 0
8 1 0 0 0 1 0 0 1 0
9 1 0 0 1 0 0 0 0 1
CP Q4n Q3n Q2n Q1n Q4n+1 Q3n+1 Q2n+1 Q1n+1 Z
0 0 0 0 0 ? ? ? 1 0
1 0 0 0 1 0 ? 1 0 0
2 0 0 1 0 ? ? ? 1 0
3 0 0 1 1 0 1 0 0 0
4 0 1 0 0 ? ? ? 1 0
5 0 1 0 1 0 ? 1 0 0
6 0 1 1 0 ? ? ? 1 0
7 0 1 1 1 1 0 0 0 0
8 1 0 0 0 ? ? ? 1 0
9 1 0 0 1 0 ? 0 0 1
CP1=CP CP2=Q1 CP3=Q2 CP4=Q1
57重大通信学院 ?何伟
6.3 时序逻辑电路设计
④ 求状态方程和输出方程
???? 142314 ][ QQQQQ n
???? 2313 ][ QQQ n
???? 12412 ][ QQQQ n
???? CPQQ n ][ 111
14QQZ ?
58重大通信学院 ?何伟
6.3 时序逻辑电路设计
⑤ 求驱动方程
???? 142314 ][ QQQQQ n
???? 2313 ][ QQQ n
???? 12412 ][ QQQQ n
???? CPQQ n ][ 111
14QQZ ?
)1,( 4234 ?? KQQJ )( 4234 QQQD ?
)1,1( 33 ?? KJ )( 33 QD ?
)1,( 242 ?? KQJ )( 242 QQD ?
)1,1( 11 ?? KJ )( 11 QD ?
⑥ 画逻辑图
59重大通信学院 ?何伟
6.3 时序逻辑电路设计
)1,( 4234 ?? KQQJ
)1,1( 33 ?? KJ
)1,( 242 ?? KQJ
)1,1( 11 ?? KJ
CP1=CP CP2=Q1 CP3=Q2 CP4=Q1
60重大通信学院 ?何伟
6.3 时序逻辑电路设计
)( 4234 QQQD ?
)( 33 QD ?
)( 242 QQD ?
)( 11 QD ?
CP1=CP CP2=Q1 CP3=Q2 CP4=Q1
注意：
虽然用的是上升沿 FF
，但 CP取自 Q,因此状态
的翻转仍然在 Q的下降沿。
61重大通信学院 ?何伟
6.3 时序逻辑电路设计
⑦ 检查自启动
由状态方程求出无效状态的
转移表和转移图
结论：电路能自启动 ！
注意,自启动检查时, 一方面可用卡诺图求次
态, 但另一方面还必须考虑每个 FF是否
有 CP。 例如：
1 1 0 0 0001
1 1 0 1
按卡图
实际
因 Q 4 Q 3 Q 2 均无 CP
0000
0100
按卡图
实际
因 Q 3 无 CP
62重大通信学院 ?何伟
6.3 时序逻辑电路设计
§ 6.3.4 采用 MSI实现任意模值计数器
定型 MSI产品 ????? 任意进制计数器
即,N ????? M
M<N时, 跳过 N-M个状态 (复位法, 置位法 )
M>N时, 用多片 N进制计数器组合构成 。
1,M<N的情况
① 复位法
？ 实现
S 0
异步置 0
暂态
S 1 S 2 S 3
S M - 2
S M - 1 S M S N - 1
缺点,存在置 0可靠性不高的问题,
因为置 0信号随着计数器被置
0而消失, 如果触发器的复位
速度有快有慢, 则可能慢的
还未复位, 置 0信号就消失了,
导致误动作 。
解决方法,加 RS触发器 。
63重大通信学院 ?何伟
6.3 时序逻辑电路设计
② 置位法
S 0
异步
置数
暂态
S 1 S i S i + 1
S i + 2
S j - 1 S j S N - 1
同
步
置
数
N - M
个状态
注意：
?同步置数译 Si,当 CP来时直接置
成 Sj；
?异步置数译 Si+1,立即置成 Sj；
?置数可在任何一个状态下进行,
只要跳过 N-M个状态即可；
?异步置数也存在可靠性不高的问
题, 但同步置数无此缺点 。
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6.3 时序逻辑电路设计
【 例 6-9】 用复位法实现 10进制计数器 （ 采用 4位二进制计数器 74LS161）
65重大通信学院 ?何伟
6.3 时序逻辑电路设计
【 例 6-9】 用复位法实现 10进制计数器 （ 采用 4位二进制计数器 74LS161）
0 0 0 0
暂态
0 0 0 1 0 0 1 0 0 0 1 1
0 1 0 0
0 1 0 1 0 1 1 0 1 0 0 0
1 0 0 1
0 1 1 1
1 0 1 0
1 0 1 1
1111 1 1 1 0 1 1 0 1 1 1 0 0
66重大通信学院 ?何伟
6.3 时序逻辑电路设计
【 例 6-10】 用同步置位法实现 10进制计数器 （ 采用 4位二进制计数器 74161）
0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1
1 0 1 0
1 0 1 1 1 1 0 0 1 1 1 0
1111
1 1 0 1
0 0 0 0
0 0 0 1 0 0 1 0 0 1 0 1 0 1 0 0 0 0 1 1
/0 /0 /0
/0 /0 /0
/0
/0
/0
/0
/0 /0 /0 /0
/0
/1
67重大通信学院 ?何伟
6.3 时序逻辑电路设计
【 例 6-11】 采用 4位二进制计数器 74161实现模 12的计数器, 要求计数初值
位 0000。
CP Q4 Q3 Q2 Q1 Z
0 0 0 0 0 0
1 0 1 0 1* 0
2 0 1 1 0 0
3 0 1 1 1 0
4 1 0 0 0 0
5 1 0 0 1 0
6 1 0 1 0 0
7 1 0 1 1 0
8 1 1 0 0 0
9 1 1 0 1 0
10 1 1 1 0 0
11 1 1 1 1 1
68重大通信学院 ?何伟
6.3 时序逻辑电路设计
【 例 6-11】 采用 4位二进制计数器 74161实现模 12的计数器, 要求计数初值
位 0000。
CP Q4 Q3 Q2 Q1 Z
0 0 0 0 0 0
1 0 0 1 1* 0
2 0 1 0 0 0
3 0 1 0 1 0
4 0 1 1 0 0
5 0 1 1 1 0
6 1 0 0 0 0
7 1 0 1 1* 0
8 1 1 0 0 0
9 1 1 0 1 0
10 1 1 1 0 0
11 1 1 1 1 1
69重大通信学院 ?何伟
6.3 时序逻辑电路设计
2,M>N的情况
① 若 M=N1× N2
(a)并行进位法,将 N1（ 进制计数器 ） 与 N2采用并行进位方式连接, 即低位
C作高位计数器的使能端, N1,N2共用一个 CP,工作在同
步方式 。
(b)串行进位法,将 N1与 N2采用串行进位方式连接, 即低位 C（ 或 /C） 作高
位计数器的 CP,N1,N2内部是同步工作的, 但 N1,N2之间
是异步工作的 。
② 若 M≠N1× N2时
(a)整体置 0法, 将两片或多片 N进制计数器按最简单的方式接成一大于 M进
制的计数器, 在计数器计到 M时译出异步置 0信号 /RD,将
所有计数器同时置 0。
(b)整体置位法,将两片或多片 N进制计数器按最简单的方式接成一大于 M进
制的计数器, 在选定某一状态下译出置数信号 /LD,将所有
计数器同时置入适当的数据, 跳过多余状态, 获得 M进制
计数器 。
70重大通信学院 ?何伟
6.3 时序逻辑电路设计
【 例 】 用三片 二 -十进制计数器 74160实现模 853的计数器 。
整体置 0
71重大通信学院 ?何伟
6.3 时序逻辑电路设计
【 例 】 用两片 二 -十进制计数器 74160实现 100进制计数器 。
D 0 D 3 D 2 D 1
C
LD
R D
Q 0 Q 3 Q 2 Q 1
EP
CP
ET 74LS 160
(1)
D 0 D 3 D 2 D 1
C
LD
R D
Q 0 Q 3 Q 2 Q 1
EP
CP
ET 74LS 160
(2)
1
CP
1 1
&
进位输出
并行进位
D 0 D 3 D 2 D 1
C
LD
R D
Q 0 Q 3 Q 2 Q 1
EP
CP
ET 74LS 160
(1)
D 0 D 3 D 2 D 1
C
LD
R D
Q 0 Q 3 Q 2 Q 1
EP
CP
ET 74LS 160
(2)
1
CP
1 1
&
进位输出
1
1
串行进位
72重大通信学院 ?何伟
6.3 时序逻辑电路设计
【 例 】 用两片同步十进制计数器 74160设计 29进制计数器
D 0 D 3 D 2 D 1
C
LD
R D
Q 0 Q 3 Q 2 Q 1
EP
CP
ET 74 LS 16 0
(1)
D 0 D 3 D 2 D 1
C
LD
R D
Q 0 Q 3 Q 2 Q 1
EP
CP
ET 74 LS 16 0
(2)
1
CP
1 1
&
进位输出
0
整体置位
73重大通信学院 ?何伟
6.3 时序逻辑电路设计
3,用集成移位寄存器实现任意模值 M的计数分频器
由移位寄存器构成的计数器叫移存型计数器, 主要有三种：
?环形计数器 （ M=n）
?扭环计数器 （ M=2n）
?任意模值计数器 （ M≤ 2n）
(1)环形计数器
优点,① 电路结构简单； ② 电路状态不需译码；
缺点,电路状态利用率低, 2n个只用了 n个；
实现,由移位寄存器加上反馈逻辑实现 。 （ 无 MSI现存芯片 ） 。
1D
Q 0
1D 1D 1D
Q 1 Q 2 Q 3
D 1 D 0 D 2 D 3
C 1 C 1 C 1 C 1
FF 0 FF 1 FF 2 FF 3
CP
≥ 1
0 1 0 0
0 0 0 1
1 0 0 0
0 0 1 0
Q 0 Q 1 Q 2 Q 3
0 1 1 0
1 0 0 1
1 1 0 0
0 0 1 1
0 1 1 1
1 1 0 1
1 1 1 0
1 0 1 1
1 0 1 0
0 1 0 1
0 0 0 0
1111
Q 2 Q 3
Q 0 Q 1
0 0
0 1
11
1 0
00 × 1 × 0
01 0 × × ×
11 × × × ×
10 0 × × ×
21021010 QQQQQQQ n ?????
74重大通信学院 ?何伟
6.3 时序逻辑电路设计
(2) 扭环计数器
优点,① 电路简单；
② 无冒险现象 （ 一次只改变一个 FF的状态 ） ；
③ 电路利用率较高, 2n个；
缺点,电路状态需译码逻辑；
实现,由移位寄存器加反馈逻辑实现 。
1D
Q 0
1D 1D 1D
Q 1 Q 2 Q 3
D 1 D 0 D 2 D 3
C 1 C 1 C 1 C 1
FF 0 FF 1 FF 2 FF 3
CP
Q 3
0 0 1 1
0 0 0 1
0 0 0 0
1111
1 1 0 0
0 1 1 1
1 0 0 0
1 1 1 0
&&
不增加电路的复杂程度, 右提高电路状态利用率 ?扭环计数器 。
1 0 0 1
0 1 0 0
1 0 1 0
0 1 0 1
0 1 1 0
0 0 1 0
1 1 0 1
1 0 1 1
Q 2 Q 3
Q 0 Q 1
0 0
0 1
11
1 0
00 1 0 0 ×
01 × × 0 ×
11 1 × 0 1
10 1 × × ×
32132110 QQQQQQQ n ?????
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6.3 时序逻辑电路设计
(3) 任意模值计数器
【 例 6-12】 用 74LS195 4位移位寄存器, 实现模 12的同步计数器 。
取反 -左移
…………
…………
…………
保持 -左移
取反 -左移
保持 -左移
取反 -左移
…………
保持 -左移
…………
同步置数
J K 功能
0 0 置 0-左移
0 1 保持 -左移
1 0 取反 -左移
1 1 置 1-左移
76重大通信学院 ?何伟
6.3 时序逻辑电路设计
(3) 任意模值计数器
【 例 6-12】 用 74LS195 4位移位寄存器, 实现模 12的同步计数器 。
77重大通信学院 ?何伟
6.3 时序逻辑电路设计
【 例 】 程控计数分频器
78重大通信学院 ?何伟
第六章 时序逻辑电路
【 第六章习题 】
P240：
1,2,3,12,26,29,36,37
第六章 时序逻辑电路
主要内容
1,时序逻辑电路的工作原理, 分析方法 &设计方法 。
2,介绍常用时序逻辑电路 （ MSI） 的工作原理和使
用方法 。
2重大通信学院 ?何伟
第六章 时序逻辑电路
主要内容
6.1 概述
6.2 时序逻辑电路分析
6.3 时序逻辑电路设计
3重大通信学院 ?何伟
6.1 概述
?电路任一时刻的输出信号不仅取决于当时的输入信号,而且还取
决于电路原来的状态；
1,时序逻辑电路逻辑功能上的特点：
????? CPXQQXQ nnn )(1
CPQXZ n ???
原态 Q=0
原态 Q=1
4重大通信学院 ?何伟
6.1 概述
?时序电路包含组合电路和存储电路了两部分, 后者是必不可少的 。
即：时序电路 =组合电路 +存储电路
?存贮电路的输出必须反馈到组合电路的输入端, 与输入一起共同
决定组合电路的输出 。
3,电路框图
2,时序逻辑电路结构上的特点
5重大通信学院 ?何伟
6.1 概述
Z（ tn） =F[X（ tn）, Y（ tn） ] ───输出方程
W（ tn） =G[X（ tn）, Y（ tn） ] ───驱动方程
Y（ tn+1） =H[W（ tn）, Y（ tn） ] ───状态方程
信号间的关系：
4,分类
按 Qn─→ Qn+1的特点：
?同步时序电路：在同一 CP下发生翻转；
?异步时序电路：不在同一 CP下发生翻转 。
按 Z的特点,
?米里型 （ Mealy）, Z=F[X,Y]
?摩尔型 （ Moore）, Z=F[Y]（ 是米里型的特例 ）
6重大通信学院 ?何伟
第六章 时序逻辑电路
主要内容
?6.1 概述
6.2 时序逻辑电路分析
6.3 时序逻辑电路设计
7重大通信学院 ?何伟
6.2 时序逻辑电路分析
分析目的：
找出电路的时序逻辑功能,
即：找出存贮电路的状态和输出在输入变量和 CP作用下的变
化规律 。
逻辑功能的描述：
?输出方程和状态方程
?状态转移表
?状态转移图
?时序图
8重大通信学院 ?何伟
6.2 时序逻辑电路分析
§ 6.2.1 时序逻辑电路的分析步骤
1,电路图 ?驱动方程 （ 对每个 FF输入信号的逻辑函数式 ）
2,?驱动方程 ? 代入 ? FF特性方程 ?状态方程
?电路 ? 输出方程
3,状态方程
输出方程 ?状态转移表 ? 图行化 ?状态转移图
X,Qn?Qn+1,Z
4,画出时序图
9重大通信学院 ?何伟
6.2 时序逻辑电路分析
【 例 6-1 】 分析如图同步时序逻辑电路。（摩尔型）
解：三个 JK-FF接同一 CP（ 同步时序电路 ）
（ 1） 驱动方程：
231231,QQKQQJ ??
32132,QKQQJ ??
23123,QKQQJ ??
（ 2） 状态方程
已知 JK-FF的特性方程为,nnn QKQJQ ??? 1
将 (1)代入特性方程得状态方程为：
?????? CPQQQQQQQ n )( 12312311
?????? CPQQQQQQ n )( 2321312
????? CPQQQQQQ n )( 3231213
输出方程为：
13QQZ ?
改错！
10重大通信学院 ?何伟
6.2 时序逻辑电路分析
（ 3）状态转移表
有效状态
无效状态
自
启
动
11重大通信学院 ?何伟
6.2 时序逻辑电路分析
（ 4）时序图
结论,该电路是一个六进制计数器,Z是其进位脉冲，电路能自启动。
CP Q3 Q2 Q1 Z
0 0 0 0 0
1 0 0 1 0
2 0 1 1 0
3 0 1 0 0
4 1 1 0 0
5 1 0 1 1
0 1 1 1 0
1 1 0 0 0
简化的状态转移表
12重大通信学院 ?何伟
6.2 时序逻辑电路分析
§ 6.2.2 寄存器、移位寄存器
1,寄存器 （ 也叫锁存器 ）
（ 1） 寄存器,能够存贮一组二值代码的电路；
（ 2） 组成,触发器堆 +控制电路
? 74LS75四 D透明锁存器 （ 由同步 RS_FF构成的 D_FF）
内部每两个 D-FF共用一个 CP,（ CPA,CPB）
CP=1,Q跟随 D；
CP=0,Q保持为下降沿瞬时的 D值 。
13重大通信学院 ?何伟
6.2 时序逻辑电路分析
74LS75
14重大通信学院 ?何伟
? 74LS373八 D透明锁存器 （ 3S,公共输出控制, 公共使能 ）
6.2 时序逻辑电路分析
§ 6.2.2 寄存器、移位寄存器
1,寄存器 （ 也叫锁存器 ）
（ 1） 寄存器,能够存贮一组二值代码的电路；
（ 2） 组成,触发器堆 +控制电路
? 74LS75四 D透明锁存器 （ 由同步 RS_FF构成的 D_FF）
内部每两个 D-FF共用一个 CP,（ CPA,CPB）
CP=1,Q跟随 D；
CP=0,Q保持为下降沿瞬时的 D值 。
15重大通信学院 ?何伟
6.2 时序逻辑电路分析
74LS373
16重大通信学院 ?何伟
? 74LS373八 D透明锁存器 （ 3S,公共输出控制, 公共使能 ）
6.2 时序逻辑电路分析
§ 6.2.2 寄存器、移位寄存器
1,寄存器 （ 也叫锁存器 ）
（ 1） 寄存器,能够存贮一组二值代码的电路；
（ 2） 组成,触发器堆 +控制电路
? 74LS75四 D透明锁存器 （ 由同步 RS_FF构成的 D_FF）
内部每两个 D-FF共用一个 CP,（ CPA,CPB）
CP=1,Q跟随 D；
CP=0,Q保持为下降沿瞬时的 D值 。
? 74LS374八上升沿触发器 （ 3S,公共输出控制, 公共 CP）
? 74LS175四上升沿 D触发器 （ 公共清除, 公共 CP）
? CC4076 三态输出 4D触发器 （ 公共异步清除, 公共 CP,置数控
制, 3S,正沿触发 ）
? 74LS74 正沿双 D触发器 （ 带预置和清除 ）
17重大通信学院 ?何伟
6.2 时序逻辑电路分析
74LS74
18重大通信学院 ?何伟
6.2 时序逻辑电路分析
2．移位寄存器
定义,具有移位功能的寄存器
移位功能,寄存器里存贮的代码能在 CP的作用下依次左移或右移 。
作用,① 存贮代码； ② 串并转换； ③ 并串转换； ④ 数值运算及数据处理 。
必须是边沿
触发器！
19重大通信学院 ?何伟
6.2 时序逻辑电路分析
移位寄存器 的主要应用：
（ 1） 串 —— 并转换
改错！
o u tCP fnf ??
20重大通信学院 ?何伟
6.2 时序逻辑电路分析
（ 2） 并 —— 串转换 （ 图 6-2-10 P187）
SACP fnf ??
?置数是同步置数,置数前 Q1~Q4必须为 0
?只在第一次置数前需异步清零, 因为移位时有补零操作 。
21重大通信学院 ?何伟
6.2 时序逻辑电路分析
（ 3） 脉冲节拍延时
输出个脉冲延时输入 ?????? ?? n?串入 —— 串出时：
?延迟时间为,CPd nTt ?
（ 4） 计数分频电路, 序列信号发生器
22重大通信学院 ?何伟
6.2 时序逻辑电路分析
2．移位寄存器
74LS195 改错！“与或非”
门
23重大通信学院 ?何伟
6.2 时序逻辑电路分析
异步清零
置数
保持 -右移
不变
置 0-右移
取反 -右移
置 1-右移
24重大通信学院 ?何伟
6.2 时序逻辑电路分析
74LS195典型应用
① 串 —— 并转换
工作原理：
?清零，同步置数为
,D60111111”；
?片 Ⅱ Q3=1时，移位；
?6次右移后，片 Ⅱ Q3=0 又
同步置数；
?片 Ⅱ Q3作转换结束标志，
通知并行输出；
改错！
25重大通信学院 ?何伟
6.2 时序逻辑电路分析
② 并 —— 串转换
工作原理：
?在启动信号和 CP的作
用下，同步置数为
,0DI0DI1… DI6”，此
时串行输出第一位
DI6 ；
?在 CP作用下置 1右移；
?6个 CP后，串行数据
全部输出，此时 G1=0；
?下一 CP又并行置数；
26重大通信学院 ?何伟
6.2 时序逻辑电路分析
74LS194
单时钟双向移位寄存
器
异步清零
保持
置数
右移
右移
左移
左移
保持
M1 M0 功能
0 0 保持
0 1 右移
1 0 左移
1 1 置数
27重大通信学院 ?何伟
6.2 时序逻辑电路分析
§ 6.2.3 同步计数器
定义,既有计数功能的电路
作用,计数, 定时, 分频, 产生节拍脉冲以及数字运算等 。
分类：
① 按所有 FF是否同时翻转
同步计数器,所有 FF随 CP同时翻转
异步计数器,FF翻转有先后之分；
② 按计数值的变化
加法计数器
减法计数器
可逆计数器 （ 可控 ）
③ 按编码方式
二进制计数器
二 — 十进制计数器
循环码计数器
④ 按计数容量
7进制计数器
12进制计数器
60进制计数器
28重大通信学院 ?何伟
6.2 时序逻辑电路分析
1．同步二进制计数器
以加法计数器为例：
根据二进制加法规则：
结论：
① 从低位到高位出现的第一个 0之后的各位均不变；
② 出现 0的位以及至次最低位全部改变状态；
③ 最低位必定要改变状态；
④ 最低位之外的各位 Qi状态的改变可用 Qi-1至 QO位相与来控制；
⑤ 如果用 T-FF构成时, 显然 Ti=Qi-1?Qi-2…… QO；
⑥ 如果用 JK-FF构成时, 则 Ji=Ki=Qi-1Qi-2…,.QO。
1 0 1 1 0 1 1
+ 1
1 0 1 1 1 0 0
必变！变！均不变！
29重大通信学院 ?何伟
6.2 时序逻辑电路分析
30重大通信学院 ?何伟
6.2 时序逻辑电路分析
31重大通信学院 ?何伟
6.2 时序逻辑电路分析
说明：
① 从状态转移表可见, Q1Q2Q3Q4输出脉冲的频率依次为：
CPCPCPCP ffff 16
1
8
1
4
1
2
1,、、
因此计数器有分频功能, 有时也叫分频器 。
② 电路每 16个 CP一个循环, 产生一个进位脉冲 Z,因此也叫十六
进制计数器 （ 或 4位二进制计数器 ） 。
③ 实际电路芯片中, 往往增加一些控制功能, 以增加电路使用的
灵活性和扩展性, 如置数, 保持, 清零等 。
32重大通信学院 ?何伟
6.2 时序逻辑电路分析
说明：
?该电路有问题；
?电路的实际状态转换为：
000 001
111
Q 3 Q 2 Q 1
010
100 101
0 1 1 1 1 0
1 /1
1 /1
1 /1
1 /0
1 /0
1 /0
1 /0
1 /1
M /Z
000 111
101 1 1 0
100 101
0 1 1 1 1 0
0 /0
0 /0
0 /0
0 /1
0 /0
0 /1
0 /0
0 /0
33重大通信学院 ?何伟
6.2 时序逻辑电路分析
2,同步二 -十进制计数器
十进制是人们最熟悉的进制, 因此用于输出显示时要用十进制计数器 。
34重大通信学院 ?何伟
6.2 时序逻辑电路分析
驱动方程：
状态方程：
输出方程：
结论：①电路能自启动；
② Z是十进制计数器的进位信号，且,fZ=(1/10)fCP所以也叫十分频器。
35重大通信学院 ?何伟
6.2 时序逻辑电路分析
3,集成同步 计数器
? 74LS160/74LS161 同步 4位二进制
/同步十进制加法计数器
CR ── 异步清零端
LD ── 置数端 （ 同步置数 ）
D0~D3 ── 数据输入
Q0~Q3 ── 数据输出
CO ──进位输出
CTP &CTT ── 工作状态控制端
36重大通信学院 ?何伟
6.2 时序逻辑电路分析
3,集成同步 计数器
CR ── 异步清零端
LD ── 置数端 （ 同步置数 ）
D0~D3 ── 数据输入
Q0~Q3 ── 数据输出
CO ──进位输出
CTP &CTT ── 工作状态控制端
同步置数
改错！
? 74LS160/74LS161 同步 4位二进制
/同步十进制加法计数器
37重大通信学院 ?何伟
6.2 时序逻辑电路分析
3,集成同步 计数器
? 74LS162 同步 4位二进制计数器 （ 同步清除 ）
? 74LS163 同步十进制计数器 （ 同步清除 ）
? 74LS193 双时钟同步十六进制加 /减法计数器 （ 加 /减控制, 异步置数,
异步清除, 独立进位和借位输出 ） 功能表见表 6-2-10
? 74LS160/74LS161 同步 4位二进制 /同步十进制加法计数器
38重大通信学院 ?何伟
6.2 时序逻辑电路分析
? 74LS191 单时钟同步十六进制加 /减法计数器 （ 加 /减控制, 异步置数,
计数控制, 串行 CP输出, 进位 /借位输出 ） 功能表见表 6-2-11
39重大通信学院 ?何伟
6.2 时序逻辑电路分析
§ 6.2.4 异步计数器
1,异步二进制计数器
特点,各 FF的状态更新不是在同一 CP下进行的, 即各 FF不共用一个 CP。
【 例 6-3 】 分析如图所示的异步计数器电路 CP Q4 Q3 Q2 Q1
0 0 0 0 0
1 0 0 0 1*
2 0 0 1 0
3 0 0 1* 1*
4 0 1 0 0
5 0 1 0 1*
6 0 1 1 0
7 0 1* 1* 1*
8 1 0 0 0
9 1 0 0 1*
10 1 0 1 0
11 1 0 1* 1*
12 1 1 0 0
13 1 1 0 1*
14 1 1 1 0
15 1 1* 1* 1*结论：是十六进制计数器, 无无效状态 。
40重大通信学院 ?何伟
6.2 时序逻辑电路分析
异步计数器优点,结构简单；
缺点,1.工作频率低 (CP有延时 )；
2.在电路状态译码时,存在冒险现象 。
常见的 MSI异步二进制计数器,
4 位 ──74LS197,74LS293,4LS393
7 位 ──CC4024
12位 ──CC4040
14位 ──CC4060,CC4020
【 例 6-4 】 分析图 6-2-27异步计数器电路 (P202)
41重大通信学院 ?何伟
6.2 时序逻辑电路分析
2,异步十进制计数器
74LS290 二一五一十进制异步计数器
功能,① 二进制计数 (CP0为计数输入端,Q0为计数输出端 );
② 五进制计数 (CP1为计数输入端,Q1为计数输出端,五进制异步计数 );
③ 十进制计数,Q0Q3Q2Q1(最高位 Q0的占定比为 50%)
Q3Q2Q1Q0(最高位 Q3的占定比为 20%)
清零
置 9 改错！
42重大通信学院 ?何伟
6.2 时序逻辑电路分析
CP Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1*
2 0 0 1 0
3 0 0 1 1*
4 0 1 0 0
5 0 1 0 1*
6 0 1 1 0
7 0 1 1 1*
8 1 0 0 0
9 1 0 0 1*
CP Q0 Q3 Q2 Q1
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1* 0 0
5 1 0 0 0
6 1 0 0 1
7 1 0 1 0
8 1 0 1 1
9 1 1* 0 0
43重大通信学院 ?何伟
第六章 时序逻辑电路
主要内容
?6.1 概述
?6.2 时序逻辑电路分析
6.3 时序逻辑电路设计
44重大通信学院 ?何伟
6.3 时序逻辑电路设计
设计目的：
一般原则,
逻辑电路求出给定逻辑问题 ?? ??
????? ??,门电路、输入端数目最简标准：用 FFS S I
????? ??,附加逻辑门芯片种类、数目、连线最简标准：用 M S I
45重大通信学院 ?何伟
6.3 时序逻辑电路设计
§ 6.3.1 同步时序逻辑电路的设计步骤
1.逻辑抽象
目的, 得出状态转移图和状态转换表
① 分析给定逻辑问题,确定输入, 输出变量以及 电路的状态数
（ 原因 → 输入 结果 → 输出 ）
② 定义输入, 输出逻辑状态和电路状态的含义,并对电路状态编号 ;
③ 列出状态转移表和画出状态转换图 。
2.状态化简
目的,合并等价状态,化简状态转换图
等价状态,两个电路状态在相同的输入下有相同的输出,并且转换 到 同
一个次态,
S 2
X/Y
S 3
S 1
X/Y 若,则,S1,S2等价
46重大通信学院 ?何伟
6.3 时序逻辑电路设计
3.状态分配 (状态编码 )
① 确定 FF的数目,M个状态,n个 FF;
2n-1<M≤ 2n,(已知 M,确定 n)
② 从 2n个状态中选 M个电路状态,
)!2(!
!2
!
2
2 MMM
PC
n
nM
M n
n ???
4.选定 FF,确定电路方式
5.画出逻辑图 (根据驱动方程和输出方程 )
6.检查自启动
如果不能自启动,则
① 在电路开始工作时通过清零或置数将电路置成有效状态
(a)上电复位或置位端 ; (b)CPU干扰
② 修改逻辑设计
??
???
?
???????? ????
输出方程输出变量卡诺图
驱动方程特性方程对比状态方程状态转换卡诺图表状态转换图 FF)(
(一般选取原则,P212)
47重大通信学院 ?何伟
6.3 时序逻辑电路设计
【 例 6-5】 设计一个串行数据检测器, 在连续输入 4个或 4个以上的 1
时输出 1,否则输出 0。
解,
① 逻辑抽象
输入 ──X(串行数据 ) Sn──电路现态
输出 ──Z(检测结果 ) Sn+1──电路次态
定义,S0──未输入 1;
S1──输入 1个 1;
S2──连续输入 2个 1;
S3──连续输入 3个 1;
S4──连续输入 4个或 4个以上个 1 ;
48重大通信学院 ?何伟
6.3 时序逻辑电路设计 S
n
S
n +1
/Z
X
S 0
S 1
S 2
S 3
S 4
0 S 0 /0 S 0 /0 S 0 /0 S 0 /0 S 0 /0
1 S 1 /0 S 2 /0 S 3 /0 S 4 /1 S 4 /1
状态转移表：
③ 状态分配
∵ M=4 ∴ 选 n=2, 定义, S0?00,S1?01,S2?11,S3?10
④ 选用 JK-FF
S 2
S 3
S 1 S 0
S 4
X / Z
0 / 0
1 / 1
0 / 0
1 / 0
0 / 0 0 / 0
0 / 0
1 / 1 1 / 0
1 / 0
S 2 S 3
S 1 S 0
0 / 0
1 / 1
0 / 0
1 / 0
0 / 0 0 / 0
1 / 0
1 / 0
状态转移图,简化
49重大通信学院 ?何伟
6.3 时序逻辑电路设计
由状态转换表有,
Q 2 Q 1
X
0 0
0 1
11
1 0
0 0 0 / 0 0 0 / 0 0 0 / 0 0 0 / 0
1 0 1 / 0 1 1 /0 1 0 / 0 1 0 / 1
Q 2 n + 1 Q 1 n + 1 /Z
Q 2 Q 1
X
0 0
0 1
11
1 0
0 0 0 0 0
1 0 1 1 1
Q 2 n + 1
Q 2 Q 1
X
0 0
0 1
11
1 0
0 0 0 0 0
1 1 1 0 0
Q 1 n + 1
Q 2 Q 1
X
0 0
0 1
11
1 0
0 0 0 0 0
1 0 0 0 1
Z
? ?状态方程????? ? ????
2
1
1
21
1
2
QXQ
XQXQQ
n
n
? ?输出方程12 QXQZ ?
QKQJQJK n ??? 1_ 特性方程：对比
??
???
????
?????
?
?
1212112
1
1
2212221
1
2
)()()(
)()(
QQXQQXQQQXQ
XQQXQXQQQXQQ
n
n
有,?
?
???
??
??
2121
212
,
,
QXKQXJ
XKXQJ则：
50重大通信学院 ?何伟
6.3 时序逻辑电路设计
⑤ 由驱动方程和输出方程画逻辑电路图
? ?输出方程12 QXQZ ?
? ?驱动方程?
?
???
??
??
2121
212
,
,
QXKQXJ
XKXQJ
注意,该电路无无效状态, 不用检查自启动 。
51重大通信学院 ?何伟
6.3 时序逻辑电路设计
【 例 6-6】 设计模 6同步计数器
§ 6.3.2 采用 SSI设计同步计数器
定义,S0=000
S1=001
S2=011 ?
S3=111
S4=110
S5=100
CP Q3n Q2n Q1n Q3n+1Q2n+1Q1n+1 Z
0 0 0 0 0 0 1 0
1 0 0 1 0 1 1 0
2 0 1 1 1 1 1 0
3 1 1 1 1 1 0 0
4 1 1 0 1 0 0 0
5 1 0 0 0 0 0 1
Q 3 Q 2
Q 1
0 0
0 1
11
1 0
0 0 ? 1 0
1 0 1 1 ?
Q 3 n + 1
Q 3 Q 2
Q 1
0 0
0 1
11
1 0
0 0 ? 0 0
1 1 1 1 ?
Q 2 n + 1
Q 3 Q 2
Q 1
0 0
0 1
11
1 0
0 1 ? 0 0
1 1 1 0 ?
Q 1 n + 1
Q 3 Q 2
Q 1
0 0
0 1
11
1 0
0 0 ? 0 1
1 0 0 0 ?
Z
0
1
3
7
6
4
52重大通信学院 ?何伟
6.3 时序逻辑电路设计 Q 3 Q 2
Q 1
0 0
0 1
11
1 0
0 0 ? 1 0
1 0 1 1 ?
Q 3 n + 1
Q 3 Q 2
Q 1
0 0
0 1
11
1 0
0 0 ? 0 0
1 1 1 1 ?
Q 2 n + 1
Q 3 Q 2
Q 1
0 0
0 1
11
1 0
0 1 ? 0 0
1 1 1 0 ?
Q 1 n + 1
Q 3 Q 2
Q 1
0 0
0 1
11
1 0
0 0 ? 0 1
1 0 0 0 ?
Z
23
3
1
1
1
1
2
2
1
3
QQZ
n
n
n
?
?
?
?
?
?
?
此时已令,Q3n+1(010)=1,Q3n+1( 101)=0
Q2n+1( 010)=0, Q2n+1( 101)=1
Q1n+1(010)=1, Q1n+1( 101)=0 ?
101 010
不能自启动, 为此改动 Q1为,12311 QQQQ n ???
101 010
0 1 1 显然能自启动了 。
此时已令,Q1n+1( 010)=1,Q1n+1( 101)=1
53重大通信学院 ?何伟
6.3 时序逻辑电路设计
23
3
1
1
1
1
2
2
1
3
QQZ
n
n
n
?
?
?
?
?
?
?
如果采用 D-FF,则：
123
1
1 QQQQ
n ???
1231231
12
23
QQQQQQD
QD
QD
????
?
?
54重大通信学院 ?何伟
6.3 时序逻辑电路设计
§ 6.3.3 采用 SSI的设计异步计数器
异步计数器的设计与同步计数器的设计的不同之处在于时钟信号的选取上 。
举例说明如下：
例 6-8】 设计 8421 BCD 二一十进制异步计数器 。
解,① 逻辑抽象
定义,S0=0000 S5=0101
S1=0001 S6=0110
S2=0010 S7=0111 ?
S3=0011 S8=1000
S4=0100 S9=1001
CP Q4n Q3n Q2n Q1n Q4n+1 Q3n+1 Q2n+1 Q1n+1 Z
0 0 0 0 0 0 0 0 1 0
1 0 0 0 1 0 0 1 0 0
2 0 0 1 0 0 0 1 1 0
3 0 0 1 1 0 1 0 0 0
4 0 1 0 0 0 1 0 1 0
5 0 1 0 1 0 1 1 0 0
6 0 1 1 0 0 1 1 1 0
7 0 1 1 1 1 0 0 0 0
8 1 0 0 0 1 0 0 1 0
9 1 0 0 1 0 0 0 0 1
55重大通信学院 ?何伟
6.3 时序逻辑电路设计
② 选择各 FF的 CP（依据状态转换表）
原则,（ a） 在该级 FF的状态需要发生变更时, 必须有时钟信号边沿到达；
（ b）在满足以上原则的条件下，多余的边沿越少越好。
?FF1的 Q1在每个 CP都翻转, 故 CP1=CP；
?FF2的 Q2的状态变换在序号 1→ 2,3→ 4
,5→ 6,→ 7→ 8时刻, 而在这些时刻 Q1
正好有由下跳变, 只是在 9→ 0时刻多余
了一次跳变 。 故 CP2=Q1（ 或 /Q1） ；
?FF3的 Q3的状态变换在 3→ 4,7→ 8,而
这些时刻 Q2正好有下跳沿, 且没有多余
,故 CP3=Q2（ 或 /Q2） ；
?FF4的 Q4的状态变换在 7→ 8,9→ 0,而
在此时刻只有 Q1和 CP有下跳沿, 根据选
取原则,CP4=Q1（ 或 /Q1） ；
CP Q4n Q3n Q2n Q1n Q4n+1 Q3n+1 Q2n+1 Q1n+1 Z
0 0 0 0 0 0 0 0 1 0
1 0 0 0 1 0 0 1 0 0
2 0 0 1 0 0 0 1 1 0
3 0 0 1 1 0 1 0 0 0
4 0 1 0 0 0 1 0 1 0
5 0 1 0 1 0 1 1 0 0
6 0 1 1 0 0 1 1 1 0
7 0 1 1 1 1 0 0 0 0
8 1 0 0 0 1 0 0 1 0
9 1 0 0 1 0 0 0 0 1
56重大通信学院 ?何伟
6.3 时序逻辑电路设计
③ 简化状态转移表
目的,既然并不是每个 FF在每个 CP到来时都有触发沿, 因此利用该特性可简
化状态转移表以达到简化电路的目的 。
CP Q4n Q3n Q2n Q1n Q4n+1 Q3n+1 Q2n+1 Q1n+1 Z
0 0 0 0 0 0 0 0 1 0
1 0 0 0 1 0 0 1 0 0
2 0 0 1 0 0 0 1 1 0
3 0 0 1 1 0 1 0 0 0
4 0 1 0 0 0 1 0 1 0
5 0 1 0 1 0 1 1 0 0
6 0 1 1 0 0 1 1 1 0
7 0 1 1 1 1 0 0 0 0
8 1 0 0 0 1 0 0 1 0
9 1 0 0 1 0 0 0 0 1
CP Q4n Q3n Q2n Q1n Q4n+1 Q3n+1 Q2n+1 Q1n+1 Z
0 0 0 0 0 ? ? ? 1 0
1 0 0 0 1 0 ? 1 0 0
2 0 0 1 0 ? ? ? 1 0
3 0 0 1 1 0 1 0 0 0
4 0 1 0 0 ? ? ? 1 0
5 0 1 0 1 0 ? 1 0 0
6 0 1 1 0 ? ? ? 1 0
7 0 1 1 1 1 0 0 0 0
8 1 0 0 0 ? ? ? 1 0
9 1 0 0 1 0 ? 0 0 1
CP1=CP CP2=Q1 CP3=Q2 CP4=Q1
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6.3 时序逻辑电路设计
④ 求状态方程和输出方程
???? 142314 ][ QQQQQ n
???? 2313 ][ QQQ n
???? 12412 ][ QQQQ n
???? CPQQ n ][ 111
14QQZ ?
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6.3 时序逻辑电路设计
⑤ 求驱动方程
???? 142314 ][ QQQQQ n
???? 2313 ][ QQQ n
???? 12412 ][ QQQQ n
???? CPQQ n ][ 111
14QQZ ?
)1,( 4234 ?? KQQJ )( 4234 QQQD ?
)1,1( 33 ?? KJ )( 33 QD ?
)1,( 242 ?? KQJ )( 242 QQD ?
)1,1( 11 ?? KJ )( 11 QD ?
⑥ 画逻辑图
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6.3 时序逻辑电路设计
)1,( 4234 ?? KQQJ
)1,1( 33 ?? KJ
)1,( 242 ?? KQJ
)1,1( 11 ?? KJ
CP1=CP CP2=Q1 CP3=Q2 CP4=Q1
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6.3 时序逻辑电路设计
)( 4234 QQQD ?
)( 33 QD ?
)( 242 QQD ?
)( 11 QD ?
CP1=CP CP2=Q1 CP3=Q2 CP4=Q1
注意：
虽然用的是上升沿 FF
，但 CP取自 Q,因此状态
的翻转仍然在 Q的下降沿。
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6.3 时序逻辑电路设计
⑦ 检查自启动
由状态方程求出无效状态的
转移表和转移图
结论：电路能自启动 ！
注意,自启动检查时, 一方面可用卡诺图求次
态, 但另一方面还必须考虑每个 FF是否
有 CP。 例如：
1 1 0 0 0001
1 1 0 1
按卡图
实际
因 Q 4 Q 3 Q 2 均无 CP
0000
0100
按卡图
实际
因 Q 3 无 CP
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6.3 时序逻辑电路设计
§ 6.3.4 采用 MSI实现任意模值计数器
定型 MSI产品 ????? 任意进制计数器
即,N ????? M
M<N时, 跳过 N-M个状态 (复位法, 置位法 )
M>N时, 用多片 N进制计数器组合构成 。
1,M<N的情况
① 复位法
？ 实现
S 0
异步置 0
暂态
S 1 S 2 S 3
S M - 2
S M - 1 S M S N - 1
缺点,存在置 0可靠性不高的问题,
因为置 0信号随着计数器被置
0而消失, 如果触发器的复位
速度有快有慢, 则可能慢的
还未复位, 置 0信号就消失了,
导致误动作 。
解决方法,加 RS触发器 。
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6.3 时序逻辑电路设计
② 置位法
S 0
异步
置数
暂态
S 1 S i S i + 1
S i + 2
S j - 1 S j S N - 1
同
步
置
数
N - M
个状态
注意：
?同步置数译 Si,当 CP来时直接置
成 Sj；
?异步置数译 Si+1,立即置成 Sj；
?置数可在任何一个状态下进行,
只要跳过 N-M个状态即可；
?异步置数也存在可靠性不高的问
题, 但同步置数无此缺点 。
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6.3 时序逻辑电路设计
【 例 6-9】 用复位法实现 10进制计数器 （ 采用 4位二进制计数器 74LS161）
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6.3 时序逻辑电路设计
【 例 6-9】 用复位法实现 10进制计数器 （ 采用 4位二进制计数器 74LS161）
0 0 0 0
暂态
0 0 0 1 0 0 1 0 0 0 1 1
0 1 0 0
0 1 0 1 0 1 1 0 1 0 0 0
1 0 0 1
0 1 1 1
1 0 1 0
1 0 1 1
1111 1 1 1 0 1 1 0 1 1 1 0 0
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6.3 时序逻辑电路设计
【 例 6-10】 用同步置位法实现 10进制计数器 （ 采用 4位二进制计数器 74161）
0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1
1 0 1 0
1 0 1 1 1 1 0 0 1 1 1 0
1111
1 1 0 1
0 0 0 0
0 0 0 1 0 0 1 0 0 1 0 1 0 1 0 0 0 0 1 1
/0 /0 /0
/0 /0 /0
/0
/0
/0
/0
/0 /0 /0 /0
/0
/1
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6.3 时序逻辑电路设计
【 例 6-11】 采用 4位二进制计数器 74161实现模 12的计数器, 要求计数初值
位 0000。
CP Q4 Q3 Q2 Q1 Z
0 0 0 0 0 0
1 0 1 0 1* 0
2 0 1 1 0 0
3 0 1 1 1 0
4 1 0 0 0 0
5 1 0 0 1 0
6 1 0 1 0 0
7 1 0 1 1 0
8 1 1 0 0 0
9 1 1 0 1 0
10 1 1 1 0 0
11 1 1 1 1 1
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6.3 时序逻辑电路设计
【 例 6-11】 采用 4位二进制计数器 74161实现模 12的计数器, 要求计数初值
位 0000。
CP Q4 Q3 Q2 Q1 Z
0 0 0 0 0 0
1 0 0 1 1* 0
2 0 1 0 0 0
3 0 1 0 1 0
4 0 1 1 0 0
5 0 1 1 1 0
6 1 0 0 0 0
7 1 0 1 1* 0
8 1 1 0 0 0
9 1 1 0 1 0
10 1 1 1 0 0
11 1 1 1 1 1
69重大通信学院 ?何伟
6.3 时序逻辑电路设计
2,M>N的情况
① 若 M=N1× N2
(a)并行进位法,将 N1（ 进制计数器 ） 与 N2采用并行进位方式连接, 即低位
C作高位计数器的使能端, N1,N2共用一个 CP,工作在同
步方式 。
(b)串行进位法,将 N1与 N2采用串行进位方式连接, 即低位 C（ 或 /C） 作高
位计数器的 CP,N1,N2内部是同步工作的, 但 N1,N2之间
是异步工作的 。
② 若 M≠N1× N2时
(a)整体置 0法, 将两片或多片 N进制计数器按最简单的方式接成一大于 M进
制的计数器, 在计数器计到 M时译出异步置 0信号 /RD,将
所有计数器同时置 0。
(b)整体置位法,将两片或多片 N进制计数器按最简单的方式接成一大于 M进
制的计数器, 在选定某一状态下译出置数信号 /LD,将所有
计数器同时置入适当的数据, 跳过多余状态, 获得 M进制
计数器 。
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6.3 时序逻辑电路设计
【 例 】 用三片 二 -十进制计数器 74160实现模 853的计数器 。
整体置 0
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6.3 时序逻辑电路设计
【 例 】 用两片 二 -十进制计数器 74160实现 100进制计数器 。
D 0 D 3 D 2 D 1
C
LD
R D
Q 0 Q 3 Q 2 Q 1
EP
CP
ET 74LS 160
(1)
D 0 D 3 D 2 D 1
C
LD
R D
Q 0 Q 3 Q 2 Q 1
EP
CP
ET 74LS 160
(2)
1
CP
1 1
&
进位输出
并行进位
D 0 D 3 D 2 D 1
C
LD
R D
Q 0 Q 3 Q 2 Q 1
EP
CP
ET 74LS 160
(1)
D 0 D 3 D 2 D 1
C
LD
R D
Q 0 Q 3 Q 2 Q 1
EP
CP
ET 74LS 160
(2)
1
CP
1 1
&
进位输出
1
1
串行进位
72重大通信学院 ?何伟
6.3 时序逻辑电路设计
【 例 】 用两片同步十进制计数器 74160设计 29进制计数器
D 0 D 3 D 2 D 1
C
LD
R D
Q 0 Q 3 Q 2 Q 1
EP
CP
ET 74 LS 16 0
(1)
D 0 D 3 D 2 D 1
C
LD
R D
Q 0 Q 3 Q 2 Q 1
EP
CP
ET 74 LS 16 0
(2)
1
CP
1 1
&
进位输出
0
整体置位
73重大通信学院 ?何伟
6.3 时序逻辑电路设计
3,用集成移位寄存器实现任意模值 M的计数分频器
由移位寄存器构成的计数器叫移存型计数器, 主要有三种：
?环形计数器 （ M=n）
?扭环计数器 （ M=2n）
?任意模值计数器 （ M≤ 2n）
(1)环形计数器
优点,① 电路结构简单； ② 电路状态不需译码；
缺点,电路状态利用率低, 2n个只用了 n个；
实现,由移位寄存器加上反馈逻辑实现 。 （ 无 MSI现存芯片 ） 。
1D
Q 0
1D 1D 1D
Q 1 Q 2 Q 3
D 1 D 0 D 2 D 3
C 1 C 1 C 1 C 1
FF 0 FF 1 FF 2 FF 3
CP
≥ 1
0 1 0 0
0 0 0 1
1 0 0 0
0 0 1 0
Q 0 Q 1 Q 2 Q 3
0 1 1 0
1 0 0 1
1 1 0 0
0 0 1 1
0 1 1 1
1 1 0 1
1 1 1 0
1 0 1 1
1 0 1 0
0 1 0 1
0 0 0 0
1111
Q 2 Q 3
Q 0 Q 1
0 0
0 1
11
1 0
00 × 1 × 0
01 0 × × ×
11 × × × ×
10 0 × × ×
21021010 QQQQQQQ n ?????
74重大通信学院 ?何伟
6.3 时序逻辑电路设计
(2) 扭环计数器
优点,① 电路简单；
② 无冒险现象 （ 一次只改变一个 FF的状态 ） ；
③ 电路利用率较高, 2n个；
缺点,电路状态需译码逻辑；
实现,由移位寄存器加反馈逻辑实现 。
1D
Q 0
1D 1D 1D
Q 1 Q 2 Q 3
D 1 D 0 D 2 D 3
C 1 C 1 C 1 C 1
FF 0 FF 1 FF 2 FF 3
CP
Q 3
0 0 1 1
0 0 0 1
0 0 0 0
1111
1 1 0 0
0 1 1 1
1 0 0 0
1 1 1 0
&&
不增加电路的复杂程度, 右提高电路状态利用率 ?扭环计数器 。
1 0 0 1
0 1 0 0
1 0 1 0
0 1 0 1
0 1 1 0
0 0 1 0
1 1 0 1
1 0 1 1
Q 2 Q 3
Q 0 Q 1
0 0
0 1
11
1 0
00 1 0 0 ×
01 × × 0 ×
11 1 × 0 1
10 1 × × ×
32132110 QQQQQQQ n ?????
75重大通信学院 ?何伟
6.3 时序逻辑电路设计
(3) 任意模值计数器
【 例 6-12】 用 74LS195 4位移位寄存器, 实现模 12的同步计数器 。
取反 -左移
…………
…………
…………
保持 -左移
取反 -左移
保持 -左移
取反 -左移
…………
保持 -左移
…………
同步置数
J K 功能
0 0 置 0-左移
0 1 保持 -左移
1 0 取反 -左移
1 1 置 1-左移
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6.3 时序逻辑电路设计
(3) 任意模值计数器
【 例 6-12】 用 74LS195 4位移位寄存器, 实现模 12的同步计数器 。
77重大通信学院 ?何伟
6.3 时序逻辑电路设计
【 例 】 程控计数分频器
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第六章 时序逻辑电路
【 第六章习题 】
P240：
1,2,3,12,26,29,36,37
